JP2010219316A - 電圧制御回路 - Google Patents

Abstract

【課題】バイナリコードのビット数を増大させてもステップ幅ΔＶＰＧＭのばらつきが少ない電圧制御回路を提供する。
【解決手段】電圧制御回路は、ブースタと、電圧設定部とを備え、電圧設定部は、バイナリコード型設定部とサーモメータ型設定部とを含み、サーモメータ型設定部は、バイナリコード型設定部内のいずれかの抵抗素子とほぼ等しい抵抗を有する複数の抵抗素子を並列に接続した複数の抵抗体と、複数の抵抗体のそれぞれに対応しサーモメータコードにより制御される複数のトランジスタとを含み、複数の抵抗体と該抵抗体に対応する複数のトランジスタとをそれぞれ直列に接続した複数の第２の構造体を互いに並列に接続した構成を有し、サーモメータコードに応じて選択された少なくとも１つのトランジスタに接続された抵抗体に電流を流すことによって帰還抵抗に流れる電流を制御し、ブースタから出力される電圧を段階的に設定する。
【選択図】図１

Description

本発明は、電圧制御回路に係わり、例えば、ＮＡＮＤ型フラッシュメモリの書込み電圧の制御回路に関する。

ＮＡＮＤ型フラッシュメモリの書込み電圧ＶＰＧＭを発生する電圧発生回路は、所定のステップ幅ΔＶＰＧＭで書込み電圧ＶＰＧＭをステップアップさせる。このステップ幅ΔＶＰＧＭを小さくするため、あるいは、書込み電圧ＶＰＧＭの出力電圧範囲を拡大するためには、書込み電圧ＶＰＧＭを設定するデジタル信号のビット数を増大させる必要がある。

特許文献１においてサーモメータコードを受ける設定回路は、バイナリコードを受ける設定回路を構成する最小抵抗（例えば、８Ｒ)をさらに１／２にした抵抗素子（４Ｒ）で構成されていた。このような電圧設定回路において、書込み電圧ＶＰＧＭを設定するデジタル信号のビット数を増大させるためには、電圧発生回路内に低抵抗素子を追加する必要があった。

例えば、ステップ幅ΔＶＰＧＭを一定に維持した状態のもとでバイナリコードのビット数を１ビット増大させるためには、バイナリコードを受ける電圧設定回路に、増大前における最小抵抗（８Ｒ)をさらに１／２にした抵抗素子（４Ｒ）を追加する。この場合、サーモメータコードを受ける設定回路は、最小抵抗（４Ｒ）をさらに１／２にした抵抗素子（２Ｒ）で構成する必要が生じる。

しかし、電圧設定回路を構成する抵抗素子の抵抗が低いほど、書込み電圧ＶＰＧＭに与える影響が大きい。製造プロセスのばらつき等により抵抗素子の抵抗値が局所的にばらついた場合、抵抗素子の抵抗値が小さいほど、ステップ幅ΔＶＰＧＭのずれは増大してしまう。すなわち、バイナリコードおよび／またはサーモメータコードのビット数を増大させた場合、ステップ幅ΔＶＰＧＭの正確な制御が困難になる。これは、メモリセルの微細化および多値化の妨げの原因となっていた。

特開２００７−２８２４７３号公報

バイナリコードのビット数を増大させてもステップ幅ΔＶＰＧＭのばらつきが少ない電圧制御回路を提供する。

本発明に係る実施形態に従った電圧制御回路は、第１の基準電圧を受ける第１の入力および比較電圧を受ける第２の入力を含み、前記基準電圧と前記比較電圧との差に応じた電圧を出力する差動増幅器と、昇圧電圧を出力するブースタと、前記差動増幅器の出力電圧に応じて前記ブースタを制御する昇圧制御部と、前記ブースタと前記第１の入力との間に接続された帰還抵抗と、前記第１の入力と第２の基準電圧との間に接続された電圧設定部とを備え、
前記電圧設定部は、バイナリコード型設定部とサーモメータ型設定部とを含み、
前記バイナリコード型設定部は、或る基準抵抗をＲとしたときに、Ｒ×２^Ｎ（Ｎは整数）の抵抗値を有し互いに前記Ｎが異なる複数の抵抗素子と、前記複数の抵抗素子のそれぞれに対応しバイナリコードにより制御される複数のトランジスタとを含み、前記複数の抵抗素子と該抵抗素子に対応する前記複数のトランジスタとをそれぞれ直列に接続した複数の第１の構造体を互いに並列に接続した構成を有し、前記バイナリコードに応じて選択された少なくとも１つの前記トランジスタに接続された前記抵抗素子に電流を流すことによって前記帰還抵抗に流れる電流を制御し、前記ブースタから出力される電圧を段階的に設定し、
前記サーモメータ型設定部は、前記バイナリコード型設定部内のいずれかの抵抗素子とほぼ等しい抵抗を有する複数の抵抗素子を並列に接続した複数の抵抗体と、前記複数の抵抗体のそれぞれに対応しサーモメータコードにより制御される複数のトランジスタとを含み、前記複数の抵抗体と該抵抗体に対応する前記複数のトランジスタとをそれぞれ直列に接続した複数の第２の構造体を互いに並列に接続した構成を有し、前記サーモメータコードに応じて選択された少なくとも１つの前記トランジスタに接続された前記抵抗体に電流を流すことによって前記帰還抵抗に流れる電流を制御し、前記ブースタから出力される電圧を段階的に設定する、ことを特徴とする。

本発明による電圧制御回路は、バイナリコードのビット数を増大させてもステップ幅ΔＶＰＧＭのばらつきが少ない。

本発明に係る実施形態に従ったＮＡＮＤ型フラッシュメモリの電圧発生回路の一例を示した図。 ステップ幅ΔＶＰＧＭが大きくずれるケース１〜７を示す表。 特許文献１に記載の電圧制御回路において、バイナリコードおよびサーモメータコードとステップ幅ΔＶＰＧＭとの関係を示すグラフ。 本実施形態による電圧制御回路において、バイナリコードおよびサーモメータコードとステップ幅ΔＶＰＧＭとの関係を示すグラフ。 サーモメータコード型の抵抗体または抵抗素子を示す図。 基準抵抗素子Ｒｒｅｆの個数とステップ幅ΔＶＰＧＭのばらつきとの関係を示すグラフ。 本実施形態による電圧制御回路を内蔵するＮＡＮＤ型フラッシュメモリ１０の一例を示すブロック図。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。

図１は、本発明に係る実施形態に従ったＮＡＮＤ型フラッシュメモリの電圧発生回路の一例を示した図である。本実施形態による電圧発生回路は、ＮＡＮＤ型フラッシュメモリに限らず、その他の不揮発性半導体記憶装置（以下、単にメモリともいう）に適用することができる。

不揮発性半導体記憶装置では、データをメモリセルへ書き込むときに、多数のメモリセルの閾値電圧がターゲット分布の範囲内に収まるようにワード線電圧（書込み電圧またはプログラム電圧ともいう）をステップアップさせながら、書込みシーケンスを繰り返す。選択された総てのメモリセルの閾値電圧がターゲット分布の範囲内に入ったときに、書込み動作が完了する。即ち、1回の書込み動作は、複数の書込みシーケンスを含む。

複数ビットのデータを単一メモリセル内に記憶する多値型のメモリでは、閾値電圧レベルを多数設定する必要がある。このため、閾値電圧のターゲット分布を狭く設定する必要がある。また、メモリセルを微細化すると、メモリセルの閾値電圧が小さくなるため、閾値電圧のターゲット分布も狭く設定する必要がある。閾値電圧のターゲット分布を狭くするためには、各書込みシーケンスにおける書込み電圧ＶＰＧＭのステップ幅ΔＶＰＧＭを小さくする必要がある。ステップ幅ΔＶＰＧＭを小さくすると、１回の書込み動作の中で繰り返される書込みシーケンス数が増大する。従って、バイナリコードおよび／またはサーモメータコードのビット数が増大する。

一方、ステップ幅ΔＶＰＧＭを変更することなく、書込み電圧ＶＰＧＭのレンジを広げることによって、多値メモリおよびメモリセルの微細化に対処することも考えられる。この場合、書込み電圧ＶＰＧＭのレンジが広がるので、やはり１回の書込み動作の中で繰り返される書込みシーケンス数は実質的に増大する。従って、いずれの場合であっても、多値データをメモリセルに格納し、あるいは、メモリセルを微細化することによって、バイナリコードおよび／またはサーモメータコードのビット数は増大する傾向にある。

本実施形態による電圧制御回路ＶＣは、バイナリコードおよび／またはサーモメータコードのビット数が増大しても、ステップ幅ΔＶＰＧＭのばらつきを抑制するために図１に示す構成を有する。バイナリコードは、書込み電圧ＶＰＧＭを２進数で表現したデータコードである。サーモメータコードは、バイナリコードの上位に付加されるデータであり、書込み電圧ＶＰＧＭを２進数で表す「１」のビットの個数で表現したデータコードである。

本実施形態による電圧制御回路ＶＣは、昇圧制御回路１０１と、昇圧回路（ブースタ）１０２と、差動増幅器ＡＭＰと、帰還抵抗素子ＲＬと、最小電圧発生回路１７０と、電圧設定回路１００とを備えている。

昇圧回路１０２は、昇圧制御回路１０１の制御を受けて、昇圧された書込み電圧ＶＰＧＭを出力するように構成されている。差動増幅器ＡＭＰは、第１の基準電圧Ｖｒｅｆを受ける第１の入力と、ノードＮｏｄｅにおける比較電圧としてのモニタ電圧ＶＭＯＮを受ける第２の入力とを含む。差動増幅器ＡＭＰは、第１の基準電圧Ｖｒｅｆとモニタ電圧ＶＭＯＮとの差に応じた電圧ＶＦＬＧを出力する。昇圧制御回路１０１は、電圧ＶＦＬＧに応じて、昇圧回路１０２に昇圧動作を実行させ、あるいは、昇圧回路１０２の昇圧動作を停止する。

例えば、モニタ電圧ＶＭＯＮが基準電圧Ｖｒｅｆよりも低い場合、電圧ＶＦＬＧが正電圧となる。これにより、昇圧制御回路１０１は、昇圧回路１０２に昇圧動作を実行させ、書込み電圧ＶＰＧＭが上昇する。

ＶＰＧＭ電圧が高くなり、モニタ電圧ＶＭＯＮが基準電圧Ｖｒｅｆよりも高くなった場合、電圧ＶＦＬＧが負電圧となる。これにより、昇圧制御回路１０１は、昇圧回路１０２の昇圧動作を停止する。

このように、電圧制御回路ＶＣは、モニタ電圧ＶＭＯＮが基準電圧ＶＲＥＦに等しくになるように、帰還抵抗素子ＲＬを介して書込み電圧ＶＰＧＭを差動増幅器ＡＭＰへフィードバックする。これにより、電圧制御回路ＶＣは、安定した書込み電圧ＶＰＧＭを出力することができる。

帰還抵抗素子ＲＬは、昇圧回路１０２の出力とノードＮｏｄｅとの間に接続されている。モニタ電圧ＶＭＯＮは、帰還抵抗素子ＲＬと最小電圧設定回路１７０、電圧設定岐路１００とで書込み電圧ＶＰＧＭを分圧した電圧である。ここで、ノードＮｏｄｅと第２の基準電圧としてのグランドとの間の抵抗（最小電圧設定回路１７０および電圧設定岐路１００の合成抵抗）をＲＳとすると、書込み電圧ＶＰＧＭは式１のように表わされる。
ＶＰＧＭ＝Ｖｒｅｆ×（１＋ＲＬ／ＲＳ） （式１）

最小電圧設定回路１７０は、ゲートトランジスタＴＭと、書込み電圧ＶＰＧＭの最小値を設定する抵抗ＲＭとを含む。書込み動作では、ゲートトランジスタＴＭが常時オン状態である。さらに、電圧設定回路１００のゲートトランジスタが総てオフ状態である場合に、書込み電圧ＶＰＧＭは、最小値ＶＰＧＭ＿ＭＩＮとなる。
ＶＰＧＭ＿ＭＩＮ＝Ｖｒｅｆ×（１＋ＲＬ／ＲＭ）（式２）

電圧設定回路１００は、ノードＮｏｄｅとグランドとの間に接続されており、バイナリコード型設定部ＢＣＳと、サーモメータ型設定部ＴＣＳとを含む。電圧設定回路１００は、第１の基準電圧Ｖｒｅｆと同じ電圧を有する電源から流れる電流を、抵抗素子の選択により制御する。それによって、帰還抵抗素子ＲＬの電圧降下を制御して、書込み電圧ＶＰＧＭを設定している。

バイナリコード型設定部ＢＣＳは、基準抵抗をＲとしたときに、Ｒ×２^Ｎの抵抗値を有し、かつ、互いにＮが異なる複数の抵抗素子２^ＮＲと、複数の抵抗素子２^ＮＲのそれぞれに対応しておりバイナリコードにより制御される複数のゲートトランジスタＢ＜０＞〜Ｂ＜ｉ＞とを含む。ここで、Nおよびｉはそれぞれ整数である。図１では、バイナリコード型設定部ＢＣＳは、抵抗素子４Ｒ（Ｎ＝２）、８Ｒ（Ｎ＝３）、１６Ｒ（Ｎ＝４）、３２Ｒ（Ｎ＝５）および６４Ｒ（Ｎ＝６）を備えている。尚、抵抗素子２^ＮＲは、基準抵抗Ｒの２^Ｎ倍の抵抗値を有する。

また、バイナリコード型設定部ＢＣＳは、ゲートトランジスタＢ＜０＞、Ｂ＜１＞、Ｂ＜２＞、Ｂ＜３＞およびＢ＜４＞を含む。ゲートトランジスタＢ＜０＞、Ｂ＜１＞、Ｂ＜２＞、Ｂ＜３＞およびＢ＜４＞は、それぞれ抵抗素子６４Ｒ、３２Ｒ、１６Ｒ、８Ｒおよび４Ｒに対応している。

各抵抗素子６４Ｒ、３２Ｒ、１６Ｒ、８Ｒおよび４Ｒとそれに対応するゲートトランジスタＢ＜０＞、Ｂ＜１＞、Ｂ＜２＞、Ｂ＜３＞およびＢ＜４＞とは、それぞれ直列に接続され第１の構造体を構成する。例えば、ゲートトランジスタＢ＜０＞と抵抗素子６４Ｒとは、ノードＮｏｄｅとグランドとの間に直列に接続され、第１の構造体Ｃ１０を構成する。同様に、ゲートトランジスタＢ＜ｉ＞と抵抗素子２^{（６−ｉ）}Ｒとは、ノードＮｏｄｅとグランドとの間に直列に接続され、第１の構造体Ｃ１ｉを構成する。

第１の構造体Ｃ１０〜Ｃ１４は、ノードＮｏｄｅとグランドとの間に互いに並列に接続されている。第１の構造体Ｃ１０がバイナリコードの最下位ビット（ＬＳＢ（Least Significant Bit））を受ける。第１の構造体Ｃ１１〜Ｃ１３は、それぞれバイナリコードの第２ビット（２桁目）、第３ビット（３桁目）、第４ビット（４桁目）を受ける。さらに、第１の構造体Ｃ１４は、バイナリコードの最上位ビット（ＭＳＢ（Most Significant Bit））を受ける。

バイナリコードの或るビットが“０”の場合、そのビットに対応するゲートトランジスタはオフ状態になる。バイナリコードの或るビットが“１”の場合、そのビットに対応するゲートトランジスタはオン状態になる。例えば、バイナリコードが“１０１０１”の場合、ゲートトランジスタＢ＜３＞、Ｂ＜１＞がオフ状態であり、ゲートトランジスタＢ＜４＞、Ｂ＜２＞、Ｂ＜０＞がオン状態である。

バイナリコード型設定部ＢＣＳにおいて、抵抗素子の抵抗値は、バイナリコードの最上位ビットＭＳＢから最下位ビットＬＳＢへ向かって２倍ずつ増大するように配列されている。これにより、バイナリコード型設定部ＢＣＳは、バイナリコードに対応して電流を等間隔で段階的に変化（ステップアップ）させることができる。その結果、本実施形態は、書込み電圧ＶＰＧＭをステップ幅ΔＶＰＧＭずつ等間隔（ΔＶＰＧＭ）で段階的にステップアップさせることができる。

ステップ幅ΔＶＰＧＭは、式３で表される。
ΔＶＰＧＭ＝Ｖｒｅｆ×ＲＬ／６４Ｒ （式３）
即ち、ステップ幅ΔＶＰＧＭは、バイナリコードの最下位ビットＬＳＢに対応する抵抗素子（本実施形態では６４Ｒ）に依存する。抵抗素子６４Ｒは、バイナリコード型設定部ＢＣＳ内においてＮの最も大きい最大抵抗値Ｒｍａｘを有する抵抗素子である。従って、ステップ幅ΔＶＰＧＭは、式４のように表現できる。
ΔＶＰＧＭ＝Ｖｒｅｆ×ＲＬ／Ｒｍａｘ （式４）

サーモメータ型設定部ＴＣＳは、バイナリコード型設定部ＢＣＳ内において抵抗の最も低い抵抗素子４Ｒとほぼ等しい抵抗を有する複数の抵抗素子４Ｒ００〜４Ｒ６１を備えている。抵抗素子４Ｒ００〜４Ｒ６１は、２つずつ並列に接続されて抵抗体ＲＢ０〜ＲＢ６を成している。例えば、抵抗素子４Ｒ１０および４Ｒ１１は、並列に接続されて１つの抵抗体ＲＢ０を成している。同様に、抵抗素子４Ｒｉ０および４Ｒｉ１は、並列に接続されて抵抗体ＲＢｉを成している。

サーモメータ型設定部ＴＣＳは、複数の抵抗体ＲＢ０〜ＲＢ６のそれぞれに対応するゲートトランジスタＴ＜０＞〜Ｔ＜６＞をさらに備えている。各抵抗体ＲＢ０〜ＲＢ６とそれに対応するゲートトランジスタＴ＜０＞〜Ｔ＜６＞は、それぞれ直列に接続され第２の構造体Ｃ２０〜Ｃ２６を構成する。例えば、ゲートトランジスタＴ＜０＞と抵抗体ＲＢ０とは、ノードＮｏｄｅとグランドとの間に直列に接続され、第２の構造体Ｃ２０を構成する。同様に、ゲートトランジスタＴ＜ｉ＞と抵抗体ＲＢｉとは、ノードＮｏｄｅとグランドとの間に直列に接続され、第２の構造体Ｃ２ｉを構成する。

第２の構造体Ｃ２０〜Ｃ２６は、ノードＮｏｄｅとグランドとの間に互いに並列に接続されている。第２の構造体Ｃ２０〜Ｃ２６は、サーモメータコードを受ける。サーモメータコードは、２進数で表す「１」のビットの個数で数値を表現するデータコードである。例えば、１０進数「０」、「１」、「２」、「３」、「４」、「５」、「６」、「７」は、それぞれバイナリーデータで表すと、「０００」、「００１」、「０１０」、「０１１」、「１００」、「１０１」、「１１０」、「１１１」となり、サーモメータコードで表すと、「０００００００」、「００００００１」、「０００００１１」、「００００１１１」、「０００１１１１」、「００１１１１１」、「０１１１１１１」、「１１１１１１１」となる。即ち、サーモメータコードの７ビットは、バイナリコードの３ビットに相当する。

サーモメータコードの或るビットが“０”の場合、そのビットに対応するゲートトランジスタはオフ状態になる。サーモメータコードの或るビットが“１”の場合、そのビットに対応するゲートトランジスタはオン状態になる。例えば、サーモメータコードが“１０１０１０１”の場合、ゲートトランジスタＢ＜５＞、Ｔ＜３＞、Ｂ＜１＞がオフ状態であり、ゲートトランジスタＢ＜６＞、Ｂ＜４＞、Ｂ＜２＞、Ｂ＜０＞がオン状態である。

このように、抵抗体ＲＢ０〜ＲＢ６は、バイナリコード型設定部ＢＣＳの中で最小抵抗値を有する２個の抵抗素子４Ｒｉ０、４Ｒｉ１を並列に接続して形成されている。このため、抵抗体ＲＢ０〜ＲＢ６の抵抗値は、バイナリコード型設定部ＢＣＳ内の最小抵抗素子４Ｒの抵抗値の１／２になる。このような構成により、ステップ幅ΔＶＰＧＭのばらつきは小さくなる。その理由については図５（Ａ）〜図５（Ｃ）を参照しつつ後述する。

ところで、図１に示すバイナリコード型設定部ＢＣＳは、書込み電圧ＶＰＧＭを、５ビットで３２ステップ切り換えることができる。サーモメータコード型設定部ＢＣＳは、７ビットで８ステップ切り替えることができる。バイナリコードが、“１１１１１”から“０００００”になるときに、サーモメータコードは１だけ繰り上がる。例えば、サーモメータコードは“０００００１１“から“００００１１１“になる。従って、電圧設定回路１００は、全体で、３２×８ステップだけ書込み電圧ＶＰＧＭを切り替えることができる。

一般化すると、書込み電圧ＶＰＧＭは、式５のように表される。
ＶＰＧＭ＝ＶＰＧＭ＿ＭＩＮ＋ΔＶＰＧＭ×（３２×（Ｔ＜６＞＋Ｔ＜５＞＋Ｔ＜４＞＋Ｔ＜３＞＋Ｔ＜２＞＋Ｔ＜１＞＋Ｔ＜０＞）×１６×Ｂ＜４＞＋８×Ｂ＜３＞＋４×Ｂ＜２＞＋２Ｂ＜１＞＋Ｂ＜０＞） （式５）
ここで、ゲートトランジスＢ＜０＞〜Ｂ＜４＞、Ｔ＜０＞〜Ｔ＜６＞は、オン状態のときに“１”、オフ状態のときに“０”である。

このように、本実施形態は、バイナリコードとサーモメータコードとの組み合わせた電流加算型のＤ／Ａコンバータを電圧設定回路として用いる。バイナリコードを下位ビットに用い、その上位ビットにサーモメータコードを用いる。

電圧設定回路１００を総てバイナリコード型設定部ＢＣＳで構成した場合、バイナリコードの桁数を増大させるためには、基準抵抗Ｒなどの低抵抗素子を採用する必要がある。上述したように、一般に、抵抗素子の抵抗が低いほど、ステップ幅ΔＶＰＧＭのずれは増大してしまう。従って、電圧設定回路１００は、或る程度高い抵抗値を有する抵抗素子で構成することが好ましい。

特許文献１では、サーモメータコード型設定部は、バイナリコード型設定部の中でＮの最も小さい抵抗素子４Ｒの１／２の抵抗値を有する抵抗素子をそのまま用いて構成されていた。このため、ステップ幅ΔＶＰＧＭを維持したまま（例えば、６４Ｒを最下位ビットにしたまま）、バイナリコードの桁数を増大させると、サーモメータコード型設定部ＴＣＳを構成する抵抗素子の抵抗値を小さくせざるを得なかった。この場合、図２に示すように、バイナリコードが、“１１１１１”から“０００００”になるときに、即ち、サーモメータコードは１だけ繰り上がるときに、ステップ幅ΔＶＰＧＭが大きくずれる。

図２は、ステップ幅ΔＶＰＧＭが大きくずれるケース１〜７を示す表である。例えば、ケース１では、バイナリコードが、“１１１１１”から“０００００”になるときに、サーモメータコードは、“０００００００“から“００００００１“になる。同様に、ケースｉでは、バイナリコードが、“１１１１１”から“０００００”になるときに、サーモメータコードのｉ番目のビットが０から１に変更される。これらのケース１〜７において、ステップ幅ΔＶＰＧＭが大きくずれる。

図３は、特許文献１に記載の電圧制御回路において、バイナリコードおよびサーモメータコードとステップ幅ΔＶＰＧＭとの関係を示すグラフである。横軸のＶＰＧＭ＿ＤＡＣは、バイナリコードおよびサーモメータコードを１６進数で示した数値である。ＶＰＧＭ＿ＤＡＣの“１Ｆ”が、図２のケース１に該当する。ＶＰＧＭ＿ＤＡＣの“３Ｆ”が、図２のケース２に該当する。ＶＰＧＭ＿ＤＡＣの“５Ｆ”が、図２のケース３に該当する。ＶＰＧＭ＿ＤＡＣが“１Ｆ”、“３Ｆ”および“５Ｆ”のときに、ステップ幅ΔＶＰＧＭのばらつきが大きくなっていることがわかる。

図４は、本実施形態による電圧制御回路において、バイナリコードおよびサーモメータコードとステップ幅ΔＶＰＧＭとの関係を示すグラフである。ＶＰＧＭ＿ＤＡＣが“１Ｆ”、“３Ｆ”および“５Ｆ”のときに、ステップ幅ΔＶＰＧＭのばらつきが小さくなっていることが明確に分かる。このように、ステップ幅ΔＶＰＧＭのばらつきが小さくなる理由は次の通りである。

本実施形態において、サーモメータコード型の抵抗体ＲＢ０〜ＲＢ６は、バイナリコード型の最上位ビットＭＳＢである最も小さい抵抗値の抵抗素子４Ｒを二つ並列接続することで構成されている。通常、抵抗素子は、図５（Ａ）に示すように、基準抵抗Ｒを有する基準抵抗素子Ｒｒｅｆを直列に接続することによって形成されている。例えば、Ｒ×４の抵抗を有する抵抗素子４Ｒは、４個の基準抵抗素子を直列に接続することによって構成されている。図５（Ｃ）に示すように、本実施形態において、サーモメータコード型の抵抗体ＲＢ０〜ＲＢ６は、それぞれ８個の基準抵抗素子で構成されている。基準抵抗素子は、例えば、ドープトポリシリコンまたは拡散層等で形成される。ドープトポリシリコンは、メモリセルのフローティングゲートと同じレイヤのポリシリコンでよい。

一方、特許文献１では、サーモメータコード型の抵抗素子は、バイナリコード型の最上位ビットＭＳＢである最も小さい抵抗値の１／２の抵抗値を有する抵抗素子２Ｒで構成されていた。よって、図５（Ｂ）に示すように、特許文献１におけるサーモメータコード型の抵抗素子は、２Ｒの抵抗値を実現するために２個の基準抵抗素子で構成されていた。

図６は、基準抵抗素子Ｒｒｅｆの個数とステップ幅ΔＶＰＧＭのばらつきとの関係を示すグラフである。バイナリコード（Ｂ＜０＞，Ｂ＜１＞，Ｂ＜２＞，Ｂ＜３＞）が（０，０，０，１）から（０，０，１，０）に切り替わるときに、バイナリコード型設定部ＢＣＳの抵抗値の逆数の差（１／３２Ｒ−１／６４Ｒ）は、曲線Ａで示すように分布する。バイナリコード（Ｂ＜０＞，Ｂ＜１＞，Ｂ＜２＞，Ｂ＜３＞）が（０，０，１，１）から（０，１，０，０）に切り替わるときに、バイナリコード型設定部ＢＣＳの抵抗値の逆数の差（１／１６Ｒ−１／３２Ｒ−１／６４Ｒ）は、曲線Ｂで示すように分布する。バイナリコード（Ｂ＜０＞，Ｂ＜１＞，Ｂ＜２＞，Ｂ＜３＞）が（０，１，１，１）から（１，０，０，０）に切り替わるときに、バイナリコード型設定部ＢＣＳの抵抗値の逆数の差（１／８Ｒ−１／１６Ｒ−１／３２Ｒ−１／６４Ｒ）は、曲線Ｃで示すように分布する。

ノードＮｏｄｅとグランドとの間の電圧Ｖｍｏｎが一定とすると、バイナリコード型設定部の抵抗値の逆数の差は、バイナリコード型設定部を流れる電流の差に比例する。従って、曲線Ａ〜Ｃは、上記のようにバイナリコードが切り替わるときのステップ幅ΔＶＰＧＭのばらつきの分布に相似する。

理想的には、バイナリコードが１つ繰り上がるごとに、バイナリコード型設定部ＢＣＳの抵抗値の逆数は、１／６４Ｒずつ等しく増加するはずである。即ち、理想的には、バイナリコードが１つ繰り上がるごとに、書込み電圧ＶＰＧＭは、一定のステップ幅ΔＶＰＧＭで増加するはずである。

しかし、基準抵抗素子の抵抗値Ｒは、或る程度のばらつきを有する。これにより、曲線ＡからＣのように、バイナリコードの繰り上がりによって基準抵抗素子の構成数が少なくなる場合に、バイナリコード型設定部ＢＣＳの抵抗値の逆数の誤差が大きくなる。例えば、曲線Ａ（（０，０，０，１）から（０，０，１，０））では、基準抵抗素子の数は、８から４に変化する。曲線Ｂ（（０，０，１，１）から（０，１，０，０））では、基準抵抗素子の数は、１２から２に変化する。曲線Ｃ（（０，１，１，１）から（１，０，０，０））では、基準抵抗素子の数は、１４から１に変化する。即ち、基準抵抗素子の数の減少率は、曲線Ｃにおいて最も大きく、Ｂ、Ａの順番に小さくなる。これに伴い、ステップ幅ΔＶＰＧＭのばらつきも曲線Ｃにおいて最も大きく、Ｂ、Ａの順番に小さくなっている。

このグラフから、基準抵抗素子数の減少率を小さくすれば、ステップ幅ΔＶＰＧＭのばらつきも小さくなることが分かる。基準抵抗素子数の減少率は、バイナリコードの切替え前にノードＮｏｄｅとグランドとの間に接続されている基準抵抗素子数Ｎｂとし、その切替え後にノードＮｏｄｅとグランドとの間に接続されている基準抵抗素子数Ｎａとした場合に、（Ｎｂ−Ｎａ）／Ｎｂでよい。

本実施形態による電圧制御回路では、サーモメータコード型設定部ＴＣＳの抵抗体ＲＢｉが並列接続された複数の抵抗素子Ｒ４で構成されているため、バイナリコード型設定部ＢＣＳからサーモメータコード型設定部ＴＣＳへ桁が上がる際に、基準抵抗素子数の減少率は従来よりも小さい。その結果、本実施形態による電圧制御回路では、ステップ幅ΔＶＰＧＭのばらつきを小さくすることができた。

尚、基準抵抗素子Ｒｒｅｆの個数が増加することによって、サーモメータコード型設定部ＴＣＳの面積が増大する。しかし、本実施形態によるサーモメータコード型設定部ＴＣＳを使用することによって、メモリセルを微細化するために必要とされる細かな書込み電圧ＶＰＧＭの制御が可能となる。本実施形態によるチップサイズの増加は、微々たるもので無視できる範囲であるため、チップサイズに与える影響はほとんどない。また、本実施形態のチップサイズが小さくならないとしても、ステップ幅ΔＶＰＧＭのばらつきが小さくなるという異質の効果を得ることができる。

通常、当業者であれば、チップサイズを微細化するために、サーモメータコード型設定部ＴＣＳの抵抗素子をより小さく（より少なく）することを考える。しかし、本発明の発明者は、敢えて、サーモメータコード型設定部ＴＣＳを構成する基準抵抗素子Ｒｒｅｆの個数を増大させることによって、ステップ幅ΔＶＰＧＭのばらつきを抑制させることができることを発見した。

本実施形態では、２Ｒの抵抗値を得るために、２個の抵抗素子４Ｒを並列に接続した。しかし、２Ｒの抵抗値を得るためにより多くの基準抵抗素子Ｒｒｅｆを用いてもよい。例えば、バイナリコード型設定部ＢＣＳにおける８Ｒの抵抗値を有する抵抗素子を、４個並列に接続してもよい。さらに、ｎＲの抵抗値を有する抵抗素子をｎ／２個並列接続してもよい。換言すると、上記本実施形態では、サーモメータ型設定部ＴＣＳは、バイナリコード型設定部ＢＣＳ内で最も抵抗値の低い抵抗素子Ｒｍｉｎで構成されているが、代替的に、サーモメータ型設定部ＴＣＳは、バイナリコード型設定部ＢＣＳ内でｋ番目（ｋは整数）に抵抗値の低い抵抗素子Ｒｋで構成されてもよい。この場合、サーモメータ型設定部ＴＣＳを構成する抵抗体は、２^ｋ個の抵抗素子で構成すればよい。ここで、Ｒｋは、バイナリコード型設定部ＢＣＳ内でｋ番目に抵抗値の低い抵抗素子、または、その抵抗値とする。Ｒｍｉｎは、バイナリコード型設定部ＢＣＳ内で最も抵抗値の低い抵抗素子、または、その抵抗値とする。

本実施形態によれば、出力電圧のステップ幅ΔＶＰＧＭを小さくするため、もしくは、書込み電圧ＶＰＧＭの範囲を拡大するために、サーモメータコード型設定部ＴＣＳの抵抗値を実質的に小さくしても、ステップ幅ΔＶＰＧＭのばらつきを抑制することができる。

図７は、本実施形態による電圧制御回路を内蔵するＮＡＮＤ型フラッシュメモリ１０（以下、単にメモリ１０という）の一例を示すブロック図である。メモリ１０は、メモリセルアレイＭＣＡ、ロウデコーダＲＤ、カラムデコーダＣＤ、センスアンプＳ／Ａ、入出力バッファＩＯＢ、電圧生成回路ＶＧ、外部Ｉ／ＯパッドＩＯＰ、ビット線フックアップＢＬＨ、ワード線フックアップＷＬＨ、コマンドデコーダＣＭＤ、アドレスバッファＡＤＤＢを備えている。

書込みデータ、アドレスおよびコマンドは、外部Ｉ／Ｏパッドを介して入出力バッファＩＯＢに入力される。また、読出しデータは、入出力バッファＩＯＢから外部Ｉ／Ｏパッドを介して出力される。入出力バッファＩＯＢは、コマンドをコマンドデコーダＣＭＤに、アドレスをロウデコーダＲＤおよびカラムデコーダＣＤへ、データをセンスアンプＳ／Ａ内のデータラッチへ送る。ロウデコーダＲＤは、アドレスをデコードし、アドレス信号に基づいて或るワード線を選択する。カラムデコーダＣＤは、アドレスをデコードし、アドレス信号に基づいて、センスアンプＳ／Ａ内のセンスアンプを選択し、選択センスアンプにラッチされた読出しデータをデータバスへ転送し、あるいは、外部から受け取った書き込みデータを選択センスアンプへ転送する。センスアンプＳ／Ａは、各ビット線に対応して設けられた複数のセンスアンプで構成されている。センスアンプＳ／Ａの構成は、既知のものでよい。

電圧生成回路ＶＧは、電圧レベル設定信号を受けて、外部から供給された電源電圧ＶＣＣから参照用の基準電圧Ｖｒｅｆ、内部降圧電源電圧ＶＤＤ、書込み電圧ＶＰＧＭ等の内部電圧を生成する。電圧生成回路ＶＧは、内部電圧をロウデコーダＲＤ、カラムデコーダＣＤ、センスアンプＳ／Ａ、セルソースドライバＣＳＤ等へ供給する。本実施形態による電圧制御回路ＶＣは、電圧生成回路ＶＧ内に設けられる。

ワード線フックアップＷＬＨは、電圧生成回路ＶＧからの書込み電圧ＶＰＧＭを選択ワード線に印加する。選択ワード線を変更する場合には、ワード線フックアップＷＬＨは、ワード線ＷＬとロウデコーダＲＤとの接続を繋ぎ変える。このように、本実施形態による電圧制御回路ＶＣは、ＮＡＮＤ型フラッシュメモリに適用することができる。

ＶＰＧＭ…書込み電圧、ΔＶＰＧＭ…ステップ幅（電圧）、１０１…昇圧制御回路、１０２…昇圧回路、ＡＭＰ…差動増幅器、ＲＬ…帰還抵抗素子、ＶＣ…電圧制御回路、ＢＣＳ…バイナリコード型設定部、ＴＣＳ…サーモメータ型設定部、Ｃ１０〜Ｃ１４…第１の構造体、Ｃ２０〜Ｃ２６…第２の構造体、ＲＢ０〜ＲＢ６…抵抗体、４Ｒ〜６４Ｒ…抵抗素子、Ｂ＜０＞〜Ｂ＜４＞、Ｔ＜０＞〜Ｔ＜６＞…ゲートトランジスタ

Claims (5)

1. 第１の基準電圧を受ける第１の入力および比較電圧を受ける第２の入力を含み、前記基準電圧と前記比較電圧との差に応じた電圧を出力する差動増幅器と、
   昇圧電圧を出力するブースタと、
   前記差動増幅器の出力電圧に応じて前記ブースタを制御する昇圧制御部と、
   前記ブースタと前記第１の入力との間に接続された帰還抵抗と、
   前記第１の入力と第２の基準電圧との間に接続された電圧設定部とを備え、
   前記電圧設定部は、バイナリコード型設定部とサーモメータ型設定部とを含み、
   前記バイナリコード型設定部は、或る基準抵抗をＲとしたときに、Ｒ×２^Ｎ（Ｎは整数）の抵抗値を有し互いに前記Ｎが異なる複数の抵抗素子と、前記複数の抵抗素子のそれぞれに対応しバイナリコードにより制御される複数のトランジスタとを含み、前記複数の抵抗素子と該抵抗素子に対応する前記複数のトランジスタとをそれぞれ直列に接続した複数の第１の構造体を互いに並列に接続した構成を有し、前記バイナリコードに応じて選択された少なくとも１つの前記トランジスタに接続された前記抵抗素子に電流を流すことによって前記帰還抵抗に流れる電流を制御し、前記ブースタから出力される電圧を段階的に設定し、
   前記サーモメータ型設定部は、前記バイナリコード型設定部内のいずれかの抵抗素子とほぼ等しい抵抗を有する複数の抵抗素子を並列に接続した複数の抵抗体と、前記複数の抵抗体のそれぞれに対応しサーモメータコードにより制御される複数のトランジスタとを含み、前記複数の抵抗体と該抵抗体に対応する前記複数のトランジスタとをそれぞれ直列に接続した複数の第２の構造体を互いに並列に接続した構成を有し、前記サーモメータコードに応じて選択された少なくとも１つの前記トランジスタに接続された前記抵抗体に電流を流すことによって前記帰還抵抗に流れる電流を制御し、前記ブースタから出力される電圧を段階的に設定する、ことを特徴とする電圧制御回路。
2. 前記複数の抵抗体の各々は、前記バイナリコード型設定部内において前記Ｎの最も小さい抵抗素子とほぼ等しい抵抗を有する２個の抵抗素子を並列に接続して形成されていることを特徴とする請求項１に記載の電圧制御回路。
3. 前記ブースタから出力される電圧をＶＰＧＭとし、前記第１の基準電圧をＶｒｅｆとし、前記帰還抵抗の抵抗値をＲＬとし、前記バイナリコード型設定部内において前記Ｎの最も大きい抵抗素子の抵抗値をＲｍａｘとすると、前記ＶＰＧＭのステップ幅ΔＶＰＧＭは、
   ΔＶＰＧＭ＝Ｖｒｅｆ×（ＲＬ／Ｒｍａｘ）
   であることを特徴とする請求項１または請求項２に記載の電圧制御回路。
4. 前記バイナリコード型設定部の前記複数の抵抗素子は、バイナリコードの下位ビットから上位ビットのそれぞれに対応するようにＲ×２^ｋ（ｋは整数）、Ｒ×２^ｋ−１、Ｒ×２^ｋ−２、Ｒ×２^ｋ−３・・・と続く抵抗値を有することを特徴とする請求項１から請求項３のいずれか一項に記載の電圧制御回路。
5. 前記バイナリコードの最下位ビットに対応する前記抵抗素子の前記Ｎは、前記バイナリコード型設定部の前記複数の抵抗素子のなかで最大であり、
   前記バイナリコードの最上位ビットに対応する前記抵抗素子の前記Ｎは、前記バイナリコード型設定部の前記複数の抵抗素子のなかで最小であることを特徴とする請求項１から請求項４のいずれか一項に記載の電圧制御回路。

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