JP2010219316A - 電圧制御回路 - Google Patents
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Abstract
【課題】バイナリコードのビット数を増大させてもステップ幅ΔVPGMのばらつきが少ない電圧制御回路を提供する。
【解決手段】電圧制御回路は、ブースタと、電圧設定部とを備え、電圧設定部は、バイナリコード型設定部とサーモメータ型設定部とを含み、サーモメータ型設定部は、バイナリコード型設定部内のいずれかの抵抗素子とほぼ等しい抵抗を有する複数の抵抗素子を並列に接続した複数の抵抗体と、複数の抵抗体のそれぞれに対応しサーモメータコードにより制御される複数のトランジスタとを含み、複数の抵抗体と該抵抗体に対応する複数のトランジスタとをそれぞれ直列に接続した複数の第2の構造体を互いに並列に接続した構成を有し、サーモメータコードに応じて選択された少なくとも1つのトランジスタに接続された抵抗体に電流を流すことによって帰還抵抗に流れる電流を制御し、ブースタから出力される電圧を段階的に設定する。
【選択図】図1
【解決手段】電圧制御回路は、ブースタと、電圧設定部とを備え、電圧設定部は、バイナリコード型設定部とサーモメータ型設定部とを含み、サーモメータ型設定部は、バイナリコード型設定部内のいずれかの抵抗素子とほぼ等しい抵抗を有する複数の抵抗素子を並列に接続した複数の抵抗体と、複数の抵抗体のそれぞれに対応しサーモメータコードにより制御される複数のトランジスタとを含み、複数の抵抗体と該抵抗体に対応する複数のトランジスタとをそれぞれ直列に接続した複数の第2の構造体を互いに並列に接続した構成を有し、サーモメータコードに応じて選択された少なくとも1つのトランジスタに接続された抵抗体に電流を流すことによって帰還抵抗に流れる電流を制御し、ブースタから出力される電圧を段階的に設定する。
【選択図】図1
Description
本発明は、電圧制御回路に係わり、例えば、NAND型フラッシュメモリの書込み電圧の制御回路に関する。
NAND型フラッシュメモリの書込み電圧VPGMを発生する電圧発生回路は、所定のステップ幅ΔVPGMで書込み電圧VPGMをステップアップさせる。このステップ幅ΔVPGMを小さくするため、あるいは、書込み電圧VPGMの出力電圧範囲を拡大するためには、書込み電圧VPGMを設定するデジタル信号のビット数を増大させる必要がある。
特許文献1においてサーモメータコードを受ける設定回路は、バイナリコードを受ける設定回路を構成する最小抵抗(例えば、8R)をさらに1/2にした抵抗素子(4R)で構成されていた。このような電圧設定回路において、書込み電圧VPGMを設定するデジタル信号のビット数を増大させるためには、電圧発生回路内に低抵抗素子を追加する必要があった。
例えば、ステップ幅ΔVPGMを一定に維持した状態のもとでバイナリコードのビット数を1ビット増大させるためには、バイナリコードを受ける電圧設定回路に、増大前における最小抵抗(8R)をさらに1/2にした抵抗素子(4R)を追加する。この場合、サーモメータコードを受ける設定回路は、最小抵抗(4R)をさらに1/2にした抵抗素子(2R)で構成する必要が生じる。
しかし、電圧設定回路を構成する抵抗素子の抵抗が低いほど、書込み電圧VPGMに与える影響が大きい。製造プロセスのばらつき等により抵抗素子の抵抗値が局所的にばらついた場合、抵抗素子の抵抗値が小さいほど、ステップ幅ΔVPGMのずれは増大してしまう。すなわち、バイナリコードおよび/またはサーモメータコードのビット数を増大させた場合、ステップ幅ΔVPGMの正確な制御が困難になる。これは、メモリセルの微細化および多値化の妨げの原因となっていた。
バイナリコードのビット数を増大させてもステップ幅ΔVPGMのばらつきが少ない電圧制御回路を提供する。
本発明に係る実施形態に従った電圧制御回路は、第1の基準電圧を受ける第1の入力および比較電圧を受ける第2の入力を含み、前記基準電圧と前記比較電圧との差に応じた電圧を出力する差動増幅器と、昇圧電圧を出力するブースタと、前記差動増幅器の出力電圧に応じて前記ブースタを制御する昇圧制御部と、前記ブースタと前記第1の入力との間に接続された帰還抵抗と、前記第1の入力と第2の基準電圧との間に接続された電圧設定部とを備え、
前記電圧設定部は、バイナリコード型設定部とサーモメータ型設定部とを含み、
前記バイナリコード型設定部は、或る基準抵抗をRとしたときに、R×2N(Nは整数)の抵抗値を有し互いに前記Nが異なる複数の抵抗素子と、前記複数の抵抗素子のそれぞれに対応しバイナリコードにより制御される複数のトランジスタとを含み、前記複数の抵抗素子と該抵抗素子に対応する前記複数のトランジスタとをそれぞれ直列に接続した複数の第1の構造体を互いに並列に接続した構成を有し、前記バイナリコードに応じて選択された少なくとも1つの前記トランジスタに接続された前記抵抗素子に電流を流すことによって前記帰還抵抗に流れる電流を制御し、前記ブースタから出力される電圧を段階的に設定し、
前記サーモメータ型設定部は、前記バイナリコード型設定部内のいずれかの抵抗素子とほぼ等しい抵抗を有する複数の抵抗素子を並列に接続した複数の抵抗体と、前記複数の抵抗体のそれぞれに対応しサーモメータコードにより制御される複数のトランジスタとを含み、前記複数の抵抗体と該抵抗体に対応する前記複数のトランジスタとをそれぞれ直列に接続した複数の第2の構造体を互いに並列に接続した構成を有し、前記サーモメータコードに応じて選択された少なくとも1つの前記トランジスタに接続された前記抵抗体に電流を流すことによって前記帰還抵抗に流れる電流を制御し、前記ブースタから出力される電圧を段階的に設定する、ことを特徴とする。
前記電圧設定部は、バイナリコード型設定部とサーモメータ型設定部とを含み、
前記バイナリコード型設定部は、或る基準抵抗をRとしたときに、R×2N(Nは整数)の抵抗値を有し互いに前記Nが異なる複数の抵抗素子と、前記複数の抵抗素子のそれぞれに対応しバイナリコードにより制御される複数のトランジスタとを含み、前記複数の抵抗素子と該抵抗素子に対応する前記複数のトランジスタとをそれぞれ直列に接続した複数の第1の構造体を互いに並列に接続した構成を有し、前記バイナリコードに応じて選択された少なくとも1つの前記トランジスタに接続された前記抵抗素子に電流を流すことによって前記帰還抵抗に流れる電流を制御し、前記ブースタから出力される電圧を段階的に設定し、
前記サーモメータ型設定部は、前記バイナリコード型設定部内のいずれかの抵抗素子とほぼ等しい抵抗を有する複数の抵抗素子を並列に接続した複数の抵抗体と、前記複数の抵抗体のそれぞれに対応しサーモメータコードにより制御される複数のトランジスタとを含み、前記複数の抵抗体と該抵抗体に対応する前記複数のトランジスタとをそれぞれ直列に接続した複数の第2の構造体を互いに並列に接続した構成を有し、前記サーモメータコードに応じて選択された少なくとも1つの前記トランジスタに接続された前記抵抗体に電流を流すことによって前記帰還抵抗に流れる電流を制御し、前記ブースタから出力される電圧を段階的に設定する、ことを特徴とする。
本発明による電圧制御回路は、バイナリコードのビット数を増大させてもステップ幅ΔVPGMのばらつきが少ない。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
図1は、本発明に係る実施形態に従ったNAND型フラッシュメモリの電圧発生回路の一例を示した図である。本実施形態による電圧発生回路は、NAND型フラッシュメモリに限らず、その他の不揮発性半導体記憶装置(以下、単にメモリともいう)に適用することができる。
不揮発性半導体記憶装置では、データをメモリセルへ書き込むときに、多数のメモリセルの閾値電圧がターゲット分布の範囲内に収まるようにワード線電圧(書込み電圧またはプログラム電圧ともいう)をステップアップさせながら、書込みシーケンスを繰り返す。選択された総てのメモリセルの閾値電圧がターゲット分布の範囲内に入ったときに、書込み動作が完了する。即ち、1回の書込み動作は、複数の書込みシーケンスを含む。
複数ビットのデータを単一メモリセル内に記憶する多値型のメモリでは、閾値電圧レベルを多数設定する必要がある。このため、閾値電圧のターゲット分布を狭く設定する必要がある。また、メモリセルを微細化すると、メモリセルの閾値電圧が小さくなるため、閾値電圧のターゲット分布も狭く設定する必要がある。閾値電圧のターゲット分布を狭くするためには、各書込みシーケンスにおける書込み電圧VPGMのステップ幅ΔVPGMを小さくする必要がある。ステップ幅ΔVPGMを小さくすると、1回の書込み動作の中で繰り返される書込みシーケンス数が増大する。従って、バイナリコードおよび/またはサーモメータコードのビット数が増大する。
一方、ステップ幅ΔVPGMを変更することなく、書込み電圧VPGMのレンジを広げることによって、多値メモリおよびメモリセルの微細化に対処することも考えられる。この場合、書込み電圧VPGMのレンジが広がるので、やはり1回の書込み動作の中で繰り返される書込みシーケンス数は実質的に増大する。従って、いずれの場合であっても、多値データをメモリセルに格納し、あるいは、メモリセルを微細化することによって、バイナリコードおよび/またはサーモメータコードのビット数は増大する傾向にある。
本実施形態による電圧制御回路VCは、バイナリコードおよび/またはサーモメータコードのビット数が増大しても、ステップ幅ΔVPGMのばらつきを抑制するために図1に示す構成を有する。バイナリコードは、書込み電圧VPGMを2進数で表現したデータコードである。サーモメータコードは、バイナリコードの上位に付加されるデータであり、書込み電圧VPGMを2進数で表す「1」のビットの個数で表現したデータコードである。
本実施形態による電圧制御回路VCは、昇圧制御回路101と、昇圧回路(ブースタ)102と、差動増幅器AMPと、帰還抵抗素子RLと、最小電圧発生回路170と、電圧設定回路100とを備えている。
昇圧回路102は、昇圧制御回路101の制御を受けて、昇圧された書込み電圧VPGMを出力するように構成されている。差動増幅器AMPは、第1の基準電圧Vrefを受ける第1の入力と、ノードNodeにおける比較電圧としてのモニタ電圧VMONを受ける第2の入力とを含む。差動増幅器AMPは、第1の基準電圧Vrefとモニタ電圧VMONとの差に応じた電圧VFLGを出力する。昇圧制御回路101は、電圧VFLGに応じて、昇圧回路102に昇圧動作を実行させ、あるいは、昇圧回路102の昇圧動作を停止する。
例えば、モニタ電圧VMONが基準電圧Vrefよりも低い場合、電圧VFLGが正電圧となる。これにより、昇圧制御回路101は、昇圧回路102に昇圧動作を実行させ、書込み電圧VPGMが上昇する。
VPGM電圧が高くなり、モニタ電圧VMONが基準電圧Vrefよりも高くなった場合、電圧VFLGが負電圧となる。これにより、昇圧制御回路101は、昇圧回路102の昇圧動作を停止する。
このように、電圧制御回路VCは、モニタ電圧VMONが基準電圧VREFに等しくになるように、帰還抵抗素子RLを介して書込み電圧VPGMを差動増幅器AMPへフィードバックする。これにより、電圧制御回路VCは、安定した書込み電圧VPGMを出力することができる。
帰還抵抗素子RLは、昇圧回路102の出力とノードNodeとの間に接続されている。モニタ電圧VMONは、帰還抵抗素子RLと最小電圧設定回路170、電圧設定岐路100とで書込み電圧VPGMを分圧した電圧である。ここで、ノードNodeと第2の基準電圧としてのグランドとの間の抵抗(最小電圧設定回路170および電圧設定岐路100の合成抵抗)をRSとすると、書込み電圧VPGMは式1のように表わされる。
VPGM=Vref×(1+RL/RS) (式1)
VPGM=Vref×(1+RL/RS) (式1)
最小電圧設定回路170は、ゲートトランジスタTMと、書込み電圧VPGMの最小値を設定する抵抗RMとを含む。書込み動作では、ゲートトランジスタTMが常時オン状態である。さらに、電圧設定回路100のゲートトランジスタが総てオフ状態である場合に、書込み電圧VPGMは、最小値VPGM_MINとなる。
VPGM_MIN=Vref×(1+RL/RM)(式2)
VPGM_MIN=Vref×(1+RL/RM)(式2)
電圧設定回路100は、ノードNodeとグランドとの間に接続されており、バイナリコード型設定部BCSと、サーモメータ型設定部TCSとを含む。電圧設定回路100は、第1の基準電圧Vrefと同じ電圧を有する電源から流れる電流を、抵抗素子の選択により制御する。それによって、帰還抵抗素子RLの電圧降下を制御して、書込み電圧VPGMを設定している。
バイナリコード型設定部BCSは、基準抵抗をRとしたときに、R×2Nの抵抗値を有し、かつ、互いにNが異なる複数の抵抗素子2NRと、複数の抵抗素子2NRのそれぞれに対応しておりバイナリコードにより制御される複数のゲートトランジスタB<0>〜B<i>とを含む。ここで、Nおよびiはそれぞれ整数である。図1では、バイナリコード型設定部BCSは、抵抗素子4R(N=2)、8R(N=3)、16R(N=4)、32R(N=5)および64R(N=6)を備えている。尚、抵抗素子2NRは、基準抵抗Rの2N倍の抵抗値を有する。
また、バイナリコード型設定部BCSは、ゲートトランジスタB<0>、B<1>、B<2>、B<3>およびB<4>を含む。ゲートトランジスタB<0>、B<1>、B<2>、B<3>およびB<4>は、それぞれ抵抗素子64R、32R、16R、8Rおよび4Rに対応している。
各抵抗素子64R、32R、16R、8Rおよび4Rとそれに対応するゲートトランジスタB<0>、B<1>、B<2>、B<3>およびB<4>とは、それぞれ直列に接続され第1の構造体を構成する。例えば、ゲートトランジスタB<0>と抵抗素子64Rとは、ノードNodeとグランドとの間に直列に接続され、第1の構造体C10を構成する。同様に、ゲートトランジスタB<i>と抵抗素子2(6−i)Rとは、ノードNodeとグランドとの間に直列に接続され、第1の構造体C1iを構成する。
第1の構造体C10〜C14は、ノードNodeとグランドとの間に互いに並列に接続されている。第1の構造体C10がバイナリコードの最下位ビット(LSB(Least Significant Bit))を受ける。第1の構造体C11〜C13は、それぞれバイナリコードの第2ビット(2桁目)、第3ビット(3桁目)、第4ビット(4桁目)を受ける。さらに、第1の構造体C14は、バイナリコードの最上位ビット(MSB(Most Significant Bit))を受ける。
バイナリコードの或るビットが“0”の場合、そのビットに対応するゲートトランジスタはオフ状態になる。バイナリコードの或るビットが“1”の場合、そのビットに対応するゲートトランジスタはオン状態になる。例えば、バイナリコードが“10101”の場合、ゲートトランジスタB<3>、B<1>がオフ状態であり、ゲートトランジスタB<4>、B<2>、B<0>がオン状態である。
バイナリコード型設定部BCSにおいて、抵抗素子の抵抗値は、バイナリコードの最上位ビットMSBから最下位ビットLSBへ向かって2倍ずつ増大するように配列されている。これにより、バイナリコード型設定部BCSは、バイナリコードに対応して電流を等間隔で段階的に変化(ステップアップ)させることができる。その結果、本実施形態は、書込み電圧VPGMをステップ幅ΔVPGMずつ等間隔(ΔVPGM)で段階的にステップアップさせることができる。
ステップ幅ΔVPGMは、式3で表される。
ΔVPGM=Vref×RL/64R (式3)
即ち、ステップ幅ΔVPGMは、バイナリコードの最下位ビットLSBに対応する抵抗素子(本実施形態では64R)に依存する。抵抗素子64Rは、バイナリコード型設定部BCS内においてNの最も大きい最大抵抗値Rmaxを有する抵抗素子である。従って、ステップ幅ΔVPGMは、式4のように表現できる。
ΔVPGM=Vref×RL/Rmax (式4)
ΔVPGM=Vref×RL/64R (式3)
即ち、ステップ幅ΔVPGMは、バイナリコードの最下位ビットLSBに対応する抵抗素子(本実施形態では64R)に依存する。抵抗素子64Rは、バイナリコード型設定部BCS内においてNの最も大きい最大抵抗値Rmaxを有する抵抗素子である。従って、ステップ幅ΔVPGMは、式4のように表現できる。
ΔVPGM=Vref×RL/Rmax (式4)
サーモメータ型設定部TCSは、バイナリコード型設定部BCS内において抵抗の最も低い抵抗素子4Rとほぼ等しい抵抗を有する複数の抵抗素子4R00〜4R61を備えている。抵抗素子4R00〜4R61は、2つずつ並列に接続されて抵抗体RB0〜RB6を成している。例えば、抵抗素子4R10および4R11は、並列に接続されて1つの抵抗体RB0を成している。同様に、抵抗素子4Ri0および4Ri1は、並列に接続されて抵抗体RBiを成している。
サーモメータ型設定部TCSは、複数の抵抗体RB0〜RB6のそれぞれに対応するゲートトランジスタT<0>〜T<6>をさらに備えている。各抵抗体RB0〜RB6とそれに対応するゲートトランジスタT<0>〜T<6>は、それぞれ直列に接続され第2の構造体C20〜C26を構成する。例えば、ゲートトランジスタT<0>と抵抗体RB0とは、ノードNodeとグランドとの間に直列に接続され、第2の構造体C20を構成する。同様に、ゲートトランジスタT<i>と抵抗体RBiとは、ノードNodeとグランドとの間に直列に接続され、第2の構造体C2iを構成する。
第2の構造体C20〜C26は、ノードNodeとグランドとの間に互いに並列に接続されている。第2の構造体C20〜C26は、サーモメータコードを受ける。サーモメータコードは、2進数で表す「1」のビットの個数で数値を表現するデータコードである。例えば、10進数「0」、「1」、「2」、「3」、「4」、「5」、「6」、「7」は、それぞれバイナリーデータで表すと、「000」、「001」、「010」、「011」、「100」、「101」、「110」、「111」となり、サーモメータコードで表すと、「0000000」、「0000001」、「0000011」、「0000111」、「0001111」、「0011111」、「0111111」、「1111111」となる。即ち、サーモメータコードの7ビットは、バイナリコードの3ビットに相当する。
サーモメータコードの或るビットが“0”の場合、そのビットに対応するゲートトランジスタはオフ状態になる。サーモメータコードの或るビットが“1”の場合、そのビットに対応するゲートトランジスタはオン状態になる。例えば、サーモメータコードが“1010101”の場合、ゲートトランジスタB<5>、T<3>、B<1>がオフ状態であり、ゲートトランジスタB<6>、B<4>、B<2>、B<0>がオン状態である。
このように、抵抗体RB0〜RB6は、バイナリコード型設定部BCSの中で最小抵抗値を有する2個の抵抗素子4Ri0、4Ri1を並列に接続して形成されている。このため、抵抗体RB0〜RB6の抵抗値は、バイナリコード型設定部BCS内の最小抵抗素子4Rの抵抗値の1/2になる。このような構成により、ステップ幅ΔVPGMのばらつきは小さくなる。その理由については図5(A)〜図5(C)を参照しつつ後述する。
ところで、図1に示すバイナリコード型設定部BCSは、書込み電圧VPGMを、5ビットで32ステップ切り換えることができる。サーモメータコード型設定部BCSは、7ビットで8ステップ切り替えることができる。バイナリコードが、“11111”から“00000”になるときに、サーモメータコードは1だけ繰り上がる。例えば、サーモメータコードは“0000011“から“0000111“になる。従って、電圧設定回路100は、全体で、32×8ステップだけ書込み電圧VPGMを切り替えることができる。
一般化すると、書込み電圧VPGMは、式5のように表される。
VPGM=VPGM_MIN+ΔVPGM×(32×(T<6>+T<5>+T<4>+T<3>+T<2>+T<1>+T<0>)×16×B<4>+8×B<3>+4×B<2>+2B<1>+B<0>) (式5)
ここで、ゲートトランジスB<0>〜B<4>、T<0>〜T<6>は、オン状態のときに“1”、オフ状態のときに“0”である。
VPGM=VPGM_MIN+ΔVPGM×(32×(T<6>+T<5>+T<4>+T<3>+T<2>+T<1>+T<0>)×16×B<4>+8×B<3>+4×B<2>+2B<1>+B<0>) (式5)
ここで、ゲートトランジスB<0>〜B<4>、T<0>〜T<6>は、オン状態のときに“1”、オフ状態のときに“0”である。
このように、本実施形態は、バイナリコードとサーモメータコードとの組み合わせた電流加算型のD/Aコンバータを電圧設定回路として用いる。バイナリコードを下位ビットに用い、その上位ビットにサーモメータコードを用いる。
電圧設定回路100を総てバイナリコード型設定部BCSで構成した場合、バイナリコードの桁数を増大させるためには、基準抵抗Rなどの低抵抗素子を採用する必要がある。上述したように、一般に、抵抗素子の抵抗が低いほど、ステップ幅ΔVPGMのずれは増大してしまう。従って、電圧設定回路100は、或る程度高い抵抗値を有する抵抗素子で構成することが好ましい。
特許文献1では、サーモメータコード型設定部は、バイナリコード型設定部の中でNの最も小さい抵抗素子4Rの1/2の抵抗値を有する抵抗素子をそのまま用いて構成されていた。このため、ステップ幅ΔVPGMを維持したまま(例えば、64Rを最下位ビットにしたまま)、バイナリコードの桁数を増大させると、サーモメータコード型設定部TCSを構成する抵抗素子の抵抗値を小さくせざるを得なかった。この場合、図2に示すように、バイナリコードが、“11111”から“00000”になるときに、即ち、サーモメータコードは1だけ繰り上がるときに、ステップ幅ΔVPGMが大きくずれる。
図2は、ステップ幅ΔVPGMが大きくずれるケース1〜7を示す表である。例えば、ケース1では、バイナリコードが、“11111”から“00000”になるときに、サーモメータコードは、“0000000“から“0000001“になる。同様に、ケースiでは、バイナリコードが、“11111”から“00000”になるときに、サーモメータコードのi番目のビットが0から1に変更される。これらのケース1〜7において、ステップ幅ΔVPGMが大きくずれる。
図3は、特許文献1に記載の電圧制御回路において、バイナリコードおよびサーモメータコードとステップ幅ΔVPGMとの関係を示すグラフである。横軸のVPGM_DACは、バイナリコードおよびサーモメータコードを16進数で示した数値である。VPGM_DACの“1F”が、図2のケース1に該当する。VPGM_DACの“3F”が、図2のケース2に該当する。VPGM_DACの“5F”が、図2のケース3に該当する。VPGM_DACが“1F”、“3F”および“5F”のときに、ステップ幅ΔVPGMのばらつきが大きくなっていることがわかる。
図4は、本実施形態による電圧制御回路において、バイナリコードおよびサーモメータコードとステップ幅ΔVPGMとの関係を示すグラフである。VPGM_DACが“1F”、“3F”および“5F”のときに、ステップ幅ΔVPGMのばらつきが小さくなっていることが明確に分かる。このように、ステップ幅ΔVPGMのばらつきが小さくなる理由は次の通りである。
本実施形態において、サーモメータコード型の抵抗体RB0〜RB6は、バイナリコード型の最上位ビットMSBである最も小さい抵抗値の抵抗素子4Rを二つ並列接続することで構成されている。通常、抵抗素子は、図5(A)に示すように、基準抵抗Rを有する基準抵抗素子Rrefを直列に接続することによって形成されている。例えば、R×4の抵抗を有する抵抗素子4Rは、4個の基準抵抗素子を直列に接続することによって構成されている。図5(C)に示すように、本実施形態において、サーモメータコード型の抵抗体RB0〜RB6は、それぞれ8個の基準抵抗素子で構成されている。基準抵抗素子は、例えば、ドープトポリシリコンまたは拡散層等で形成される。ドープトポリシリコンは、メモリセルのフローティングゲートと同じレイヤのポリシリコンでよい。
一方、特許文献1では、サーモメータコード型の抵抗素子は、バイナリコード型の最上位ビットMSBである最も小さい抵抗値の1/2の抵抗値を有する抵抗素子2Rで構成されていた。よって、図5(B)に示すように、特許文献1におけるサーモメータコード型の抵抗素子は、2Rの抵抗値を実現するために2個の基準抵抗素子で構成されていた。
図6は、基準抵抗素子Rrefの個数とステップ幅ΔVPGMのばらつきとの関係を示すグラフである。バイナリコード(B<0>,B<1>,B<2>,B<3>)が(0,0,0,1)から(0,0,1,0)に切り替わるときに、バイナリコード型設定部BCSの抵抗値の逆数の差(1/32R−1/64R)は、曲線Aで示すように分布する。バイナリコード(B<0>,B<1>,B<2>,B<3>)が(0,0,1,1)から(0,1,0,0)に切り替わるときに、バイナリコード型設定部BCSの抵抗値の逆数の差(1/16R−1/32R−1/64R)は、曲線Bで示すように分布する。バイナリコード(B<0>,B<1>,B<2>,B<3>)が(0,1,1,1)から(1,0,0,0)に切り替わるときに、バイナリコード型設定部BCSの抵抗値の逆数の差(1/8R−1/16R−1/32R−1/64R)は、曲線Cで示すように分布する。
ノードNodeとグランドとの間の電圧Vmonが一定とすると、バイナリコード型設定部の抵抗値の逆数の差は、バイナリコード型設定部を流れる電流の差に比例する。従って、曲線A〜Cは、上記のようにバイナリコードが切り替わるときのステップ幅ΔVPGMのばらつきの分布に相似する。
理想的には、バイナリコードが1つ繰り上がるごとに、バイナリコード型設定部BCSの抵抗値の逆数は、1/64Rずつ等しく増加するはずである。即ち、理想的には、バイナリコードが1つ繰り上がるごとに、書込み電圧VPGMは、一定のステップ幅ΔVPGMで増加するはずである。
しかし、基準抵抗素子の抵抗値Rは、或る程度のばらつきを有する。これにより、曲線AからCのように、バイナリコードの繰り上がりによって基準抵抗素子の構成数が少なくなる場合に、バイナリコード型設定部BCSの抵抗値の逆数の誤差が大きくなる。例えば、曲線A((0,0,0,1)から(0,0,1,0))では、基準抵抗素子の数は、8から4に変化する。曲線B((0,0,1,1)から(0,1,0,0))では、基準抵抗素子の数は、12から2に変化する。曲線C((0,1,1,1)から(1,0,0,0))では、基準抵抗素子の数は、14から1に変化する。即ち、基準抵抗素子の数の減少率は、曲線Cにおいて最も大きく、B、Aの順番に小さくなる。これに伴い、ステップ幅ΔVPGMのばらつきも曲線Cにおいて最も大きく、B、Aの順番に小さくなっている。
このグラフから、基準抵抗素子数の減少率を小さくすれば、ステップ幅ΔVPGMのばらつきも小さくなることが分かる。基準抵抗素子数の減少率は、バイナリコードの切替え前にノードNodeとグランドとの間に接続されている基準抵抗素子数Nbとし、その切替え後にノードNodeとグランドとの間に接続されている基準抵抗素子数Naとした場合に、(Nb−Na)/Nbでよい。
本実施形態による電圧制御回路では、サーモメータコード型設定部TCSの抵抗体RBiが並列接続された複数の抵抗素子R4で構成されているため、バイナリコード型設定部BCSからサーモメータコード型設定部TCSへ桁が上がる際に、基準抵抗素子数の減少率は従来よりも小さい。その結果、本実施形態による電圧制御回路では、ステップ幅ΔVPGMのばらつきを小さくすることができた。
尚、基準抵抗素子Rrefの個数が増加することによって、サーモメータコード型設定部TCSの面積が増大する。しかし、本実施形態によるサーモメータコード型設定部TCSを使用することによって、メモリセルを微細化するために必要とされる細かな書込み電圧VPGMの制御が可能となる。本実施形態によるチップサイズの増加は、微々たるもので無視できる範囲であるため、チップサイズに与える影響はほとんどない。また、本実施形態のチップサイズが小さくならないとしても、ステップ幅ΔVPGMのばらつきが小さくなるという異質の効果を得ることができる。
通常、当業者であれば、チップサイズを微細化するために、サーモメータコード型設定部TCSの抵抗素子をより小さく(より少なく)することを考える。しかし、本発明の発明者は、敢えて、サーモメータコード型設定部TCSを構成する基準抵抗素子Rrefの個数を増大させることによって、ステップ幅ΔVPGMのばらつきを抑制させることができることを発見した。
本実施形態では、2Rの抵抗値を得るために、2個の抵抗素子4Rを並列に接続した。しかし、2Rの抵抗値を得るためにより多くの基準抵抗素子Rrefを用いてもよい。例えば、バイナリコード型設定部BCSにおける8Rの抵抗値を有する抵抗素子を、4個並列に接続してもよい。さらに、nRの抵抗値を有する抵抗素子をn/2個並列接続してもよい。換言すると、上記本実施形態では、サーモメータ型設定部TCSは、バイナリコード型設定部BCS内で最も抵抗値の低い抵抗素子Rminで構成されているが、代替的に、サーモメータ型設定部TCSは、バイナリコード型設定部BCS内でk番目(kは整数)に抵抗値の低い抵抗素子Rkで構成されてもよい。この場合、サーモメータ型設定部TCSを構成する抵抗体は、2k個の抵抗素子で構成すればよい。ここで、Rkは、バイナリコード型設定部BCS内でk番目に抵抗値の低い抵抗素子、または、その抵抗値とする。Rminは、バイナリコード型設定部BCS内で最も抵抗値の低い抵抗素子、または、その抵抗値とする。
本実施形態によれば、出力電圧のステップ幅ΔVPGMを小さくするため、もしくは、書込み電圧VPGMの範囲を拡大するために、サーモメータコード型設定部TCSの抵抗値を実質的に小さくしても、ステップ幅ΔVPGMのばらつきを抑制することができる。
図7は、本実施形態による電圧制御回路を内蔵するNAND型フラッシュメモリ10(以下、単にメモリ10という)の一例を示すブロック図である。メモリ10は、メモリセルアレイMCA、ロウデコーダRD、カラムデコーダCD、センスアンプS/A、入出力バッファIOB、電圧生成回路VG、外部I/OパッドIOP、ビット線フックアップBLH、ワード線フックアップWLH、コマンドデコーダCMD、アドレスバッファADDBを備えている。
書込みデータ、アドレスおよびコマンドは、外部I/Oパッドを介して入出力バッファIOBに入力される。また、読出しデータは、入出力バッファIOBから外部I/Oパッドを介して出力される。入出力バッファIOBは、コマンドをコマンドデコーダCMDに、アドレスをロウデコーダRDおよびカラムデコーダCDへ、データをセンスアンプS/A内のデータラッチへ送る。ロウデコーダRDは、アドレスをデコードし、アドレス信号に基づいて或るワード線を選択する。カラムデコーダCDは、アドレスをデコードし、アドレス信号に基づいて、センスアンプS/A内のセンスアンプを選択し、選択センスアンプにラッチされた読出しデータをデータバスへ転送し、あるいは、外部から受け取った書き込みデータを選択センスアンプへ転送する。センスアンプS/Aは、各ビット線に対応して設けられた複数のセンスアンプで構成されている。センスアンプS/Aの構成は、既知のものでよい。
電圧生成回路VGは、電圧レベル設定信号を受けて、外部から供給された電源電圧VCCから参照用の基準電圧Vref、内部降圧電源電圧VDD、書込み電圧VPGM等の内部電圧を生成する。電圧生成回路VGは、内部電圧をロウデコーダRD、カラムデコーダCD、センスアンプS/A、セルソースドライバCSD等へ供給する。本実施形態による電圧制御回路VCは、電圧生成回路VG内に設けられる。
ワード線フックアップWLHは、電圧生成回路VGからの書込み電圧VPGMを選択ワード線に印加する。選択ワード線を変更する場合には、ワード線フックアップWLHは、ワード線WLとロウデコーダRDとの接続を繋ぎ変える。このように、本実施形態による電圧制御回路VCは、NAND型フラッシュメモリに適用することができる。
VPGM…書込み電圧、ΔVPGM…ステップ幅(電圧)、101…昇圧制御回路、102…昇圧回路、AMP…差動増幅器、RL…帰還抵抗素子、VC…電圧制御回路、BCS…バイナリコード型設定部、TCS…サーモメータ型設定部、C10〜C14…第1の構造体、C20〜C26…第2の構造体、RB0〜RB6…抵抗体、4R〜64R…抵抗素子、B<0>〜B<4>、T<0>〜T<6>…ゲートトランジスタ
Claims (5)
- 第1の基準電圧を受ける第1の入力および比較電圧を受ける第2の入力を含み、前記基準電圧と前記比較電圧との差に応じた電圧を出力する差動増幅器と、
昇圧電圧を出力するブースタと、
前記差動増幅器の出力電圧に応じて前記ブースタを制御する昇圧制御部と、
前記ブースタと前記第1の入力との間に接続された帰還抵抗と、
前記第1の入力と第2の基準電圧との間に接続された電圧設定部とを備え、
前記電圧設定部は、バイナリコード型設定部とサーモメータ型設定部とを含み、
前記バイナリコード型設定部は、或る基準抵抗をRとしたときに、R×2N(Nは整数)の抵抗値を有し互いに前記Nが異なる複数の抵抗素子と、前記複数の抵抗素子のそれぞれに対応しバイナリコードにより制御される複数のトランジスタとを含み、前記複数の抵抗素子と該抵抗素子に対応する前記複数のトランジスタとをそれぞれ直列に接続した複数の第1の構造体を互いに並列に接続した構成を有し、前記バイナリコードに応じて選択された少なくとも1つの前記トランジスタに接続された前記抵抗素子に電流を流すことによって前記帰還抵抗に流れる電流を制御し、前記ブースタから出力される電圧を段階的に設定し、
前記サーモメータ型設定部は、前記バイナリコード型設定部内のいずれかの抵抗素子とほぼ等しい抵抗を有する複数の抵抗素子を並列に接続した複数の抵抗体と、前記複数の抵抗体のそれぞれに対応しサーモメータコードにより制御される複数のトランジスタとを含み、前記複数の抵抗体と該抵抗体に対応する前記複数のトランジスタとをそれぞれ直列に接続した複数の第2の構造体を互いに並列に接続した構成を有し、前記サーモメータコードに応じて選択された少なくとも1つの前記トランジスタに接続された前記抵抗体に電流を流すことによって前記帰還抵抗に流れる電流を制御し、前記ブースタから出力される電圧を段階的に設定する、ことを特徴とする電圧制御回路。 - 前記複数の抵抗体の各々は、前記バイナリコード型設定部内において前記Nの最も小さい抵抗素子とほぼ等しい抵抗を有する2個の抵抗素子を並列に接続して形成されていることを特徴とする請求項1に記載の電圧制御回路。
- 前記ブースタから出力される電圧をVPGMとし、前記第1の基準電圧をVrefとし、前記帰還抵抗の抵抗値をRLとし、前記バイナリコード型設定部内において前記Nの最も大きい抵抗素子の抵抗値をRmaxとすると、前記VPGMのステップ幅ΔVPGMは、
ΔVPGM=Vref×(RL/Rmax)
であることを特徴とする請求項1または請求項2に記載の電圧制御回路。 - 前記バイナリコード型設定部の前記複数の抵抗素子は、バイナリコードの下位ビットから上位ビットのそれぞれに対応するようにR×2k(kは整数)、R×2k−1、R×2k−2、R×2k−3・・・と続く抵抗値を有することを特徴とする請求項1から請求項3のいずれか一項に記載の電圧制御回路。
- 前記バイナリコードの最下位ビットに対応する前記抵抗素子の前記Nは、前記バイナリコード型設定部の前記複数の抵抗素子のなかで最大であり、
前記バイナリコードの最上位ビットに対応する前記抵抗素子の前記Nは、前記バイナリコード型設定部の前記複数の抵抗素子のなかで最小であることを特徴とする請求項1から請求項4のいずれか一項に記載の電圧制御回路。
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