JP2004273103A

JP2004273103A - 電圧レギュレータ回路及び半導体メモリ装置

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Publication number: JP2004273103A
Application number: JP2004056295A
Authority: JP
Inventors: Pyung-Moon Zhang; ▲へい▼ ▲ぶん▼ 張; Shokon Ri; 昇根李
Original assignee: Samsung Electronics Co Ltd
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Priority date: 2003-03-06
Filing date: 2004-03-01
Publication date: 2004-09-30
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Abstract

【課題】電圧レギュレータ回路及びそれを利用した不揮発性半導体メモリ装置を提供する。
【解決手段】電圧レギュレータ回路は、出力電圧Ｖｒｅｇを分配する分圧器２１３を含み、分圧器２１３は、それぞれ二進法に従って重み付けされた抵抗値を持つ加重値抵抗器２０５〜２０８及びスイッチ２０９〜２１２を含む。スイッチ２０９〜２１２は電圧レギュレータ回路の出力電圧Ｖｒｅｇが段階的に変化するようにコントローラ２１４によって制御される。
【選択図】図１

Description

本発明は半導体装置に関するものであり、さらに具体的には、電圧レギュレータ回路及びそれを含む半導体メモリ装置に関するものである。

よく知られたように、電圧レギュレータ回路は、基準電圧を入力として調整（レギューレート）された出力電圧を得る回路である。電圧レギュレータ回路は、一般的に調整された出力電圧を抵抗回路を通じて比較器にフィードバックさせる構成を有している。半導体メモリ装置、特に、不揮発性半導体メモリ装置で必要とする様々な電圧レベルを電圧レギュレータ回路を通じて得るためには、フィードバックループの抵抗値を可変させる構成が必要である。

このために、一般的な電圧レギュレータ回路は、多数の抵抗器と多数のスイッチとで構成される分圧器を備えている。このような構成の電圧レギュレータ回路によると、一回に一つのスイッチのみを選択して抵抗値が調節される。しかし、このような方式によると、メモリ装置で必要とする電圧レベルの種類の増加に比例して、電圧レギュレータ回路の抵抗器とスイッチの数も増加させる必要がある。したがって、分圧器の占有面積が大きくなるといった問題がある。

本発明の目的は、分圧器の占有面積を減らすことができる電圧レギュレータ回路及びそれを含む半導体メモリ装置を提供することである。

上述の目的を解決するために本発明によると、入力電圧を調整して出力電圧を出力する電圧レギュレータ回路は、前記出力電圧を分配して分配電圧を出力する分圧器と、前記分配電圧が基準電圧より低いか否かを判別する比較器と、前記入力電圧の配線と前記出力電圧の配線との間に連結され、前記比較器の判別結果に応答して動作する駆動器と、前記出力電圧が段階的に変化するように、分圧器を制御するコントローラとを含み、前記分圧器は、前記コントローラの制御に応じて、二進法に従って重み付けされた形態で抵抗値を変化させる抵抗手段を含む。

望ましい実施の形態において、前記コントローラはクロック信号に応答して制御コードを発生するカウンタを含む。

望ましい実施の形態において、前記抵抗手段は、それぞれ二進法に従って重み付けされた抵抗値を持つ抵抗器である複数の加重値抵抗器と、前記各加重値抵抗器に並列に連結され、前記制御コードによって制御されるスイッチとを含む。

望ましい実施の形態において、前記制御コードの最下位ビットに対応する加重値抵抗器は全ての加重値抵抗器中で一番小さい抵抗値を有し、前記制御コードの最上位ビットに対応する加重値抵抗器は全ての加重値抵抗器中で一番大きい抵抗値を有する。

望ましい実施の形態において、前記各スイッチは、前記制御コード中の対応する制御コードビット信号が各々入力される第１及び第２レベルシフトと、前記第１レベルシフトの出力信号が入力されるインバータと、対応する加重値抵抗器と並列に連結され、前記インバータの出力信号及び前記第２レベルシフトの出力信号に応答して動作する伝達ゲートとを含む。

望ましい実施の形態において、前記第１レベルシフトは電源電圧より高い電圧で動作し、前記第２レベルシフトは前記出力電圧で動作する。

望ましい実施の形態において、前記制御コードの上位制御コードビット信号が各々供給される各スイッチは、対応する制御コードビット信号が各々受け入れる第１及び第２レベルシフトと、前記第１レベルシフトの出力信号が入力されるインバータと、対応する加重値抵抗器と並列に連結され、前記インバータの出力信号及び前記第２レベルシフトの出力信号に応答して動作する伝達ゲートとから構成され、前記制御コードの下位制御コードビット信号が各々供給される各スイッチは、対応する制御コードビット信号が入力される第３レベルシフトと、対応する加重値抵抗器と並列に連結され、前記第３レベルシフトの出力信号に応答して動作するＮＭＯＳトランジスタとから構成される。

望ましい実施の形態において、前記第１及び第３レベルシフトは電源電圧より高い電圧で動作し、前記第２レベルシフトは前記出力電圧で動作する。

本発明の他の特徴によると、電圧レギュレータ回路は、入力電圧が入力される入力端子と、出力電圧を出力する出力端子と、前記出力端子と接地配線との間に直列に連結された複数個の抵抗器と、前記抵抗器のうち一部の抵抗器に各々並列に連結された複数個のスイッチと、前記スイッチを各々制御するための制御信号を発生するコントローラと、前記抵抗器によって分配された電圧が基準電圧より低いか否かを判別する比較器と、前記入力端子と前記出力端子との間に連結され、前記比較器の出力に応答して動作する駆動器とを含み、前記スイッチが各々並列に連結された抵抗器は、重み付けされた抵抗値を持つ抵抗器である加重値抵抗器である。

望ましい実施の形態において、最下位ビットの制御信号に対応する加重値抵抗器は全ての加重値抵抗器中で一番小さい抵抗値を有し、最上位ビットの制御信号に対応する加重値抵抗器は全ての加重値抵抗器中で一番大きい抵抗値を有する。

望ましい実施の形態において、前記コントローラは加算カウンタまたは減算カウンタのいずれか一つを含む。

望ましい実施の形態において、前記各スイッチは、対応する制御信号が各々入力される第１及び第２レベルシフトと、前記第１レベルシフトの出力信号が入力されるインバータと、対応する加重値抵抗器と並列に連結され、前記インバータの出力信号及び前記第２レベルシフトの出力信号に応答して動作する伝達ゲートとを含む。

望ましい実施の形態において、上位ビッドの制御信号が各々供給されるスイッチ各々は、対応する制御信号が各々入力される第１及び第２レベルシフトと、前記第１レベルシフトの出力信号が入力されるインバータと、対応する加重値抵抗器と並列に連結され、前記インバータの出力信号及び前記第２レベルシフトの出力信号に応答して動作する伝達ゲートとから構成され、下位ビッドの制御信号が各々供給される各スイッチは、対応する制御信号が入力される第３レベルシフトと、対応する加重値抵抗器と並列に連結され、前記第３レベルシフトの出力信号に応答して動作するＮＭＯＳトランジスタとから構成される。

本発明のまた他の特徴によると、半導体メモリ装置は、行方向及び列方向にそれぞれ沿って配置されるワードライン及びビットラインの交点に対応してメモリセルが配列されたメモリセルのアレイと、前記ワードラインのうちの一つを選択し、前記選択されたワードラインにワードライン電圧を供給するデコーダと、電源電圧より高い高電圧を調節して前記ワードライン電圧を発生するワードライン電圧発生回路とを含む。前記ワードライン電圧発生回路は、前記高電圧を発生する高電圧発生器と、前記ワードライン電圧を分配して分配電圧を出力する分圧器と、前記分配電圧が基準電圧より低いか否かを判別する比較器と、前記高電圧の配線と前記ワードライン電圧の配線との間に連結され、前記比較器の判別結果に応答して動作する駆動器と、前記出力電圧が段階的に変化するように、分圧器を制御するコントローラとで構成され、前記分圧器は、前記コントローラの制御に応じて、二進法に沿って重み付けされた形態で変化する抵抗値を変化させる抵抗手段を含む。

望ましい実施の形態において、前記抵抗手段は、それぞれ二進法に従って重み付けされた抵抗値を持つ抵抗器である複数の加重値抵抗器と、前記各加重値抵抗器に並列に連結され、制御コードによって制御されるスイッチとを含む。

望ましい実施の形態において、前記カウンタは加算カウンタまたは減算カウンタのいずれか一つを含む。

望ましい実施の形態において、前記各スイッチは、制御コード中の対応する制御コードビット信号が各々入力される第１及び第２レベルシフトと、前記第１レベルシフトの出力信号が入力されるインバータと、対応する加重値抵抗器と並列に連結され、前記インバータの出力信号及び前記第２レベルシフトの出力信号に応答して動作する伝達ゲートとを含む。

望ましい実施の形態において、前記制御コードの上位制御コードビット信号が各々供給される各スイッチは、対応する制御コードビット信号が各々入力される第１及び第２レベルシフトと、前記第１レベルシフトの出力信号が入力されるインバータと、対応する加重値抵抗器と並列に連結され、前記インバータの出力信号及び前記第２レベルシフトの出力信号に応答して動作する伝達ゲートとから構成され、前記制御コードの下位制御コードビット信号が各々供給される各スイッチは、対応する制御コードビット信号が入力される第３レベルシフトと、対応する加重値抵抗器と並列に連結され、前記第３レベルシフトの出力信号に応答して動作するＮＭＯＳトランジスタとから構成される。

望ましい実施の形態において、前記コントローラは、段階的に変化する値のコードを発生する第１信号発生器と、固定された値のコードを発生する第２信号発生器と、前記メモリ装置の動作モードに応じて前記第１及び第２信号発生器のうち一つを選択し、選択された信号発生器からのコードを前記制御コードとして出力する選択器とを含む。

重み付けされた抵抗値を持つ抵抗器である加重値抵抗器を使用して分圧器を構成することによって、複数レベルの電圧を生成する場合であっても抵抗器及びスイッチの数を減らすことができる。

以下、本発明の望ましい実施の形態が参照図面に基づいて詳細に説明される。

図１は本発明の一実施の形態による電圧レギュレータ回路を示す回路図である。図１を参照すると、本発明の実施の形態による電圧レギュレータ回路は、比較器２０１、ドライバ（駆動器）として使用されるＰＭＯＳトランジスタ２０２、分圧器２１３、及びコントローラ２１４を含む。

比較器２０１には、基準電圧Ｖｒｅｆと分圧器２１３からの分配電圧Ｖｄｉｖとが入力され、比較器２０１は、分配電圧Ｖｄｉｖが基準電圧Ｖｒｅｆより低いか否かを判別する。ＰＭＯＳトランジスタ２０２は、電源電圧よりも高い高電圧である入力電圧ＶＰＰ１の配線（端子）と、調整された電圧（ｒｅｇｕｌａｔｅｄｖｏｌｔａｇｅ：Ｖｒｅｇ）である出力電圧Ｖｒｅｇの配線（端子）との間に連結され、比較器２０１の判別結果に従って動作する。分圧器２１３は、コントローラ２１４の制御に応じて出力電圧Ｖｒｅｇを分配して、分配された得られた電圧である分配電圧Ｖｄｉｖを比較器２０１に出力する。

分圧器２１３は、出力電圧Ｖｒｅｇの配線と接地配線との間に直列連結された複数の抵抗器２０３、２０４、２０５、２０６、２０７、２０８と複数のスイッチ２０９、２１０、２１１、２１２とで構成される。抵抗器２０３〜２０８のうち一部の抵抗器２０５〜２０８は、二進法に従って重み付けされた抵抗値を持つ抵抗器である加重値抵抗器（ｗｅｉｇｈｔｅｄｒｅｓｉｓｔｏｒｓ）で構成され、残りの抵抗器２０３，２０４は均一の値の抵抗器である均一抵抗器で構成される。例えば、抵抗器２０５がＲの抵抗値を有すれば、抵抗器２０６、２０７、２０８は各々２Ｒ、４Ｒ、及び８Ｒの抵抗値を有する。すなわち、抵抗器２０５〜２０８は、互いに２^ｎ（ｎ＝０，１，２，３）に重み付けされた抵抗値を有する。加重値抵抗器２０５〜２０８には各々対応するスイッチ２０９〜２１２が並列に連結されている。スイッチ２０９〜２１２は、コントローラ２１４からの制御信号ＳＷ１、ＳＷ２、ＳＷ３、及びＳＷ４に従ってターンオン（導通）／オフ（遮断）される。コントローラ２１４は、分圧器２１３から出力される分配電圧Ｖｄｉｖが段階的に低くなるように、すなわち、出力電圧Ｖｒｅｇが段階的に増加するように分圧器２１３を制御する。なお、加重値抵抗器２０５〜２０８と、スイッチ２０９〜２１２とは、コントローラ２１４の制御に応じて、二進法に従って重み付けされた形態で抵抗値を変化させる抵抗手段として機能する。

本発明による電圧レギュレータ回路の基本的な動作は次の通りである。出力電圧Ｖｒｅｇが要求されるレベルより低ければ（すなわち、Ｖｒｅｆ＞Ｖｄｉｖ）、出力電圧Ｖｒｅｇが、要求されるレベルまで高くなるように、ＰＭＯＳトランジスタ２０２を通じて電流が供給される。一方、出力電圧Ｖｒｅｇが求められるレベルより高ければ（すなわち、Ｖｒｅｆ＜Ｖｄｉｖ）、出力電圧Ｖｒｅｇが要求されるレベルまで低くなるように、ＰＭＯＳトランジスタ２０２による電流供給が遮断される。

この実施の形態において、制御信号ＳＷ１〜ＳＷ４は４ビットの制御コード（４−ｂｉｔｃｏｎｔｒｏｌｃｏｄｅ）を構成する。制御信号ＳＷ１は制御コードの最下位ビット（ＬｅａｓｔＳｉｇｎｉｆｉｃａｎｔＢｉｔ：ＬＳＢ）に対応し、制御信号ＳＷ４は制御コードの最上位ビット（ＭｏｓｔＳｉｇｎｉｆｉｃａｎｔＢｉｔ：ＭＳＢ）に対応する。制御コードの最下位ビットに対応する加重値抵抗器２０５は全ての加重値抵抗器２０５〜２０８の中で一番小さい抵抗値を有し、制御コードの最上位ビットに対応する加重値抵抗器２０８は全ての加重値抵抗器２０５〜２０８の中で一番大きい抵抗値を有する。

制御コードＳＷ４ＳＷ３ＳＷ２ＳＷ１が“００００”である時に、スイッチ２０９〜２１２は全部ターンオン（導通）され、抵抗器２０３、２０４の間の電流経路はスイッチ２０９〜２１２を通じて形成される。この時に、一番低いレベルの出力電圧Ｖｒｅｇが出力されることになる。制御コードＳＷ４ＳＷ３ＳＷ２ＳＷ１が“０００１”である時に、スイッチ２０９はターンオフ（遮断）される一方、残りのスイッチ２１０〜２１２はターンオンされ、抵抗器２０３、２０４の間の電流経路はスイッチ２１０〜２１２と加重値抵抗器２０５を通じて形成される。したがって、出力電圧Ｖｒｅｇは以前のレベルより△Ｒだけ増加する。制御コードＳＷ４ＳＷ３ＳＷ２ＳＷ１が“００１０”である時に、スイッチ２１０はターンオフされ、残りのスイッチ２０９、２１１、２１２はターンオンされ、抵抗器２０３、２０４の間の電流経路はスイッチ２０９、２１１、２１２と加重値抵抗器２０６を通じて形成される。この時に、出力電圧Ｖｒｅｇは以前のレベルより△Ｒだけ増加する。結論的に、制御コードＳＷ４ＳＷ３ＳＷ２ＳＷ１の値が段階的に増加することによって、出力電圧Ｖｒｅｇも段階的に増加する。

本発明の電圧レギュレータ回路によると、段階的に変化する出力電圧Ｖｒｅｇ、例えば、１６種類のレベルの出力電圧Ｖｒｅｇを得るために、二進数に従って重み付けされた形態の４個の加重値抵抗器と４個のスイッチが使用される。もし重み付けされた加重値抵抗器に代えて一定の値の抵抗器が使用されれば、１６種類のレベルの出力電圧Ｖｒｅｇを得るために、より多くの抵抗器及びスイッチを使用されなければならない。

図２は本発明の望ましい実施の形態による図１に示したスイッチを示す回路図である。

図２を参照すると、本発明の望ましい実施の形態によるスイッチ２０９は制御信号ＳＷ１（制御コード中の対応する制御コードビッド信号）に応答して加重値抵抗器２０５の信号経路を迂回させる。スイッチ２０９は伝達ゲートＴＧ１、レベルシフトＬＳ１（第１レベルシフト）、ＬＳ２（第２レベルシフト）、及びインバータＩＮＶ１を含む。残りのスイッチ２１０、２１１、２１２はスイッチ２０９と同一に構成される。レベルシフトＬＳ１は、電源電圧よりも高い一定のレベルの高電圧ＶＰＰ２で動作し、レベルシフトＬＳ２は電圧レギュレータ回路の出力電圧Ｖｒｅｇで動作する。レベルシフトＬＳ１、ＬＳ２の望ましい実施の形態を示す図３を参照すると、レベルシフトＬＳ１及びＬＳ２は、それぞれ、ＰＭＯＳトランジスタＭＰ１、ＭＰ２、インバータＩＮＶ２、及びＮＭＯＳトランジスタＭＮ１、ＭＮ２で構成される。入力信号ＩＮがローレベルである時に、出力信号ＯＵＴはローレベルになる。入力信号ＩＮがハイレベルである時に、出力信号ＯＵＴは高電圧ＶＰＰ２のハイレベルを有する。このような条件によると、制御信号ＳＷ１がハイレベルである時には、伝達ゲートＴＧ１は導通されず、加重値抵抗器２０５の迂回経路は遮断される。一方、制御信号ＳＷ１がローレベルである時には、伝達ゲートＴＧ１は導通され、加重値抵抗器２０５の迂回経路が形成される。

図４は本発明の望ましい実施の形態による図１に示したコントローラを示す回路図である。

図４を参照すると、本発明の望ましい実施の形態によるコントローラ２１４はクロック信号ＣＬＫに応答して制御コードを発生するカウンタを含む。具体的には、コントローラ２１４は、クロック信号ＣＬＫに同期されて動作する二進カウンタで構成される。カウンタは、例えば、４個のＤフリップフロップＤＦＦ１、ＤＦＦ２、ＤＦＦ３、ＤＦＦ４を含み、図面に示したように連結されている。図４に示したように、制御信号ＳＷ１〜ＳＷ４の値すなわち、制御コードがクロック信号ＣＬＫに同期されて段階的に変化することによって、電圧レギュレータ回路の出力電圧Ｖｒｅｇは段階的に増加する。

例えば、制御コードＳＷ４ＳＷ３ＳＷ２ＳＷ１が“００００”である時に、図１に示したスイッチ２０９〜２１２は全部ターンオンされ、抵抗器２０３、２０４の間の電流経路はスイッチ２０９〜２１２を通じて形成される。この時に、一番低いレベルの出力電圧Ｖｒｅｇが出力される。制御コードＳＷ４ＳＷ３ＳＷ２ＳＷ１が“０００１”である時に、スイッチ２０９はターンオフされ、残りのスイッチ２１０〜２１２はターンオンされ、抵抗器２０３、２０４の間の電流経路はスイッチ２１０〜２１２と加重値抵抗器２０５を通じて形成される。したがって、出力電圧Ｖｒｅｇは以前のレベルより△Ｒだけ増加する。制御コードＳＷ４ＳＷ３ＳＷ２ＳＷ１が“００１０”である時に、スイッチ２１０はターンオフされ、残りのスイッチ２０９、２１１、２１２はターンオンされ、抵抗器２０３、２０４の間の電流経路はスイッチ２０９、２１１、２１２と加重値抵抗器２０６を通じて形成される。この時に、出力電圧Ｖｒｅｇは以前のレベルより△Ｒだけ増加する。結論的に、制御コードＳＷ４ＳＷ３ＳＷ２ＳＷ１の値が段階的に増加することによって、出力電圧Ｖｒｅｇも段階的に増加する。すなわち、この場合、カウンタ２１４は、加算カウンタ（アップカウンタ）であるといえる。

この実施の形態において、カウンタ２１４を構成するフリップフロップの数は出力電圧Ｖｒｅｇの電圧レベルの数に応じて決められる。例えば、出力電圧Ｖｒｅｇを１６（２^４）段階に変化させようとする場合に、４個のフリップフロップが要求される。出力電圧Ｖｒｅｇを３２（２^５）段階に変化させようとする場合に、５個のフリップフロップが要求される。すなわち、出力電圧を２^ｎ段階に変化させようとする場合には、ｎ個のフリップフロップが要求される。

図５は本発明の他の実施の形態による分圧器のスイッチを示す回路図である。図５を参照すると、下位ビッドの制御信号（制御コードの下位制御コードビット信号）ＳＷ１、ＳＷ２が供給されるスイッチ２０９、２１０は、上位ビッドの制御信号（制御コードの上位制御コードビット信号）ＳＷ３、ＳＷ４が供給されるスイッチ２１１、２１２と異なって構成される。すなわち、スイッチ２０９、２１０各々はＮＭＯＳトランジスタとレベルシフト（第３レベルシフト）で構成される一方、スイッチ２１１、２１２各々は伝達ゲート、インバータ、及び第１及び第２レベルシフトで構成される。スイッチ２０９、２１０において、レベルシフト（第３レベルシフト）は電圧レギュレータ回路に供給される高電圧ＶＰＰ１より低い電圧ＶＰＰ２で動作する。なお、下位ビッド及び上位ビッドとは、全ビッドを下位と上位に二分した場合の下位のビッド及び上位のビッドを意味する。

また、上記の説明と異なり、コントローラ２１４からの制御信号ＳＷ１〜ＳＷ４の状態がクロック信号ＣＬＫに同期されて順次に変化することによって、出力電圧Ｖｒｅｇが段階的に減少するように、電圧レギュレータ回路を設計することができることは、この分野の通常の知識を持つ者に自明である。例えば、これは、図６に示したように、コントローラ２１４'を構成するカウンタとして、加算カウンタ（アップカウンタ）に代えて、減算カウンタ（ダウンカウンタ）を使用することによって達成することができる。ダウンカウンタの場合に、例えば、ＤフリップフロップＤＦＦ１'〜ＤＦＦ４'の相補出力信号Ｑｂが制御信号ＳＷ１〜ＳＷ４として使用される。

図７は本発明による不揮発性半導体メモリ装置を概略的に示すブロック図である。

図７を参照すると、本発明による不揮発性半導体メモリ装置３００は行方向に沿って配置されるワードラインＷＬ０〜ＷＬｉ）と列方向に沿って配置されるビットライン（ＢＬ０〜ＢＬｊ）の交点に対応してメモリセルがマトリックス状に配列されたメモリセルのアレイ３１０を含む。各メモリセルＭＣは不揮発性メモリセルとして、“０”及び“１”のような単一ビット情報を貯蔵する。また、各メモリセルは“００”、“０１”、“１０”及び“１１”のようなマルチビット情報を貯蔵してもよい。デコーダ３２０は選択情報（例えば、行アドレス情報）に従って行の選択動作を実行し、選択された行にワードライン電圧を供給する。デコーダ３２０はこの分野でよく知られているように、様々な形態で構成されることができる。ワードライン電圧発生回路３３０は選択された行に供給されたワードライン電圧として、出力電圧Ｖｒｅｇをデコーダ３２０に出力する。ワードライン電圧発生回路３３０は、電源電圧より高い高電圧ＶＰＰ１を発生する高電圧発生器３３２、及び高電圧ＶＰＰ１を調整して、要求される電圧レベルの出力電圧（ワードライン電圧）Ｖｒｅｇを発生するための電圧レギュレータ３３４で構成される。電圧レギュレータ３３４は、高電圧ＶＰＰ１の供給を受けて、様々なレベルの出力電圧（ワードライン電圧）Ｖｒｅｇを出力する。例えば、電圧レギュレータ３３４は、不揮発性半導体メモリ装置の読み出し、消去、消去検証、プログラム、及びプログラム検証動作に各々必要な電圧を出力する。よく知られたように、プログラム電圧はプログラムサイクルで段階的に増加される一方、読み出し、消去、及び検証電圧は対応する動作（消去／読み出し／検証動作）サイクルで一定に維持される。そのような様々な電圧を生成するための本発明の電圧レギュレータ３３４が図８に示している。

図８を参照すると、電圧レギュレータ３３４は、比較器３５１、ＰＭＯＳトランジスタ３５２、分圧器３６３、及びコントローラ３６９を含む。比較器３５１、ＰＭＯＳトランジスタ３５２、及び分圧器３６３は、図１に示した構成と実質的に同一であるので、それに対する説明は省略する。図８の回路では、電圧レギュレータ３３４の出力電圧Ｖｒｅｇがワードライン電圧となる。また、図１に示したように、図８のコントローラ３６９は動作モードに従って固定した値または可変する値を有する制御コードを出力する。

例えば、信号発生器（第１信号発生器）３６４は、プログラム動作時、プログラム制御信号ＰＳＷ１〜ＰＳＷ４を発生し、プログラム制御信号ＰＳＷ１〜ＰＳＷ４の状態は段階的に、または順次に変化する。信号発生器３６４は図４に示したようなカウンタで構成される。信号発生器３６５はプログラム／消去検証動作時に、検証制御信号ＶＳＷ１〜ＶＳＷ４を発生し、検証制御信号ＶＳＷ１〜ＶＳＷ４の状態は常に一定に維持される。信号発生器３６６は消去動作時消去制御信号ＥＳＷ１〜ＥＳＷ４を発生し、消去制御信号ＥＳＷ１〜ＥＳＷ４の状態は常に一定に維持される。信号発生器３６７は読み出し動作時読み出し制御信号ＲＳＷ１〜ＲＳＷ４を発生し、読み出し制御信号ＲＳＷ１〜ＲＳＷ４の状態は常に一定に維持される。信号発生器（第２信号発生器）３６５〜３６７は、たとえば、図９に示したように、固定した値を有する信号を発生するように、ＰＭＯＳトランジスタＭＰ１０、ＭＰ１２とＮＭＯＳトランジスタＭＮ１０、ＭＮ１２とを利用して構成される。

選択器３６８は動作モードに従って信号発生器のうち一つの出力信号を選択し、選択された信号を制御信号ＳＷ１〜ＳＷ４として出力する。例えば、選択器３６８はプログラム動作時には、信号発生器３６４の出力信号ＰＳＷ１〜ＰＳＷ４を選択し、検証動作時には、信号発生器３６５の出力信号ＶＳＷ１〜ＶＳＷ４を選択し、消去動作時には、信号発生器３６６の出力信号ＥＳＷ１〜ＥＳＷ４を選択し、読み出し動作時には、信号発生器３６７の出力信号ＲＳＷ１〜ＲＳＷ４を選択する。

マルチビット情報を貯蔵することができるメモリ装置である場合に、稠密なセル散布を得るために、よく知られたインクリメントステップパルスプログラミングＩＳＰＰ（ＩｎｃｒｅｍｅｎｔａｌＳｔｅｐＰｕｌｓｅＰｒｏｇｒａｍｍｉｎｇ）技法を使用してワードライン電圧を制御する。例えば、図１０に示したように、ワードライン電圧はプログラム検証区間で６．５Ｖに維持され、プログラム区間で約０．２Ｖずつ段階的に増加する。プログラム区間が始まる度に、カウンタ３６４の出力値は、出力電圧Ｖｒｅｇが△Ｒだけ増加するように、１だけ増加する。本発明による電圧レギュレータ３３４は、ＩＳＰＰ技法を利用してワードライン電圧を制御するメモリ装置に好適に用いられる。ＩＳＰＰ技法を利用してワードライン電圧を制御する場合に、ワードライン電圧は１．２Ｖから９Ｖまで段階的に０．２Ｖずつ増加するので、一般的な電圧レギュレータを採用する場合には、５０〜６０個の抵抗器と対応するスイッチが必要とされる。しかし、二進法に従って重み付けされた抵抗値を持つ抵抗器の構成、すなわち加重値抵抗器構成を有する本発明の電圧レギュレータを採用する場合には、５〜６個の加重値抵抗器と対応するスイッチのみで電圧レギュレータを構成することができる。

本発明は不揮発性半導体メモリ装置としてＮＯＲフラッシュメモリを例にとって説明したが、本発明はこれに限らないことは自明である。例えば、本発明の技術的思想はＮＡＮＤフラッシュメモリにも適用することができる。

本発明による電圧レギュレータ回路を示す回路図である。本発明の望ましい実施の形態による図１に示したスイッチを示す回路図である。本発明の望ましい実施の形態による図２に示したレベルシフトを示す回路図である。本発明の望ましい実施の形態による図１に示したコントローラを示す回路図である。本発明の他の実施の形態による図１に示したスイッチを示す回路図である。本発明の他の実施の形態による図１に示したコントローラを示す回路図である。本発明による不揮発性半導体メモリ装置を示すブロック図である。本発明の望ましい実施の形態による図７に示した電圧レギュレータを示す回路図である。本発明の望ましい実施の形態による図８に示した信号発生器を示す回路図である。プログラム動作モード時ワードライン電圧を示す波形図である。

符号の説明

２０１比較器、
２１３分圧器、
２１４コントローラ、
３００メモリ装置、
３１０アレイ、
３２０デコーダ、
３３０ワードライン電圧発生回路、
３３２高電圧発生器、
３３４電圧レギュレータ。

Claims

入力電圧を調整して出力電圧を出力する電圧レギュレータ回路において、
前記出力電圧を分配して分配電圧を出力する分圧器と、
前記分配電圧が基準電圧より低いか否かを判別する比較器と、
前記入力電圧の配線と前記出力電圧の配線との間に連結され、前記比較器の判別結果に応答して動作する駆動器と、
前記出力電圧が段階的に変化するように、分圧器を制御するコントローラとを含み、
前記分圧器は、前記コントローラの制御に応じて、二進法に従って重み付けされた形態で抵抗値を変化させる抵抗手段を含むことを特徴とする電圧レギュレータ回路。
前記コントローラはクロック信号に応答して制御コードを発生するカウンタを含むことを特徴とする請求項１に記載の電圧レギュレータ回路。
前記抵抗手段は、
それぞれ二進法に従って重み付けされた抵抗値を持つ抵抗器である複数の加重値抵抗器と、
前記各加重値抵抗器に並列に連結され、前記制御コードによって制御されるスイッチとを含むことを特徴とする請求項２に記載の電圧レギュレータ回路。
前記制御コードの最下位ビットに対応する加重値抵抗器は全ての加重値抵抗器中で一番小さい抵抗値を有し、前記制御コードの最上位ビットに対応する加重値抵抗器は全ての加重値抵抗器中で一番大きい抵抗値を有することを特徴とする請求項３に記載の電圧レギュレータ回路。
前記各スイッチは、
前記制御コード中の対応する制御コードビット信号が各々入力される第１及び第２レベルシフトと、
前記第１レベルシフトの出力信号が入力されるインバータと、
対応する加重値抵抗器と並列に連結され、前記インバータの出力信号及び前記第２レベルシフトの出力信号に応答して動作する伝達ゲートとを含むことを特徴とする請求項３に記載の電圧レギュレータ回路。
前記第１レベルシフトは電源電圧より高い電圧で動作し、前記第２レベルシフトは前記出力電圧で動作することを特徴とする請求項５に記載の電圧レギュレータ回路。
前記制御コードの上位制御コードビット信号が各々供給される各スイッチは、対応する制御コードビット信号が各々入力される第１及び第２レベルシフトと、前記第１レベルシフトの出力信号が入力されるインバータと、対応する加重値抵抗器と並列に連結され、前記インバータの出力信号及び前記第２レベルシフトの出力信号に応答して動作する伝達ゲートとから構成され、
前記制御コードの下位制御コードビット信号が各々供給される各スイッチは、対応する制御コードビット信号が入力される第３レベルシフトと、対応する加重値抵抗器と並列に連結され、前記第３レベルシフトの出力信号に応答して動作するＮＭＯＳトランジスタとから構成されることを特徴とする請求項３に記載の電圧レギュレータ回路。
前記第１及び第３レベルシフトは電源電圧より高い電圧で動作し、前記第２レベルシフトは前記出力電圧で動作することを特徴とする請求項７に記載の電圧レギュレータ回路。
入力電圧が入力される入力端子と、
出力電圧を出力する出力端子と、
前記出力端子と接地配線との間に直列に連結された複数個の抵抗器と、
前記抵抗器のうち一部の抵抗器に各々並列に連結された複数個のスイッチと、
前記スイッチを各々制御するための制御信号を発生するコントローラと、
前記抵抗器によって分配された電圧が基準電圧より低いか否かを判別する比較器と、
前記入力端子と前記出力端子との間に連結され、前記比較器の出力に応答して動作する駆動器とを含み、
前記スイッチが各々並列に連結された抵抗器は、重み付けされた抵抗値を持つ抵抗器である加重値抵抗器であることを特徴とする電圧レギュレータ回路。
最下位ビットの制御信号に対応する加重値抵抗器は全ての加重値抵抗器中で一番小さい抵抗値を有し、最上位ビットの制御信号に対応する加重値抵抗器は全ての加重値抵抗器中で一番大きい抵抗値を有することを特徴とする請求項９に記載の電圧レギュレータ回路。
前記コントローラは加算カウンタまたは減算カウンタのいずれか一つを含むことを特徴とする請求項９に記載の電圧レギュレータ回路。
前記各スイッチは、
対応する制御信号が各々入力される第１及び第２レベルシフトと、
前記第１レベルシフトの出力信号が入力されるインバータと、
対応する加重値抵抗器と並列に連結され、前記インバータの出力信号及び前記第２レベルシフトの出力信号に応答して動作する伝達ゲートとを含むことを特徴とする請求項９に記載の電圧レギュレータ回路。
上位ビッドの制御信号が各々供給されるスイッチ各々は、対応する制御信号が各々入力される第１及び第２レベルシフトと、前記第１レベルシフトの出力信号が入力されるインバータと、対応する加重値抵抗器と並列に連結され、前記インバータの出力信号及び前記第２レベルシフトの出力信号に応答して動作する伝達ゲートとから構成され、
下位ビッドの制御信号が各々供給される各スイッチは、対応する制御信号が入力される第３レベルシフトと、対応する加重値抵抗器と並列に連結され、前記第３レベルシフトの出力信号に応答して動作するＮＭＯＳトランジスタとから構成されることを特徴とする請求項９に記載の電圧レギュレータ回路。
行方向及び列方向にそれぞれ沿って配置されるワードライン及びビットラインの交点に対応してメモリセルが配列されたメモリセルのアレイと、
前記ワードラインのうちの一つを選択し、前記選択されたワードラインにワードライン電圧を供給するデコーダと、
電源電圧より高い高電圧を調整して前記ワードライン電圧を発生するワードライン電圧発生回路とを含み、
前記ワードライン電圧発生回路は、
前記高電圧を発生する高電圧発生器と、
前記ワードライン電圧を分配して分配電圧を出力する分圧器と、
前記分配電圧が基準電圧より低いか否かを判別する比較器と、
前記高電圧の配線と前記ワードライン電圧の配線との間に連結され、前記比較器の判別結果に応答して動作する駆動器と、
前記出力電圧が段階的に変化するように、分圧器を制御するコントローラとで構成され、
前記分圧器は、前記コントローラの制御に応じて、二進法に従って重み付けされた形態で変化する抵抗値を変化させる抵抗手段を含むことを特徴とする半導体メモリ装置。
前記抵抗手段は、
それぞれ二進法に従って重み付けされた抵抗値を持つ抵抗器である複数の加重値抵抗器と、
前記各加重値抵抗器に並列に連結され、制御コードによって制御されるスイッチとを含むことを特徴とする請求項１４に記載の半導体メモリ装置。
前記制御コードの最下位ビットに対応する加重値抵抗器は全ての加重値抵抗器中で一番小さい抵抗値を有し、前記制御コードの最上位ビットに対応する加重値抵抗器は全ての加重値抵抗器中で一番大きい抵抗値を有することを特徴とする請求項１４に記載の半導体メモリ装置。
前記コントローラはクロック信号に応答して制御コードを発生するカウンタを含むことを特徴とする請求項１４に記載の半導体メモリ装置。
前記カウンタは加算カウンタまたは減算カウンタのいずれか一つを含むことを特徴とする請求項１７に記載の半導体メモリ装置。
前記各スイッチは、
前記制御コード中の対応する制御コードビット信号が各々入力される第１及び第２レベルシフトと、
前記第１レベルシフトの出力信号が入力されるインバータと、
対応する加重値抵抗器と並列に連結され、前記インバータの出力信号及び前記第２レベルシフトの出力信号に応答して動作する伝達ゲートとを含むことを特徴とする請求項１５に記載の半導体メモリ装置。
前記制御コードの上位制御コードビット信号が各々供給される各スイッチは、対応する制御コードビット信号が各々入力される第１及び第２レベルシフトと、前記第１レベルシフトの出力信号が入力されるインバータと、対応する加重値抵抗器と並列に連結され、前記インバータの出力信号及び前記第２レベルシフトの出力信号に応答して動作する伝達ゲートとから構成され、
前記制御コードの下位制御コードビット信号が各々供給される各スイッチは、対応する制御コードビット信号が入力される第３レベルシフトと、対応する加重値抵抗器と並列に連結され、前記第３レベルシフトの出力信号に応答して動作するＮＭＯＳトランジスタとから構成されることを特徴とする請求項１５に記載の半導体メモリ装置。
前記コントローラは、
段階的に変化する値のコードを発生する第１信号発生器と、
固定値のコードを発生する第２信号発生器と、
前記メモリ装置の動作モードに応じて前記第１及び第２信号発生器のうち一つを選択し、選択された信号発生器からのコードを前記制御コードとして出力する選択器とを含むことを特徴とする請求項１４に記載の半導体メモリ装置。