KR100897304B1 - 반도체 메모리 장치의 전압 레벨 비교 회로 및 이를 이용한전압 조정 회로 - Google Patents
반도체 메모리 장치의 전압 레벨 비교 회로 및 이를 이용한전압 조정 회로 Download PDFInfo
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Abstract
본 발명은 외부 전압을 분배하여 생성된 전압 레벨이 서로 다른 복수개의 분배 전압을 제어 신호에 응답하여 제어 전압으로서 선택적으로 출력하는 제어 전압 생성부, 상기 제어 전압의 레벨에 응답하여 출력 전압이 기준 전압 레벨보다 높아지면 제 1 노드와 제 2 노드에 외부 전압을 인가시키는 정도를 제어하는 전압 공급부, 및 상기 출력 전압과 상기 기준 전압 레벨에 따라 상기 제 1 및 제 2 노드의 전위 레벨을 강하시켜 상기 제 2 노드의 전위 레벨을 감지 신호로서 출력하는 감지 신호 생성부를 구비한 비교부, 및 상기 감지 신호의 전위 레벨에 따라 외부 전압을 드라이빙하여 상기 출력 전압으로서 출력하는 전압 생성부를 포함한다.
감지 신호, 외부 전압, 노이즈
Description
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 전압 레벨 비교 회로 및 이를 이용한 전압 조정 회로에 관한 것이다.
일반적으로 반도체 메모리 장치는 외부 전압을 강하시켜 원하는 레벨의 전압을 생성한다. 이때, 외부 전압을 강하시켜 안정한 전압을 생성하는 회로를 전압 레귤레이터 또는 전압 조정 회로라 한다. 이러한 전압 조정 회로는 내부 전압을 생성하는 내부 전압 생성 회로로서 많이 사용되고 있다.
일반적인 전압 조정 회로는 도 1에 도시된 바와 같이, 비교부(10), 및 전압 생성부(20)를 포함한다.
상기 비교부(10)는 기준 전압(Vref)과 출력 전압(V_out)의 레벨을 비교하여 감지 신호(det)를 생성한다.
상기 비교부(10)는 제 1 내지 제 4 트랜지스터(P1, P2, N1, N2)를 포함한다. 상기 제 1 트랜지스터(P1)는 소오스에 외부 전압(VDD)을 인가 받아 드레인에 연결 된 제 1 노드(node A)에 전압을 인가시킨다. 상기 제 2 트랜지스터(P2)는 소오스에 외부 전압(VDD)을 인가 받아 드레인에 연결된 제 2 노드(node B)에 전압을 인가시킨다. 상기 제 3 트랜지스터(N1)는 게이트에 상기 출력 전압(V_out)을 인가 받고 소오스에 접지단(VSS)이 연결되며 드레인에 상기 제 1 노드(node A)가 연결된다. 상기 제 4 트랜지스터(N2)는 게이트에 상기 기준 전압(Vref)을 인가 받고 소오스에 접지단(VSS)이 연결되며 드레인에 상기 제 2 노드(node A)가 연결된다. 이때. 상기 제 2 노드(node A)에서 상기 감지 신호(det)가 출력된다.
상기 전압 생성부(20)는 상기 감지 신호(det)의 전위 레벨에 따라 외부 전압(VDD)을 드라이빙하여 상기 출력 전압(V_out)을 생성한다.
상기 전압 생성부(20)는 제 5 트랜지스터(P3), 저항 소자(R1), 및 커패시터(C1)를 포함한다. 상기 제 5 트랜지스터(P3)는 게이트에 상기 감지 신호(det)를 입력 받고 드레인에 외부 전압(VDD)이 인가되며 드레인에서 상기 출력 전압(V_out)을 출력한다. 병렬로 연결된 상기 저항 소자(R1)와 상기 커패시터(C1)는 상기 제 5 트랜지스터(P3)의 드레인과 접지단(VSS) 사이에 연결된다. 이때 병렬로 연결된 상기 저항 소자(R1)와 상기 커패시터(C1)는 상기 출력 전압(V_out)의 노이즈를 접지단(VSS)으로 유도시키는 필터의 역활을 한다.
이와 같이 구성된 일반적인 전압 조정 회로는 외부 전압(VDD)에 노이즈가 발생되면 상기 출력 전압(V_out)에도 노이즈를 발생시킨다. 자세히 설명하면, 상기 제 2 노드(node B)의 전압 레벨 즉, 상기 감지 신호(det)의 전위 레벨은 상기 제 2 트랜지스터(P2)가 턴온되었을 경우 외부 전압(VDD)이 상기 제 2 노드(node B)에 인 가되어 생성된다. 따라서 상기 외부 전압(VDD)의 노이즈가 그대로 상기 감지 신호(det)로서 출력된다. 노이즈가 포함된 상기 감지 신호(det)는 상기 제 5 트랜지스터(P3)의 게이트에 인가되어 상기 제 5 트랜지스터(P3)의 턴온 정도를 고정시키지 않으므로 상기 제 5 트랜지스터(P3)에서 출력되는 상기 출력 전압(V_out) 또한 노이즈를 포함하게 된다.
본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로, 외부 전압에 노이즈가 발생하더라도 출력 전압에 발생되는 노이즈를 최대한 억제시킬 수 있는 반도체 메모리 장치의 전압 조정 회로를 제공함에 그 목적이 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 전압 조정 회로는 외부 전압을 분배하여 생성된 전압 레벨이 서로 다른 복수개의 분배 전압을 제어 신호에 응답하여 제어 전압으로서 선택적으로 출력하는 제어 전압 생성부, 상기 제어 전압의 레벨에 응답하여 출력 전압이 기준 전압 레벨보다 높아지면 제 1 노드와 제 2 노드에 외부 전압을 인가시키는 정도를 제어하는 전압 공급부, 및 상기 출력 전압과 상기 기준 전압 레벨에 따라 상기 제 1 및 제 2 노드의 전위 레벨을 강하시켜 상기 제 2 노드의 전위 레벨을 감지 신호로서 출력하는 감지 신호 생성부를 구비한 비교부, 및 상기 감지 신호의 전위 레벨에 따라 외부 전압을 드라이빙하여 상기 출력 전압으로서 출력하는 전압 생성부를 포함한다.
본 발명의 실시예에 따른 반도체 메모리 장치의 전압 레벨 비교 회로는 제어 신호에 응답하여 전압 레벨이 서로 다른 제어 전압을 선택적으로 출력하는 제어 전압 생성부, 제 1 노드의 전위 레벨에 따라 상기 제 1 노드와 제 2 노드에 외부 전압을 인가시키는 전압 공급부, 및 출력 전압과 기준 전압의 전압 레벨에 따라 상기 제 1 및 제 2 노드의 전위 레벨을 강하시켜 상기 제 2 노드의 전위 레벨을 감지 신 호의 전위 레벨로서 출력하는 감지 신호 생성부를 포함하며, 상기 전압 공급부는 상기 제어 전압의 레벨에 따라 상기 제 1 및 제 2 노드에 인가되는 외부 전압의 세기를 제어하는 것을 특징으로 한다.
본 발명에 따른 반도체 메모리 장치의 전압 조정 회로는 외부 전압에 노이즈가 발생하더라도 출력 전압에 발생되는 노이즈를 최대한 억제시킬 수 있어, 안정적인 전압 공급이 가능해짐으로 반도체 메모리 장치의 동작 안정성을 높일 수 있는 효과가 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 전압 조정 회로는 도 2에 도시된 바와 같이, 제어 전압 생성부(100), 비교부(200), 및 전압 생성부(300)를 포함한다.
상기 제어 전압 생성부(100)는 제어 신호(ctrl)에 응답하여 레벨이 서로 다른 제 1 분배 전압(V_dv1) 또는 제 2 분배 전압(V_dv2)을 제어 전압(V_ctrl)으로서 선택적으로 출력한다.
상기 제어 전압 생성부(100)는 전압 분배부(110), 및 멀티 플렉서(120, 도면 표시:MUX)를 포함한다.
상기 전압 분배부(110)는 외부 전압(VDD)을 분배하여 상기 제 1 및 제 2 분배 전압(V_dv1, V_dv2)을 생성한다.
상기 전압 분배부(110)는 제 1 내지 제 3 저항 소자(R11~R13)를 포함한다. 상기 제 1 내지 제 3 저항 소자(R11~R13)는 직렬로 외부 전압단(VDD)과 접지단(VSS) 사이에 연결된다. 이때, 상기 제 1 분배 전압(V_dv1)은 상기 제 1 저항 소자(R11)와 상기 제 2 저항 소자(R12)가 연결된 노드에서 출력되며, 상기 제 2 분배 전압(V_dv2)은 상기 제 2 저항 소자(R12)와 상기 제 3 저항 소자(R13)가 연결된 노드에서 출력된다.
상기 멀티 플렉서(120)는 상기 제 1 분배 전압(V_dv1) 또는 상기 제 2 분배 전압(V_dv2)을 상기 제어 신호(ctrl)에 응답하여 상기 제어 전압(V_ctrl)으로서 선택적으로 출력한다. 상기 멀티 플렉서(120)는 공지된 회로이므로 상세한 설명은 생략한다. 상기 제어 신호(ctrl)는 테스트 신호로서 테스트시에 발생하는 신호이며, 테스트가 종료되면 퓨즈의 커팅 여하에 따라 그 레벨이 고정되는 신호이다.
상기 비교부(200)는 전압 공급부(210), 및 감지 신호 생성부(220)를 포함한다.
상기 전압 공급부(210)는 출력 전압(V_out)이 기준 전압(Vref) 레벨보다 높아지면 즉, 상기 제 1 노드(node A)의 전위 레벨이 낮아지면 외부 전압(VDD)을 드라이빙하여 상기 제 1 및 제 2 노드(node A, node B)에 인가시킨다. 이때, 상기 전압 공급부(210)는 상기 제어 전압(V_ctrl)의 레벨에 따라 상기 제 1 및 제 2 노드(node A, node B)에 외부 전압(VDD)이 인가되는 세기가 결정된다.
상기 전압 공급부(210)는 제 1 드라이버(211)로서 제 1 트랜지스터(P11), 및 제 2 드라이버(212)로서 제 2 트랜지스터(P12)를 포함한다.
상기 제 1 트랜지스터(P11)는 게이트와 드레인에 상기 제 1 노드(node A)가 연결되고 소오스에 외부 전압(VDD)을 인가 받으며 벌크단에 상기 제어 전압(V_ctrl)을 인가 받는다.
상기 제 2 트랜지스터(P12)는 게이트에 상기 제 1 노드(node A)가 연결되고 소오스에 외부 전압(VDD)을 인가 받으며 드레인이 상기 제 2 노드(node B)에 연결되고 벌크단에 상기 제어 전압(V_ctrl)을 인가 받는다.
일반적으로 트랜지스터는 소오스와 벌크단의 전압 레벨 차이가 커질수록 문턱 전압이 상승하게 된다. 반대로 소오스와 벌크단의 전압 레벨 차이가 작아질수록 문턱 전압이 하강하게 된다. 또한 트랜지스터는 게이트와 소오스의 전압 레벨차가 문턱 전압 레벨보다 커져야 턴온되며 게이트-소오스 전압 레벨차가 문턱 전압 레벨보다 커질수록 턴온 정도가 커진다. 따라서 상기 제 1 및 제 2 트랜지스터(P11, P12)는 외부 전압(VDD)과 상기 제어 전압(V_ctrl)의 레벨 차이에 의해 문턱 전압의 레벨이 결정된다. 상기 제 1 및 제 2 트랜지스터(P11, P12)의 각 소오스에 인가되는 외부 전압(VDD)과 각 게이트에 인가되는 전압의 레벨차가 상기 제어 전압(V_ctrl)에 의해 결정된 문턱 전압 레벨과 어느 정도 차이가 발생하느냐에 따라 각 트랜지스터(P11, P12)가 턴온되었을 때 턴온 정도를 결정하게 된다.
결국, 상기 제 1 드라이버(211)와 상기 제 2 드라이버(212)는 턴온되었을 때의 턴온 정도가 상기 제어 전압(V_ctrl)의 레벨에 의해서 결정이 되고, 상기 제 1 노드(node A)의 전위 레벨에 따라 상기 제 1 및 제 2 드라이버(211, 212)의 턴온이 결정된다. 즉, 상기 제 1 및 제 2 드라이버(211, 212)의 턴온 정도에 따라서 상기 제 1 및 제 2 노드(node A, node B)에 인가되는 외부 전압(VDD)의 세기가 결정된 다. 이때, 상기 제 1 및 제 2 노드(node A, node B)에 인가되는 외부 전압(VDD)의 세기가 커지면 상기 제 1 및 제 2 노드(node A, node B)의 전위 상승률이 커지고, 상기 제 1 및 제 2 노드(node A, node B)에 인가되는 외부 전압(VDD)의 세기가 작아지면 상기 제 1 및 제 2 노드(node A, node B)의 전위 상승률이 작아진다.
상기 전압 공급부(220)는 상기 출력 전압(V_out)과 상기 기준 전압(Vref)의 레벨에 따라 상기 제 1 노드(node A)와 상기 제 2 노드(node B)의 전위 레벨을 강하시킨다.
상기 전압 공급부(220)는 제 3 및 제 4 트랜지스터(N11, N12)를 포함한다. 상기 제 3 트랜지스터(N11)는 게이트에 상기 출력 전압(V_out)을 인가 받고 드레인에 상기 제 1 노드(node A)가 연결되며 소오스에 접지단(VSS)이 연결된다. 상기 제 4 트랜지스터(N12)는 게이트에 상기 기준 전압(Vref)을 인가 받고 드레인에 상기 제 2 노드(node B)가 연결되며 소오스에 접지단(VSS)이 연결된다. 이때, 상기 제 2 노드(node B)의 전위 레벨이 상기 감지 신호(det)의 전위 레벨로서 출력된다.
상기 전압 생성부(300)는 상기 감지 신호(det)의 전위 레벨에 따라 외부 전압(VDD)을 드라이빙하여 상기 출력 전압(V_out)으로서 출력한다.
상기 전압 생성부(300)는 제 3 드라이버(310), 및 필터(320)를 포함한다.
상기 제 3 드라이버(310)는 상기 감지 신호(det)의 전위 레벨에 따라 상기 외부 전압(VDD)을 드라이빙하여 상기 출력 전압(V_out)으로서 출력한다.
상기 제 3 드라이버(310)는 제 5 트랜지스터(P13)를 포함한다. 상기 제 3 드라이버(310)는 게이트에 상기 감지 신호(det)를 입력 받고 소오스에 외부 전 압(VDD)을 인가 받으며 드레인이 상기 제 3 드라이버(310)의 출력단이다.
상기 필터(320)는 상기 제 3 드라이버(310)의 출력단과 접지단(VSS) 사이에 연결되어 상기 제 3 드라이버(310)의 출력에 포함된 노이즈를 제거한다. 이때, 상기 제 3 드라이버(310)와 상기 필터(320)가 연결된 노드에서 상기 출력 전압(V_out)이 출력된다.
상기 필터(320)는 병렬로 연결된 제 4 저항 소자(R14)와 커패시터(C11)가 상기 제 3 드라이버(310)의 출력단과 접지단(VSS) 사이에 연결된다.
이와 같이 구성된 본 발명에 따른 반도체 메모리 장치의 전압 조정 회로는 다음과 같이 동작한다.
본 발명에 따른 반도체 메모리 장치의 전압 조정 회로는 테스트시 제어 신호(ctrl)에 따라 제어 전압(V_ctrl)의 전압 레벨을 결정하고, 상기 제어 전압(V_ctrl)의 전압 레벨에 따른 출력 전압(V_out)의 노이즈를 모니터링한다. 이후 테스트가 종료되면 설계자 또는 사용자가 요구하는 파형의 상기 출력 전압(V_out)이 생성되었던 상기 제어 신호(ctrl)를 퓨즈 커팅(Fuse Cutting)으로 그 레벨을 고정시킨다.
본 발명의 실시예에 따른 반도체 메모리 장치의 전압 조정 회로의 동작을 더욱 상세히 도 2를 참조하여 설명하면 다음과 같다.
전압 분배부(110)는 외부 전압(VDD)을 전압 분배하여 제 1 및 제 2 분배 전압(V_dv1, V_dv2)을 생성한다. 이때, 상기 제 1 분배 전압(V_dv1)은 상기 제 2 분배 전압(V_dv2)의 레벨보다 높다.
멀티 플렉서(120)는 제어 신호(ctrl)에 응답하여 상기 제 1 분배 전압(V_dv1) 또는 상기 제 2 분배 전압(V_dv2)을 제어 전압(V_ctrl)으로서 선택적으로 출력한다.
전압 공급부(210)를 구성하는 제 1 및 제 2 트랜지스터(P11, P12)는 벌크단에 상기 제어 전압(V_ctrl)을 인가 받는다. 한편, 상기 전압 공급부(210)는 출력 전압(V_out)의 레벨이 기준 전압(Vref)의 레벨보다 높아지면 제 1 노드(node A)와 제 2 노드(node B)에 전압을 공급한다. 이때, 상기 제어 전압(V_ctrl)이 상기 제 1 분배 전압(V_dv1) 레벨일 경우보다 상기 제 2 분배 전압(V_dv2) 레벨일 경우 상기 제 1 및 제 2 트랜지스터(P11, P12)가 턴온되었을 때의 턴온 정도가 커지게 된다. 다시 설명하면, 상기 제어 전압(V_ctrl)의 레벨이 높을 경우보다 낮을 경우에 상기 제 1 및 제 2 트랜지스터(P11, P12)가 턴온되면 상기 제 1 및 제 2 노드(node A, node B)의 전위 상승률이 커지게 된다. 반대로 설명하면, 상기 제어 전압(V_ctrl)의 레벨이 낮을 경우보다 높을 경우에 상기 제 1 및 제 2 트랜지스터(P11, P12)가 턴온되면 상기 제 1 및 제 2 노드(node A, node B)의 전위 상승률이 작아진다. 즉, 상기 제 2 노드(node B)의 전위 레벨은 곧 상기 감지 신호(det)의 전위 레벨이므로 상기 제 2 노드(node B)의 전위 상승률이 작아진다는 것은 상기 감지 신호(det)가 외부 전압(VDD)의 노이즈를 적게 포함한다는 것이다.
감지 신호 생성부(220)는 상기 출력 전압(V_out)의 레벨이 상기 기준 전압(Vref)의 레벨보다 높아지면 상기 제 1 노드(node A)의 전위 레벨을 강하시킨다. 또한 상기 감지 신호 생성부(220)는 상기 출력 전압(V_out)의 레벨이 상기 기준 전 압(Vref)의 레벨보다 낮아지면 상기 제 2 노드(node B)의 전위 레벨을 강하시킨다. 상기 제 2 노드(node B)의 전위 레벨이 강하되면 상기 감지 신호(det)는 인에이블된다.
인에이블된 상기 감지 신호(det)를 입력 받은 전압 생성부(300)는 그에 해당하는 레벨의 상기 출력 전압(V_out)을 출력하게 된다.
결국, 본 발명에 따른 반도체 메모리 장치의 전압 조정 회로는 상기 제어 신호(ctrl)에 응답하여 상기 제어 전압(V_ctrl)의 레벨을 결정하게 되고, 결정된 레벨의 상기 제어 전압(V_ctrl)에 따라 상기 감지 신호(det)의 외부 전압(VDD)에 대한 노이즈를 감소시킴으로써, 상기 출력 전압(V_out)의 노이즈를 줄일 수 있는 발명이다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 일반적인 반도체 메모리 장치의 전압 조정 회로의 구성도,
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 전압 조정 회로의 구성도이다.
<도면의 주요부분에 대한 부호의 설명>
100: 제어 전압 생성부 200: 비교부
300:전압 생성부
Claims (13)
- 외부 전압을 분배하여 생성된 전압 레벨이 서로 다른 복수개의 분배 전압을 제어 신호에 응답하여 제어 전압으로서 선택적으로 출력하는 제어 전압 생성부;상기 제어 전압의 레벨에 응답하여 출력 전압이 기준 전압 레벨보다 높아지면 제 1 노드와 제 2 노드에 외부 전압을 인가시키는 정도를 제어하는 전압 공급부, 및 상기 출력 전압과 상기 기준 전압 레벨에 따라 상기 제 1 및 제 2 노드의 전위 레벨을 강하시켜 상기 제 2 노드의 전위 레벨을 감지 신호로서 출력하는 감지 신호 생성부를 구비한 비교부; 및상기 감지 신호의 전위 레벨에 따라 외부 전압을 드라이빙하여 상기 출력 전압으로서 출력하는 전압 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압 조정 회로.
- 제 1 항에 있어서,상기 제어 전압 생성부는상기 외부 전압을 분배하여 상기 복수개의 분배 전압을 생성하는 전압 분배부, 및상기 제어 신호에 응답하여 상기 복수개의 분배 전압을 상기 제어 전압으로서 선택적으로 출력하는 멀티 플렉서를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압 조정 회로.
- 제 1 항에 있어서,상기 전압 공급부는상기 제 1 노드의 전위 레벨이 강하되면 상기 제 1 노드와 상기 제 2 노드에 상기 외부 전압을 인가시켜 상기 제 1 노드와 상기 제 2 노드의 전위 레벨이 상승하도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 전압 조정 회로.
- 제 3 항에 있어서,상기 전압 공급부는상기 외부 전압을 상기 제 1 노드와 상기 제 2 노드에 인가시킬 경우 상기 제어 전압의 레벨에 따라 상기 제 1 노드와 상기 제 2 노드의 전위 레벨의 상승률이 제어되는 것을 특징으로 하는 반도체 메모리 장치의 전압 조정 회로.
- 제 4 항에 있어서,상기 전압 공급부는상기 제 1 노드의 전위 레벨에 따라 상기 외부 전압을 드라이빙하여 상기 제 1 노드에 인가시키는 제 1 드라이버, 및상기 제 1 노드의 전위 레벨에 따라 상기 외부 전압을 드라이빙하여 상기 제 2 노드에 인가시키는 제 2 드라이버를 포함하며,각 드라이버는 상기 제어 전압의 레벨에 따라 드라이빙 정도가 제어되는 것 을 특징으로 하는 반도체 메모리 장치의 전압 조정 회로.
- 제 5 항에 있어서,상기 전압 공급부는상기 제 1 드라이버로서 게이트와 드레인에 상기 제 1 노드가 연결되고 소오스에 외부 전압을 인가 받으며 벌크단에 상기 제어 전압을 인가 받는 제 1 트랜지스터, 및상기 제 2 드라이버로서 게이트에 상기 제 1 노드가 연결되고 소오스에 외부 전압을 인가 받으며 드레인에 상기 제 2 노드가 연결되고 벌크단에 상기 제어 전압을 인가 받는 제 2 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압 조정 회로.
- 제 1 항에 있어서,상기 감지 신호 생성부는게이트에 상기 출력 전압을 인가 받고 드레인에 상기 제 1 노드가 연결되며 소오스에 접지단이 연결된 제 1 트랜지스터, 및게이트에 상기 기준 전압을 인가 받고 드레인에 상기 제 2 노드가 연결되며 소오스에 접지단이 연결된 제 2 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압 조정 회로.
- 제 1 항에 있어서,상기 전압 생성부는상기 감지 신호의 전위 레벨에 따라 외부 전압을 드라이빙하여 상기 출력 전압으로서 출력하는 드라이버, 및상기 출력 전압의 노이즈를 제거하는 필터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압 조정 회로.
- 제어 신호에 응답하여 전압 레벨이 서로 다른 제어 전압을 선택적으로 출력하는 제어 전압 생성부;제 1 노드의 전위 레벨에 따라 상기 제 1 노드와 제 2 노드에 외부 전압을 인가시키는 전압 공급부; 및출력 전압과 기준 전압의 전압 레벨에 따라 상기 제 1 및 제 2 노드의 전위 레벨을 강하시켜 상기 제 2 노드의 전위 레벨을 감지 신호의 전위 레벨로서 출력하는 감지 신호 생성부를 포함하며,상기 전압 공급부는 상기 제어 전압의 레벨에 따라 상기 제 1 및 제 2 노드에 인가되는 외부 전압의 세기를 제어하는 것을 특징으로 하는 반도체 메모리 장치의 전압 레벨 비교 회로.
- 제 9 항에 있어서,상기 제어 전압 생성부는외부 전압을 분배하여 레벨이 서로 다른 제 1 분배 전압 및 제 2 분배 전압을 생성하는 전압 분배부, 및상기 제어 신호에 응답하여 상기 제 1 분배 전압 또는 상기 제 2 분배 전압을 상기 제어 전압으로서 선택적으로 출력하는 멀티 플렉서를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압 레벨 비교 회로.
- 제 9 항에 있어서,상기 전압 공급부는상기 제 1 노드의 전위 레벨에 따라 드라이빙 동작을 수행하여 상기 제 1 노드에 전압을 인가시키는 제 1 드라이버,상기 제 1 노드의 전위 레벨에 따라 드라이빙 동작을 수행하여 상기 제 2 노드에 전압을 인가시키는 제 2 드라이버를 포함하며,상기 제 1 및 제 2 드라이버는 상기 제어 전압의 레벨에 따라 외부 전압을 드라이빙하는 정도가 결정되는 것을 특징으로 하는 반도체 메모리 장치의 전압 레벨 비교 회로.
- 제 11 항에 있어서,상기 제 1 드라이버는게이트에 상기 제 1 노드가 연결되고 소오스에 외부 전압을 인가 받으며 드레인에 상기 제 1 노드가 연결되고 벌크단에 상기 제어 전압을 인가 받는 1 트랜지 스터를 포함하고,상기 제 2 드라이버는게이트에 상기 제 1 노드가 연결되고 소오스에 외부 전압을 인가 받으며 드레인에 상기 제 2 노드가 연결되고 벌크단에 상기 제어 전압을 인가 받는 제 2 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압 레벨 비교 회로.
- 제 9 항에 있어서,상기 감지 신호 생성부는게이트에 상기 출력 전압을 인가 받고 드레인이 상기 제 1 노드에 연결되며 소오스에 접지단이 연결된 제 1 트랜지스터, 및게이트에 상기 기준 전압을 인가 받고 드레인이 상기 제 2 노드에 연결되며 소오스에 접지단이 연결된 제 2 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압 레벨 비교 회로.
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| JP7164264B2 (ja) * | 2019-03-28 | 2022-11-01 | ラピスセミコンダクタ株式会社 | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030057885A (ko) * | 2001-12-29 | 2003-07-07 | 주식회사 하이닉스반도체 | 전압 레귤레이션 회로 |
| KR20040079119A (ko) * | 2003-03-06 | 2004-09-14 | 삼성전자주식회사 | 전압 레귤레이터 회로 및 그것을 이용한 불 휘발성 반도체메모리 장치 |
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| CN1232986C (zh) * | 2000-07-25 | 2005-12-21 | 恩益禧电子股份有限公司 | 内部电压电平控制电路和半导体存储装置以及其控制方法 |
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| KR100736403B1 (ko) * | 2005-08-19 | 2007-07-09 | 삼성전자주식회사 | 온도 검출기, 온도 검출방법, 및 상기 온도 검출기를구비하는 반도체 장치 |
| US7332895B2 (en) * | 2006-01-17 | 2008-02-19 | Mobiletron Electronics, Co. | Regulator for eliminating noises generated by automotive power generator |
-
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030057885A (ko) * | 2001-12-29 | 2003-07-07 | 주식회사 하이닉스반도체 | 전압 레귤레이션 회로 |
| KR20040079119A (ko) * | 2003-03-06 | 2004-09-14 | 삼성전자주식회사 | 전압 레귤레이터 회로 및 그것을 이용한 불 휘발성 반도체메모리 장치 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101324669B1 (ko) | 2011-12-22 | 2013-11-04 | 넷솔 주식회사 | 메모리 장치 및 메모리 장치의 전압 설정 방법 |
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