KR101027697B1 - 반도체 메모리 장치의 지연 회로 - Google Patents
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Abstract
본 발명은 복수의 테스트 신호를 디코딩하여 복수의 제어 신호 중 하나를 인에이블시키는 디코딩부, 상기 복수의 제어 신호 중 인에이블된 제어 신호에 따른 제 1 바이어스 전압과 제 2 바이어스 전압을 생성하는 바이어스 전압 생성부, 및 상기 제 1 및 제 2 바이어스 전압 레벨에 따라 지연 시간을 결정하고, 입력 신호를 결정된 지연 시간으로 지연시켜 출력 신호로서 출력하는 전압 응답형 지연부를 포함한다.
Description
본 발명은 반도체 집적 회로에 관한 것으로서, 특히 반도체 메모리 장치의 지연 회로에 관한 것이다.
일반적으로 반도체 메모리 장치는 입력 신호를 지연시켜 출력 신호로 출력하는 지연 회로를 포함한다.
일반적인 반도체 메모리 장치의 지연 회로는 도 1에 도시된 바와 같이, 제 1 내지 16 트랜지스터(P1~P8, N1~N8), 제 1 내지 제 4 인버터(IV1~IV4) 및 제 1 내지 제 4 커패시터(C1 ~ C4)를 포함한다.
이와 같이 구성된 일반적인 반도체 메모리 장치의 지연 회로는 제 1 내지 제 3 테스트 신호(TM0~TM2)에 응답하여 지연 시간이 결정되고, 결정된 지연 시간으로 입력 신호(in)를 지연시켜 출력 신호(out)로서 출력한다.
반도체 메모리 장치 내부에는 상기와 같이 구성된 지연 회로가 무수히 많이 설계되고 이용되고 있어, 반도체 메모리 장치의 면적 효율을 떨어뜨리고 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 반도체 메모리 장치의 면적 효율을 높이기 위한 반도체 메모리 장치의 지연 회로를 제공한다.
본 발명의 실시예에 따른 반도체 메모리 장치의 지연 회로는 복수의 테스트 신호를 디코딩하여 복수의 제어 신호 중 하나를 인에이블시키는 디코딩부, 상기 복수의 제어 신호 중 인에이블된 제어 신호에 따른 제 1 바이어스 전압과 제 2 바이어스 전압을 생성하는 바이어스 전압 생성부, 및 상기 제 1 및 제 2 바이어스 전압 레벨에 따라 지연 시간을 결정하고, 입력 신호를 결정된 지연 시간으로 지연시켜 출력 신호로서 출력하는 전압 응답형 지연부를 포함한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 지연 회로는 제어 신호에 응답하여 상기 제 1 바이어스 전압 레벨이 높아지면 상기 제 2 바이어스 전압 레벨이 낮아지고, 상기 제 1 바이어스 전압 레벨이 낮아지면 상기 제 2 바이어스 전압 레벨이 높아지는 바이어스 전압 생성부, 및 상기 제 1 및 제 2 바이어스 전압 레벨에 따라 지연 시간이 결정되는 복수의 전압 응답형 지연부를 포함한다.
본 발명에 따른 반도체 메모리 장치의 지연 회로는 반도체 메모리 장치의 면적 효율은 높이는 효과가 있다.
도 1은 일반적인 반도체 메모리 장치의 지연 회로를 개략적으로 보여주는 구성도,
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 지연 회로를 개략적으로 보여주는 블록도,
도 3은 도 2에 도시된 바이어스 전압 생성부를 보여주는 구성도,
도 4는 도 2에 도시된 전압 응답형 지연부를 보여주는 구성도,
도 5는 본 발명의 실시예에 따른 지연 회로를 설명하기 위한 블록도이다.
<도면의 주요부분에 대한 부호의 설명>
100: 디코딩부 200: 바이어스 전압 생성부
300: 전압 응답형 지연부
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 지연 회로를 개략적으로 보여주는 블록도,
도 3은 도 2에 도시된 바이어스 전압 생성부를 보여주는 구성도,
도 4는 도 2에 도시된 전압 응답형 지연부를 보여주는 구성도,
도 5는 본 발명의 실시예에 따른 지연 회로를 설명하기 위한 블록도이다.
<도면의 주요부분에 대한 부호의 설명>
100: 디코딩부 200: 바이어스 전압 생성부
300: 전압 응답형 지연부
본 발명의 실시예에 따른 반도체 메모리 장치의 지연 회로는 도 2에 도시된 바와 같이, 디코딩부(100), 바이어스 전압 생성부(200), 및 전압 응답형 지연부(300)를 포함한다.
상기 디코딩부(100)는 제 1 내지 제 3 테스트 신호(TM<0:2>)를 디코딩하여 제 1 내지 제 8 제어 신호(ctrl<0:7>) 중 하나를 인에이블시킨다. 이때, 상기 제 1 내지 제 3 테스트 신호(TM<0:2>)는 테스트시 테스트 장비로부터 입력되는 신호이며, 테스트 이후 퓨즈 커팅 여부에 따라 그 레벨이 결정되는 신호이다.
상기 바이어스 전압 생성부(200)는 상기 제 1 내지 제 8 제어 신호(ctrl<0:7>) 중 인에이블된 제어 신호(ctrl<i>)에 따른 제 1 및 제 2 바이어스 전압(Pbias, Nbias)을 생성한다. 이때, 상기 바이어스 전압 생성부(200)는 상기 제 1 바이어스 전압(Pbias) 레벨이 높아지면 상기 제 2 바이어스 전압(Nbias) 레벨은 낮아지고, 상기 제 1 바이어스 전압(Pbias) 레벨이 낮아지면 상기 제 2 바이어스 전압(Nbias) 레벨은 높아지도록 구성된다.
상기 전압 응답형 지연부(300)는 상기 제 1 및 제 2 바이어스 전압(Pbias, Nbias) 레벨에 따라 지연 시간을 결정하고, 입력 신호(in)를 결정된 지연 시간으로 지연시켜 출력 신호(out)로서 출력한다. 이때, 상기 전압 응답형 지연부(300)는 상기 제 1 바이어스 전압(Pbias) 레벨이 높아지고 상기 제 2 바이어스 전압(Nbias) 레벨이 낮아질수록 지연 시간이 길어지고, 상기 제 1 바이어스 전압(Pbias) 레벨이 낮아지고 상기 제 2 바이어스 전압(Nbias) 레벨이 높아질수록 지연 시간이 짧아지게 구성된다.
상기 디코딩부(100)는 일반적인 디코딩 회로와 동일한 구조이므로 상세한 구성 설명은 생략한다.
상기 바이어스 전압 생성부(200)는 도 3에 도시된 바와 같이, 제 1 바이어스 전압 생성부(210), 및 제 2 바이어스 전압 생성부(220)를 포함한다.
상기 제 1 바이어스 전압 생성부(210)는 제 1 및 제 2 트랜지스터(P11, N11), 제 1 내지 제 9 저항 소자(R11~R19), 및 제 1 내지 제 8 스위칭 소자(SW0~SW7)를 포함한다.
상기 제 1 트랜지스터(P11)는 소오스에 외부 전압(VDD)을 인가 받고 게이트와 드레인이 공통 연결된다. 상기 제 2 트랜지스터(N11)는 게이트에 인에이블 신호(EN)를 입력받고 소오스에 접지단(VSS)이 연결된다. 상기 제 1 내지 제 9 저항 소자(R11~R19)는 상기 제 1 트랜지스터(P11)의 드레인와 상기 제 2 트랜지스터(N11)의 드레인 사이에 직렬로 연결된다. 상기 제 1 스위칭 소자(SW0)는 입력단에 상기 제 1 트랜지스터(P11)와 상기 제 1 저항 소자(R11)가 연결된 노드가 연결되며, 상기 제 1 제어 신호(ctrl<0>)에 응답하여 턴온/턴오프가 결정된다. 상기 제 2 스위칭 소자(SW1)는 입력단에 상기 제 1 저항 소자(R11)와 상기 제 2 저항 소자(R12)가 연결된 노드가 연결되며, 상기 제 2 저항 소자(ctrl<1>)에 응답하여 턴온/턴오프가 결정된다. 상기 제 3 스위칭 소자(SW2)는 입력단에 상기 제 2 저항 소자(R12)와 상기 제 3 저항 소자(R13)가 연결된 노드가 연결되며, 상기 제 3 제어 신호(ctrl<2>)에 응답하여 턴온/턴오프가 결정된다. 상기 제 4 스위칭 소자(SW3)는 입력단에 상기 제 3 저항 소자(R13)와 상기 제 4 저항 소자(R14)가 연결된 노드가 연결되며, 상기 제 4 제어 신호(ctrl<3>)에 응답하여 턴온/턴오프가 결정된다. 상기 제 5 스위칭 소자(SW4)는 입력단에 상기 제 4 저항 소자(R14)와 상기 제 5 저항 소자(R15)가 연결된 노드가 연결되며, 상기 제 5 제어 신호(ctrl<4>)에 응답하여 턴온/턴오프가 결정된다. 상기 제 6 스위칭 소자(SW5)는 입력단에 상기 제 5 저항 소자(R15)와 상기 제 6 저항 소자(R16)가 연결된 노드가 연결되며, 상기 제 6 제어 신호(ctrl<5>)에 응답하여 턴온/턴오프가 결정된다. 상기 제 7 스위칭 소자(SW6)는 입력단에 상기 제 6 저항 소자(R16)와 상기 제 7 저항 소자(R17)가 연결된 노드가 연결되며, 상기 제 7 제어 신호(ctrl<6>)에 응답하여 턴온/턴오프가 결정된다. 상기 제 8 스위칭 소자(SW7)는 입력단에 상기 제 7 저항 소자(R17)와 상기 제 8 저항 소자(R18)가 연결된 노드가 연결되며, 상기 제 8 제어 신호(ctrl<7>)에 응답하여 턴온/턴오프가 결정된다. 이때, 상기 제 1 내지 제 8 스위칭 소자(SW0~SW7)의 각 출력단이 공통 연결된 노드에서 상기 제 1 바이어스 전압(Pbias)이 출력된다.
상기 제 2 바이어스 전압 생성부(220)는 제 3 및 제 4 트랜지스터(P12, N12), 제 10 내지 18 저항 소자(R20~R28), 및 제 9 내지 제 16 스위칭 소자(SW8~SW15)를 포함한다.
상기 제 3 트랜지스터(P12)는 게이트에 반전된 인에이블 신호(ENb)를 입력 받고 소오스에 외부 전압(VDD)을 인가 받는다. 상기 제 4 트랜지스터(N12)는 게이트와 드레인이 연결되고 소오스에 접지단(VSS)이 연결된다. 상기 제 9 내지 제 16 스위칭 소자(SW8~SW15)는 상기 제 3 트랜지스터(P12)의 드레인과 상기 제 4 트랜지스터(N12)의 드레인 사이에 직렬로 연결된다. 상기 제 9 스위칭 소자(SW8)는 입력단에 상기 제 18 저항 소자(R28)와 상기 제 4 트랜지스터(N12)가 연결된 노드가 연결되며, 상기 제 1 제어 신호(ctrl<0>)에 응답하여 턴온/턴오프가 결정된다. 상기 제 10 스위칭 소자(SW9)는 입력단에 상기 제 18 저항 소자(R28)와 상기 제 17 저항 소자(R27)가 연결된 노드가 연결되며, 상기 제 2 제어 신호(ctrl<1>)에 응답하여 턴온/턴오프가 결정된다. 상기 제 11 스위칭 소자(SW10)는 입력단에 상기 제 17 저항 소자(R27)와 상기 제 16 저항 소자(R26)가 연결된 노드가 연결되며, 상기 제 3 제어 신호(ctrl<2>)에 응답하여 턴온/턴오프가 결정된다. 상기 제 12 스위칭 소자(SW11)는 입력단에 상기 제 16 저항 소자(R26)와 상기 제 15 저항 소자(R25)가 연결된 노드가 연결되며, 상기 제 4 제어 신호(ctrl<3>)에 응답하여 턴온/턴오프가 결정된다. 상기 제 13 스위칭 소자(SW12)는 입력단에 상기 제 15 저항 소자(R25)와 상기 제 14 저항 소자(R14)가 연결된 노드가 연결되며, 상기 제 5 제어 신호(ctrl<4>)에 응답하여 턴온/턴오프가 결정된다. 상기 제 14 스위칭 소자(SW13)는 입력단에 상기 제 14 저항 소자(R14)와 상기 제 13 저항 소자(R13)가 연결된 노드가 연결되며, 상기 제 6 제어 신호(ctrl<5>)에 응답하여 턴온/턴오프가 결정된다. 상기 제 15 스위칭 소자(SW14)는 입력단에 상기 제 13 저항 소자(R13)와 상기 제 12 저항 소자(R12)가 연결된 노드가 연결되며, 상기 제 7 제어 신호(ctrl<6>)에 응답하여 턴온/턴오프가 결정된다. 상기 제 16 스위칭 소자(SW15)는 입력단에 상기 제 12 저항 소자(R12)와 상기 제 11 저항 소자(R11)가 연결된 노드가 연결되며, 상기 제 18 제어 신호(ctrl<7>)에 응답하여 턴온/턴오프가 결정된다. 이때, 상기 제 9 내지 제 16 스위칭 소자(SW8~SW15)의 각 출력단이 공통 연결된 노드에서 상기 제 2 바이어스 전압(Nbias)이 출력된다.
상기 전압 응답하여 지연부(300)는 도 4에 도시된 바와 같이, 제 1 및 제 2 드라이빙부(310, 360), 제 1 및 제 2 천이 제어부(320, 340), 및 제 1 및 제 2 신호 안정화부(330, 350)를 포함한다.
상기 제 1 드라이빙부(310)는 상기 입력 신호(in)를 드라이빙하여 상기 제 1 천이 제어부(320)에 전달하기 위해, 제 1 및 제 2 인버터(IV21, IV22)가 직렬로 연결된다.
상기 제 1 천이 제어부(320)는 상기 제 1 드라이빙부(310)에서 출력된 신호를 반전시켜 출력하며, 상기 제 2 바이어스 전압(Nbias) 레벨에 따라 상기 제 1 천이 제어부(320)의 출력 신호가 로우 레벨로 천이하는 시간을 제어한다. 예를 들어, 상기 제 1 천이 제어부(320)는 상기 제 2 바이어스 전압(Nbias) 레벨이 높아지면 상기 제 1 천이 제어부(320)의 출력 신호가 로우 레벨로 천이하는 시간이 짧아지고, 상기 제 2 바이어스 전압(Nbias) 레벨이 낮아지면 상기 제 1 천이 제어부(320)의 출력 신호가 로우 레벨로 천이하는 시간이 길어진다. 상기 제 1 천이 제어부(320)는 상기 제 1 드라이빙부(310)에서 출력된 신호를 반전시키므로, 상기 제 1 드라이빙부(310)의 출력 신호를 반전 신호로서 출력한다고 할 수 있다.
상기 제 1 천이 제어부(320)는 제 5 내지 제 7 트랜지스터(P21, N21, N22)를 포함한다. 상기 제 5 트랜지스터(P21)는 게이트에 상기 제 1 드라이빙부(310)의 출력 신호를 입력 받고 소오스에 외부 전압(VDD)을 인가 받는다. 상기 제 6 트랜지스터(N21)는 게이트에 상기 제 1 드라이빙부(310)의 출력 신호를 입력 받고 드레인에 상기 제 5 트랜지스터(P21)의 드레인이 연결된다. 상기 제 7 트랜지스터(N22)는 게이트에 상기 제 2 바이어스 전압(Nbias)을 인가 받고 드레인에 상기 제 6 트랜지스터(N21)의 소오스가 연결되며 소오스에 접지단(VSS)이 연결된다. 이때, 상기 제 5 및 제 6 트랜지스터(P21, N21)가 연결된 노드가 상기 제 1 천이 제어부(320)의 출력단이다.
상기 제 1 신호 안정화부(330)는 상기 제 1 천이 제어부(320)의 출력 신호의 노이즈(noise)를 제거하여 상기 제 2 천이 제어부(340)에 전달한다.
상기 제 1 신호 안정화부(330)는 제 1 및 제 2 커패시터(C21, C22)를 포함한다. 상기 제 1 커패시터(C21)는 일단에 외부 전압(VDD)을 인가 받고 타단에 상기 제 1 천이 제어부(320)와 상기 제 2 천이 제어부(340)가 연결된 노드가 연결된다. 상기 제 2 커패시터(C22)는 일단에 상기 제 1 및 제 2 천이 제어부(320, 340)가 연결된 노드가 연결되며 타단에 접지단(VSS)이 연결된다.
상기 제 2 천이 제어부(340)는 상기 제 1 신호 안정화부(330)를 통해 전달된 신호를 반전시켜 상기 제 2 신호 안정화부(350)에 전달하며, 상기 제 1 바이어스 전압(Pbias) 레벨에 따라 상기 제 2 천이 제어부(340)의 출력 신호가 하이 레벨로 천이하는 천이 시간을 제어한다. 예를 들어, 상기 제 2 천이 제어부(340)는 상기 제 1 바이어스 전압(Pbias) 레벨이 높아지면 상기 제 2 천이 제어부(340)의 출력 신호가 하이 레벨로 천이하는 천이 시간이 길어지고, 상기 제 1 바이어스 전압(Pbias) 전압 레벨이 낮아지면 상기 제 2 천이 제어부(340)의 출력 신호가 로우 레벨로 천이하는 시간이 짧아지도록 구성된다.
상기 제 2 천이 제어부(340)는 제 8 내지 제 10 트랜지스터(P22, P23, N23)를 포함한다. 상기 제 8 트랜지스터(P22)는 게이트에 상기 제 1 바이어스 전압(Pbias)을 입력받고 소오스에 외부 전압(VDD)을 인가 받는다. 상기 제 9 트랜지스터(P23)는 게이트에 상기 제 1 신호 안정화부(330)를 통해 전달된 신호를 입력 받고 소오스에 상기 제 8 트랜지스터(P22)의 드레인이 연결된다. 상기 제 10 트랜지스터(N23)는 게이트에 상기 제 1 신호 안정화부(330)를 통해 전달된 신호를 입력 받고 드레인에 상기 제 9 트랜지스터(P23)의 드레인이 연결되며 소오스에 접지단(VSS)이 연결된다. 이때, 상기 제 9 및 제 10 트랜지스터(P23, N23)가 연결된 노드가 상기 제 2 천이 제어부(340)의 출력단이다.
상기 제 2 신호 안정화부(350)는 상기 제 2 천이 제어부(340)의 출력 신호의 노이즈(noise)를 제거하여 상기 제 2 드라이빙부(360)에 전달한다.
상기 제 2 신호 안정화부(350)는 제 3 및 제 4 커패시터(C23, C24)를 포함한다. 상기 제 3 커패시터(C23)는 일단에 외부 전압(VDD)을 인가 받고 타단에 상기 제 2 천이 제어부(340)와 상기 제 2 드라이빙부(360)가 연결된 노드가 연결된다. 상기 제 4 커패시터(C24)는 일단에 상기 제 2 천이 제어부(340)와 상기 제 2 드라이빙부(360)가 연결된 노드가 연결되며 타단에 접지단(VSS)이 연결된다.
상기 제 2 드라이빙부(360)는 상기 제 2 신호 안정화부(350)를 통해 전달된를 신호를 드라이빙하여 상기 출력 신호(out)로서 출력하기 위해, 제 3 및 제 4 인버터(IV23, IV24)가 직렬로 연결된다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치의 지연 회로는 다음과 같이 동작한다.
도 2에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치의 지연 회로가 최대 지연 시간을 가질 경우를 설명한다.
제 1 내지 제 3 테스트 신호(TM0~TM2)를 디코딩하여 제 1 내지 제 8 제어 신호(ctrl<0:7>) 중 상기 제 1 제어 신호(ctrl<0>)를 인에이블시키도록 상기 제 1 내지 제 3 테스트 신호(TM0~TM3) 조합이 입력된다.
인에이블된 상기 제 1 제어 신호(ctrl<0>)에 따라 제 1 스위칭부(SW0)가 턴온되고, 제 1 트랜지스터(P11)와 제 1 저항 소자(R11)가 연결된 노드의 전압이 제 1 바이어스 전압(Pbias)으로서 출력된다. 이때, 상기 제 1 제어 신호(ctrl<0>)가 인에이블되면 제 1 바이어스 전압 생성부(210)는 출력할 수 있는 상기 제 1 바이어스 전압(Pbias) 레벨 중 제일 높은 전압 레벨을 출력한다.
인에이블된 상기 제 1 제어 신호(ctrl<0>)에 따라 제 9 스위칭부(SW8)가 턴온되고, 상기 제 4 트랜지스터(N12)와 제 18 저항 소자(R28)가 연결된 노드의 전압이 제 2 바이어스 전압(Nbias)으로서 출력된다. 이때, 상기 제 1 제어 신호(ctrl<0>)가 인에이블되면 제 2 바이어스 전압 생성부(220)는 출력할 수 있는 상기 제 2 바이어스 전압(Nbias) 레벨 중 제일 낮은 전압 레벨을 출력한다.
상기 제 1 내지 제 8 제어 신호(ctrl<0:7>)중 상기 제 1 제어 신호(ctrl<0>)만 인에이블되어 생성된 상기 제 1 및 제 2 바이어스 전압(Pbias, Nbias)이 전압 응답형 지연부(300)에 입력된다.
상기 전압 응답형 지연부(300)는 입력 신호(in)를 로우 레벨로 천이시키는 시간과 하이 레벨로 천이시키는 시간이 최대로 증가하고, 본 발명의 실시예에 따른 지연 회로가 가질 수 있는 최대 지연 시간을 통해 출력 신호(out)를 출력한다.
도 2에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치의 지연 회로가 최소 지연 시간을 가질 경우를 설명한다.
상기 제 1 내지 제 3 테스트 신호(TM0~TM2)를 디코딩하여 상기 제 1 내지 제 8 제어 신호(ctrl<0:7>) 중 상기 제 8 제어 신호(ctrl<7>)를 인에이블시키도록 상기 제 1 내지 제 3 테스트 신호(TM0~TM3) 조합이 입력된다.
인에이블된 상기 제 8 제어 신호(ctrl<7>)에 따라 제 8 스위칭부(SW7)가 턴온되고, 제 7 저항 소자(R17)와 제 8 저항 소자(R18)가 연결된 노드의 전압이 상기 제 1 바이어스 전압(Pbias)으로서 출력된다. 이때, 상기 제 8 제어 신호(ctrl<7>)가 인에이블되면 상기 제 1 바이어스 전압 생성부(210)는 출력할 수 있는 상기 제 1 바이어스 전압(Pbias) 레벨 중 제일 낮은 전압 레벨을 출력한다.
인에이블된 상기 제 8 제어 신호(ctrl<7>)에 따라 제 16 스위칭부(SW15)가 턴온되고, 상기 제 11 저항 소자(R21)와 제 12 저항 소자(R22)가 연결된 노드의 전압이 상기 제 2 바이어스 전압(Nbias)으로서 출력된다. 이때, 상기 제 8 제어 신호(ctrl<7>)가 인에이블되면 상기 제 2 바이어스 전압 생성부(220)는 출력할 수 있는 상기 제 2 바이어스 전압(Nbias) 레벨 중 제일 높은 전압 레벨을 출력한다.
상기 제 1 내지 제 8 제어 신호(ctrl<0:7>)중 상기 제 8 제어 신호(ctrl<7>)만 인에이블되어 생성된 상기 제 1 및 제 2 바이어스 전압(Pbias, Nbias)이 상기 전압 응답형 지연부(300)에 입력된다.
상기 전압 응답형 지연부(300)는 입력 신호(in)를 로우 레벨로 천이시키는 시간과 하이 레벨로 천이시키는 시간이 최소로 감소하고, 본 발명의 실시예에 따른 지연 회로가 가질 수 있는 최소 지연 시간을 통해 상기 출력 신호(out)를 출력한다.
도 1에 도시된 일반적인 지연 회로 각각은 복수개의 테스트 신호에 따라 지연 시간이 결정되고, 결정된 지연 시간으로 입력 신호를 지연시키는 구성이 통합되어 반면, 본 발명은 지연 시간을 제어하는 제어부(디코딩부(100), 및 바이어스 전압 생성부(200))와 제어 회로에 따른 지연 시간으로 입력 신호를 지연시켜 출력하는 지연부(전압 응답형 지연부(300))로 나누어 구성된다. 따라서 본 발명에 따른 지연 회로는 도 5에 도시된 바와 같이, 제어부(디코딩부(100), 및 바이어스 전압 생성부(200))의 출력인 제 1 및 제 2 바이어스 전압(Pbias, Nbias)을 복수개의 전압 응답형 지연부(300_1~300_n)가 공통 입력 받도록 구성됨으로써, 반도체 메모리 장치의 면적 효율을 높일 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
Claims (11)
- 복수의 테스트 신호를 디코딩하여 복수의 제어 신호 중 하나를 인에이블시키는 디코딩부;
상기 복수의 제어 신호 중 인에이블된 제어 신호에 따른 제 1 바이어스 전압과 제 2 바이어스 전압을 생성하는 바이어스 전압 생성부; 및
상기 제 1 및 제 2 바이어스 전압 레벨에 따라 지연 시간을 결정하고, 입력 신호를 결정된 지연 시간으로 지연시켜 출력 신호로서 출력하는 전압 응답형 지연부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 지연 회로. - 제 1 항에 있어서,
상기 바이어스 전압 생성부는
상기 제 1 바이어스 전압 레벨이 높아지면 상기 제 2 바이어스 전압 레벨은 낮아지고, 상기 제 1 바이어스 전압 레벨이 낮아지면 상기 제 2 바이어스 전압 레벨은 높아지도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 지연 회로. - 제 2 항에 있어서,
상기 바이어스 전압 생성부는
상기 복수의 제어 신호에 응답하여 상기 제 1 바이어스 전압을 생성하는 제 1 바이어스 전압 생성부, 및
상기 복수의 제어 신호에 응답하여 상기 제 2 바이어스 전압을 생성하는 제 2 바이어스 전압 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 지연 회로. - 제 3 항에 있어서,
상기 제 1, 및 제 2 바이어스 전압 생성부 각각은
직렬로 연결된 복수의 저항 소자, 및
저항 소자들이 연결된 노드마다 입력단이 연결된 복수의 스위칭부를 포함하며,
상기 복수의 스위칭부의 각 출력단이 공통 연결된 노드가 각 바이어스 전압 생성부의 출력단이고,
각각의 스위칭부는 상기 복수의 제어 신호 중 하나를 입력 받아 턴온되는 것을 특징으로 하는 반도체 메모리 장치의 지연 회로. - 제 1 항에 있어서,
상기 전압 응답형 지연부는
상기 입력 신호를 반전시켜 반전 신호로서 출력하며, 상기 제 2 바이어스 전압 레벨에 따라 상기 반전 신호가 로우 레벨로 천이하는 천이 시간을 제어하는 제 1 천이 제어부, 및
상기 반전 신호를 반전시켜 상기 출력 신호로서 출력하며, 상기 제 1 바이어스 전압 레벨에 따라 상기 출력 신호가 하이 레벨로 천이하는 천이 시간을 제어하는 제 2 천이 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 지연 회로. - 상기 제 5 항에 있어서,
상기 전압 응답형 지연부는
상기 입력 신호를 드라이빙하여 상기 제 1 천이 제어부에 전달하는 제 1 드라이빙부, 및
상기 출력 신호를 드라이빙하여 출력하는 제 2 드라이빙부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 지연 회로. - 제어 신호에 응답하여 상기 제 1 바이어스 전압 레벨이 높아지면 상기 제 2 바이어스 전압 레벨이 낮아지고, 상기 제 1 바이어스 전압 레벨이 낮아지면 상기 제 2 바이어스 전압 레벨이 높아지는 바이어스 전압 생성부; 및
상기 제 1 및 제 2 바이어스 전압 레벨에 따라 지연 시간이 결정되는 복수의 전압 응답형 지연부를 포함하는 반도체 메모리 장치의 지연 회로. - 제 7 항에 있어서,
상기 바이어스 전압 생성부는
상기 제어 신호에 응답하여 상기 제 1 바이어스 전압을 생성하는 제 1 바이어스 전압 생성부, 및
상기 제어 신호에 응답하여 상기 제 2 바이어스 전압을 생성하는 제 2 바이어스 전압 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 지연 회로. - 제 8 항에 있어서,
상기 제 1, 및 제 2 바이어스 전압 생성부 각각은
직렬로 연결된 복수의 저항 소자, 및
저항 소자들이 연결된 노드마다 입력단이 연결된 복수의 스위칭부를 포함하며,
상기 복수의 스위칭부의 각 출력단이 공통 연결된 노드가 각 바이어스 전압 생성부의 출력단이고,
각각의 스위칭부는 상기 복수의 제어 신호 중 하나를 입력 받아 턴온되는 것을 특징으로 하는 반도체 메모리 장치의 지연 회로. - 제 7 항에 있어서,
상기 각 전압 응답형 지연부는
상기 입력 신호를 반전시켜 반전 신호로서 출력하며, 상기 제 2 바이어스 전압 레벨에 따라 상기 반전 신호가 로우 레벨로 천이하는 천이 시간을 제어하는 제 1 천이 제어부, 및
상기 반전 신호를 반전시켜 상기 출력 신호로서 출력하며, 상기 제 1 바이어스 전압 레벨에 따라 상기 출력 신호가 하이 레벨로 천이하는 천이 시간을 제어하는 제 2 천이 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 지연 회로. - 상기 제 10 항에 있어서,
상기 각 전압 응답형 지연부는
상기 입력 신호를 드라이빙하여 상기 제 1 천이 제어부에 전달하는 제 1 드라이빙부, 및
상기 출력 신호를 드라이빙하여 출력하는 제 2 드라이빙부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 지연 회로.
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