JP3935928B2 - 遅延回路、および遅延回路の制御方法 - Google Patents

Description

本発明は、信号伝播の遅延時間の調整を精度よく安定して行うことができる遅延回路、および遅延回路の制御方法に関するものである。

近年、電子機器の高機能化が進展しており、例えば、光ディスク記録装置などにおいてデータアクセスに必要な信号を精度よく発生させる必要から高精度な遅延制御が可能な遅延回路が求められている。また、機器の高機能化に伴って半導体集積回路装置において更なる高速化が進展してきている。ＣＰＵやシステムＬＳＩ等の高速化により、内部のクリティカルパスにおける信号間相互の遷移タイミングの動作余裕が厳しくなっており、タイミング調整のために遅延回路における遅延時間の調整精度は厳しくなる一方である。

第８図に示すように、特許文献１に開示されている遅延回路では、制御信号／Ｓ（０、０）乃至／Ｓ（１、１）のうちの何れか１つがローレベルで活性化され、選択スイッチ部ＳＷ１６０乃至ＳＷ４６０のうちの何れか１つが選択される。入力信号ＩＮは、インバータゲート４００を介して端子Ｎ４００から、選択スイッチ部ＳＷ１６０乃至ＳＷ４６０を通って端子Ｎ４１０乃至Ｎ４４０に伝播される。

端子Ｎ４１０乃至Ｎ４４０は、遅延部Ｄ１００のナンドゲート１１０乃至４１０の一方の入力端子に接続されている。ナンドゲート１１０乃至４１０の出力端子は、一方の入力端子が電源電圧Ｖｃｃに接続されているナンドゲート１２０乃至４２０の他方の入力端子に接続されている。そしてナンドゲート１２０乃至３２０の出力端子は次段のナンドゲート２１０乃至４１０の他方の入力端子に接続されており、ナンドゲート４２０の出力端子が出力端子ＯＵＴに接続されている。尚、ナンドゲート１１０の他方の入力端子は電源電圧Ｖｃｃに接続されている。

遅延部Ｄ１００において、２段構成のナンドゲート１１０と１２０乃至４１０と４２０は、所定遅延ユニットを構成している。すなわち、初段ユニットのナンドゲート１１０と１２０については、共に入力端子が電源電圧Ｖｃｃに接続されており２段構成の論理反転ゲートとして機能する。後段ユニットのナンドゲート２１０と２２０乃至４１０と４２０については、ナンドゲート２２０乃至４２０の入力端子に電源電圧Ｖｃｃが接続されている。更に、制御信号／Ｓ（０、０）乃至／Ｓ（１、１）がハイレベルとなり非活性化される場合には、端子Ｎ４２０乃至Ｎ４４０もハイレベルとなり、または制御信号／Ｓ（０、０）乃至／Ｓ（１、１）のうちの何れか１つがローレベルとなり活性化される場合には、前段ユニットからの入力信号がハイレベルとなり、２段構成の論理反転ゲートとして機能する。

入力信号ＩＮは、端子Ｎ４１０乃至Ｎ４４０のうちの何れか１つの端子に伝播された後、端子Ｎ４１０乃至Ｎ４４０に応じたユニット数の所定遅延ユニットを介して出力端子ＯＵＴから出力される。信号が伝播する所定遅延ユニットのユニット数に応じた遅延信号が付加された出力信号が出力される。

特許文献１：特開２００２−２９０２１７号公報

しかしながら、前記従来技術の遅延回路では、所定遅延ユニットの出力端子が次段ユニットのナンドゲート２１０乃至４１０に入力されており、このナンドゲート２１０乃至４１０には選択スイッチ部ＳＷ２６０乃至ＳＷ４６０からの信号も入力されている。このため、各段のナンドゲート２１０乃至４１０において前段の出力信号と入力信号ＩＮとが衝突してしまい問題である。すなわち、定常状態においては、制御信号が非活性化状態を示すハイレベルであれば、選択スイッチ部ＳＷ２６０乃至ＳＷ４６０からの信号レベルがハイレベルに維持されている。また非選択の所定遅延ユニットからの出力端子の信号レベルはハイレベルに維持されている。何れか１つの信号がハイレベルであればナンドゲート２１０乃至４１０は論理反転素子として機能することとなる。この状態から信号切り替え時のハザードにより非活性状態を維持すべき制御信号が一時的にローレベルに遷移してしまう場合を考える。前段からのハイレベル信号が維持されているとすればナンドゲート２１０乃至４１０は論理反転素子として働くので、誤活性に応じて入力信号ＩＮが所定遅延ユニットを介して伝播してしまうおそれがある。すなわち、本来ハイレベルの非活性状態を維持すべき制御信号が一時的にローレベルになってしまうと、選択スイッチ部ＳＷ２６０乃至ＳＷ４６０が選択されて入力信号ＩＮからの意図しない遅延径路が形成されてしまう。誤活性の期間によっては、誤った遅延信号が出力端子ＯＵＴまで伝播してしまうことも考えられ問題である。

特に、所定遅延ユニットが多段構成となり制御信号の活性化回路が複雑となるにつれて、信号切り替え時に一時的に複数の制御信号が活性状態となる可能性が益々増大するおそれがある。制御信号の切り替えの度に、出力端子ＯＵＴから意図しない信号が出力されるおそれがあり問題である。

更に、前記従来技術の遅延回路では、遅延量を増大する方向に制御信号を切り替える場合、切り替えの前後で選択される所定遅延ユニットの間にあり非選択状態に維持されている所定遅延ユニットのハイレベル出力信号が、出力端子ＯＵＴに伝播してしまうおそれがあり問題である。例えば、制御信号を切り替えた後、入力信号ＩＮがハイレベルに遷移する場合に、本来の遷移信号に対する遅延信号に先行してハイレベル信号が出力されてしまい誤った遅延時間を有する信号が出力されてしまう場合もある。

また、前記従来技術の遅延回路では、入力信号ＩＮは、１つのインバータゲート４００を介して各選択スイッチ部ＳＷ１６０乃至ＳＷ４６０に入力されているため、インバータゲート４００から各選択スイッチ部ＳＷ１６０乃至ＳＷ４６０への配線を均等に配線することが難しい。特に、所定遅延ユニットが多段構成になる場合には、１つのインバータゲート４００からのすべての配線径路を均等にすることは益々困難となる。配線間の径路長や周囲環境の違いにより、配線径路ごとに寄生抵抗や寄生容量といった負荷成分が異なることとなり信号伝播の遅延時間が異なってしまう場合も考えられる。入力信号ＩＮに対する遅延制御を精度よく制御することができなくなるおそれがあり問題である。

本発明は前記従来技術の問題点のうち少なくともいずれか１つを解消するためになされたものであり、入力信号に付加すべき遅延時間を精度よく制御すると共に、遅延時間の切り替えを安定して行うことができる遅延回路、および遅延回路の制御方法を提供することを目的とする。

前記目的を達成するためになされた本発明の遅延回路では、直列接続される複数の単位遅延ユニットのうち、何れか１つの単位遅延ユニットから対象信号を入力し所定遅延時間を付与する際、個々の単位遅延ユニットは、選択状態を示すユニット選択信号に応じて、第１入力端子からの信号を伝播して出力する第１論理部と、非選択状態を示すユニット選択信号に応じて、第２入力端子からの信号を伝播して出力する第２論理部と、第１論理部から出力され、または第２論理部から出力される伝播信号を、出力端子に伝播して出力する第３論理部とを備え、更に、選択状態を示すユニット選択信号に応じて、選択状態を示すユニット追加選択信号を有し、直列接続される複数の単位遅延ユニットのうち、ユニット選択信号に応じて選択状態とされる単位遅延ユニットと共に、該単位遅延ユニットから信号伝播方向に所定距離遡った位置にある単位遅延ユニットを選択状態とする。ここで、第１論理部と第２論理部とは、各々同等の伝播遅延時間を有している。

各単位遅延ユニットの第１入力端子には対象信号が入力されており、このうちユニット選択信号に応じて選択される１つの単位遅延ユニットにおける第１論理部を介して対象信号が伝播する。また、第２入力端子には前段の単位遅延ユニットの出力端子が接続されており、ユニット選択信号に応じて非選択とされている単位遅延ユニットにおいて第２論理部を介して前段からの伝播信号が入力され伝播される。
更に、選択状態を示すユニット選択信号に応じて、選択される単位遅延ユニットに加えて、選択状態を示すユニット追加選択信号に応じて、信号伝播方向に所定距離遡った位置にある単位遅延ユニットも選択状態とされる。

これにより、ユニット選択信号により選択される単位遅延ユニットの第１入力端子から入力される対象信号が、第１および第３論理部により単位遅延時間を付与されて出力端子から出力される。出力された信号は、次段以降の後段の単位遅延ユニットにおける第２入力端子から入力され、第２および第３論理部を介して単位遅延時間が付与されて順次伝播されることにより、対象信号に対して所定遅延時間が付与される。対象信号が伝播される単位遅延ユニットの前段にある単位遅延ユニットから、第２入力端子を介して入力される不要信号は、第２論理部により伝播が阻止される。信号切り替え時のハザードにより非選択状態を維持すべきユニット選択信号が一時的に選択状態となり、誤った位置の単位遅延ユニットから対象信号が伝播してしまう場合にも、本来の選択位置にある単位遅延ユニットの第２入力端子において信号伝播を阻止することができる。信号切り替え時の誤活性に伴う、誤った遅延信号が出力されてしまうことを防止することができる。

また、ユニット追加選択信号に応じて選択される単位遅延ユニットに対しても対象信号が入力され、後段の単位遅延ユニットに信号が伝播される。この信号伝播はユニット選択信号に応じて選択されている単位遅延ユニットに至る径路を伝播するので、この間の信号径路は対象信号に応じた信号レベルで常時動作することとなる。従って、現に選択されている単位遅延ユニットから、その所定距離遡った位置にある単位遅延ユニットまでの何れかの単位遅延ユニットに選択を切り替える際、切り替え前後の単位遅延ユニット間に挟まれた信号経路上の信号レベルは、対象信号に応じた信号レベルとなる。切り替わりの際、対象信号に対して不整合な信号レベルが残留することはない。対象信号に付与する所定遅延時間の切り替えの際、出力信号の不要なばたつきを防止することができる。

この場合、非選択状態を示すユニット選択信号に応じて第１論理部から出力される出力信号、および、選択状態を示すユニット選択信号に応じて第２論理部から出力される出力信号は、所定論理レベルに固定されることが好ましい。これにより、入力される信号のレベルに関わらず第１および第２論理部からの出力信号の信号レベルが所定論理レベルに固定され、信号の伝播を遮断することができる。

また、第１論理部は選択状態を示すユニット選択信号に応じて、第２論理部は非選択状態を示すユニット選択信号に応じて、第３論理部は所定論理レベルの入力により論理反転機能を奏すれば、対象信号は第１および第３論理部を介して伝播して同相信号として出力されると共に、前段からの信号は第２および第３論理部を介して伝播して同相信号として出力される。ここで、第１乃至第３論理部としては、ナンド論理ゲートやノア論理ゲートが代表的である。これ以外にも、所定の論理レベルの入力により論理反転機能を奏する構成であれば適用することができる。

また、本発明の遅延回路では、第１入力端子に対象信号が入力され、対象信号の信号伝播が可能な状態に維持されてなる、単独の単位遅延ユニットをさらに備えている。

これにより、単独の単位遅延ユニットから出力される出力信号の遅延時間を計測することにより、単位遅延ユニットにおける単位遅延時間を計測することができる。

また、本発明の遅延回路では、対象信号は、多段に配置されるバッファ回路ごとに順次枝分かれするツリー構造を有して各単位遅延ユニットの第１入力端子に接続される互いに等価な遅延成分の信号径路を介して、すべての単位遅延ユニットに同時に供給される。

対象信号の入力位置から各単位遅延ユニットの第１入力端子までは、多段接続されるバッファ回路により信号径路が構成されており、各信号径路は互いに等価な遅延成分を有している。

これにより、各単位遅延ユニットの第１入力端子までの対象信号の伝播遅延時間を同等とすることができる。単位遅延ユニットが多段に直列接続されてなる場合にも、何れの単位遅延ユニットへの信号径路も同等とすることができ、所定遅延時間を精度よく付与することができる。

ここで、バッファ回路とは、所定の遅延時間で入出力応答をする回路であり、入出力間の信号の論理レベルは同相であっても逆相であってもよい。入出力関係が逆相の場合のバッファ回路とは、インバータゲートに代表される論理反転回路である。

また、本発明の遅延回路では、直列接続される複数の単位遅延ユニットを識別する２進数列のうち、所定ビット数の上位ビット列をデコードする上位デコーダと、残りの下位ビット列をデコードする下位デコーダと、上位および下位デコーダから出力される、上位および下位デコードビット列を同期して取得する同期取得部と、同期取得部により取得された、上位デコードビット列と下位デコードビット列とをビットごとに組み合わせて論理積演算する論理演算部とを備えている。

個々の単位遅延ユニットを識別する２進数列は、上位ビット列と下位ビット列とに分割されて、各々上位および下位デコーダによりデコードされる。デコードされた上位および下位デコードビット列は、同期取得部に同期して取り込まれた後、論理演算部により各ビットの組み合わせについて論理積演算が行われる。演算の結果として、ユニット選択信号やユニット追加選択信号が選択される。

これにより、直列接続された単位遅延ユニットから、選択される単位遅延ユニットを切り替える際、切り替わり時の一時的な誤選択を防止するため２進数列からデコードして得られるデコードビット列を同期取得することが有効である。接続段数が多段となり２進数列が多ビット構成となる場合にも、同期取得部の回路規模を抑えながらデコードビット列を同期取得することが可能となる。小さな回路規模で、選択される単位遅延ユニットを切り替える際のユニット選択信号やユニット追加選択信号の誤出力を生ずることがなく、単位遅延ユニットの切り替えを安定して行うことができる。

前記目的を達成するためになされた本発明の遅延回路の制御方法では、直列接続される複数の単位遅延ユニットのうち、選択される何れか１つの単位遅延ユニットから対象信号を入力し所定遅延時間を付与する遅延回路に対して、選択される単位遅延ユニットにおいて、入力される対象信号が伝播する信号径路が確立されると共に、前段の単位遅延ユニットからの信号径路が遮断される選択ステップと、非選択の単位遅延ユニットにおいて、対象信号が伝播する信号径路が遮断されると共に、前段の単位遅延ユニットからの信号径路が確立される非選択ステップと、選択される単位遅延ユニットに加えて、該単位遅延ユニットから信号伝播方向に所定距離遡った位置にある単位遅延ユニットを追加選択する追加選択ステップとを有している。

選択ステップにより、１つの単位遅延ユニットを選択し、前段からの信号径路を遮断して対象信号を伝播する。非選択ステップにより、選択されない単位遅延ユニットに対して、対象信号の伝播を遮断して前段の単位遅延ユニットからの信号径路からの信号を伝播する。
更に、追加選択ステップを有して、選択される単位遅延ユニットに加えて、この単位遅延ユニットから信号伝播方向に所定距離遡った位置にある単位遅延ユニットを追加選択することも考えられる。また、この場合、単位遅延ユニットの選択が、現に選択されている単位遅延ユニットから信号伝播方向に所定距離遡った位置までの間に配置されている単位遅延ユニットに切り替わることに先立ち行われることが好ましい。

これにより、ユニット選択信号により選択される単位遅延ユニットに入力される対象信号が、単位遅延時間を付与されて次段に伝播される。次段以降の後段の単位遅延ユニットでは前段からの信号が入力され単位遅延時間が付与されて順次伝播される。対象信号に対して所定遅延時間が付与された信号が出力される。他方、対象信号が入力される単位遅延ユニットの前段にある単位遅延ユニットから入力される不要信号は伝播が遮断される。信号切り替え時のハザードにより非選択状態を維持すべき単位遅延ユニットが一時的に選択状態となり、誤って対象信号が伝播されてしまう場合にも、本来の選択位置にある単位遅延ユニットにおいて信号伝播を阻止することができる。信号切り替え時の誤活性に伴う、誤った遅延信号が出力されてしまうことを防止することができる。

また、追加選択ステップに応じて選択される単位遅延ユニットに対しても対象信号が入力されて後段の単位遅延ユニットに信号が伝播される。この信号伝播は選択されている単位遅延ユニットに至る径路を伝播するので、この間の信号径路は対象信号に応じた信号レベルで常時動作することとなる。従って、現に選択されている単位遅延ユニットから、その所定距離遡った位置にある単位遅延ユニットまでの何れかの単位遅延ユニットに選択を切り替える際、切り替え前後の単位遅延ユニット間に挟まれた信号経路上の信号レベルは、対象信号に応じた信号レベルとなる。切り替わりの際、対象信号に対して不整合な信号レベルが出力されてしまうことはなく、対象信号に付与する所定遅延時間の切り替えの際、出力信号の不要なばたつきを防止することができる。

以上の説明から明らかなように本発明によれば、入力信号に付加すべき所定遅延時間を精度よく制御すると共に、所定遅延時間を切り替える際に出力信号を安定して得ることができる遅延回路、および遅延回路の制御方法を提供することができる。

以下、本発明の遅延回路、および遅延回路の制御方法について具体化した実施形態を第１図乃至第７図に基づき図面を参照しつつ詳細に説明する。

第１図に、本発明の実施形態の遅延回路を示す。実施形態の遅延回路では、単位遅延時間（τ）を付与する単位遅延ユニット（以下、タップと称す。）ＴＡＰ０乃至ＴＡＰｎが多段に直列接続されて構成されている。

各タップＴＡＰ０乃至ＴＡＰｎはすべて同一の構成を有している。タップ内部の構成を、タップＴＡＰ４を例にとり第１図により説明する。第１入力端子の一例である信号入力端子ＩＮ１には、所定遅延を付与すべき対象信号が入力される。第２入力端子の一例である段間接続端子ＩＮ２には、前段タップＴＡＰ５の出力端子が接続されている。そしてタップＴＡＰ４の出力端子Ｏは次段タップＴＡＰ３の段間接続端子に接続されている。

信号入力端子ＩＮ１は、第１論理部の一例であるナンドゲート１の一方の入力端子に接続されており、段間接続端子ＩＮ２は、第２論理部の一例であるナンドゲート２の一方の入力端子に接続されている。ナンドゲート１および２の出力端子は、第３論理部の一例であるナンドゲート３の入力端子に接続されている。ナンドゲート１および２の他方の入力端子には、タップを個別に選択するユニット選択信号あるいはユニット追加選択信号の一例である、タップ選択信号Ｓ［ｎ：０］が入力される。タップＴＡＰ４にはタップ選択信号Ｓ［４］が入力される。

ここで、ナンドゲート１および２は、タップ選択信号Ｓ［４］のハイレベルおよびローレベルにおいて、信号入力端子ＩＮ１および段間接続端子ＩＮ２からの信号伝播が可能となる。すなわち、ナンドゲート１は、ローレベルのタップ選択信号Ｓ［４］に対して論理反転ゲートとして機能し、信号入力端子ＩＮ１に入力される対象信号が論理反転されて出力される。具体的には、タップ選択信号Ｓ［４］を論理反転するインバータゲート等の論理反転ゲートを備え、ハイレベル信号としてナンドゲート１の他方の入力端子に入力する構成とすればよい。ハイレベルの信号入力によりナンドゲートは論理反転機能を奏するからである。同様に、ナンドゲート２は、ハイレベルのタップ選択信号Ｓ［４］に対して論理反転ゲートとして機能し、段間接続端子ＩＮ２に入力される前段タップＴＡＰ５の出力信号が論理反転されて出力される。

タップ選択信号Ｓ［４］の論理レベルが上記の論理レベルから反転されている場合には、ナンドゲート１、２の出力端子はハイレベルに固定される。すなわち、ナンドゲート１にハイレベルのタップ選択信号Ｓ［４］が入力されると反転されてローレベルが入力端子に入力され、ナンドゲート２の入力端子にもローレベルのタップ選択信号Ｓ［４］が入力されることとなる。ローレベルの信号入力によりナンドゲートの出力信号はハイレベルに固定されるからである。

ナンドゲート１または２は、タップ選択信号Ｓ［４］により、何れか一方の出力端子に信号が伝播し他方の出力端子はハイレベルに固定される。従って、ナンドゲート１および２の出力端子が接続されているナンドゲート３は、タップ選択信号Ｓ［４］の論理レベルに関わらず論理反転ゲートとして機能することとなる。すなわち、ローレベルのタップ選択信号Ｓ［４］に対しては、ナンドゲート１および３により信号径路が確立され、信号入力端子ＩＮ１に入力される対象信号が２回論理反転されて同相信号が出力端子Ｏから出力される。ナンドゲート１および３における信号の伝播遅延時間の和が単位遅延時間（τ）として付与される。同様に、ハイレベルのタップ選択信号Ｓ［４］に対しては、ナンドゲート２および３により信号径路が確立され、段間接続端子ＩＮ２に入力される信号が２回論理反転されて同相信号が出力端子Ｏから出力される。ナンドゲート２および３における信号の伝播遅延時間の和が単位遅延時間（τ）として付与される。ナンドゲート１および２を同一構成としておけば、ナンドゲート３は両者の信号径路で共通であるので、各信号径路により付与される単位遅延時間（τ）を精度よく一致させることができる。

タップ選択信号Ｓ［ｎ：０］は、何れか1つの選択信号がローレベルとなりタップＴＡＰ０乃至ＴＡＰｎのうち何れか1つのタップを選択して、信号入力端子から対象信号が入力される。他のタップ選択信号はハイレベルを維持しており、これらの選択信号が入力されるタップについては段間接続端子からの信号入力が行われる状態である。従って、タップ選択信号Ｓ［４］によりタップＴＡＰ４が選択される場合を例にとると、信号入力端子ＩＮ１から入力される対象信号は、出力端子Ｏに伝播した後、順次、段間接続端子を介して次段以降の後段タップＴＡＰ３乃至０に伝播していき、タップＴＡＰ０の出力端子から出力信号ＯＵＴとして出力される。

タップＴＡＰ４および後段タップＴＡＰ３乃至０を伝播することになり、これらのタップＴＡＰ４乃至０の単位遅延時間（τ）が加算されて所定遅延時間（５τ）を有する出力信号ＯＵＴが得られる。

他方、タップＴＡＰ４の段間接続端子ＩＮ２から前段に接続されている前段タップＴＡＰ５乃至ｎについても段間接続端子を介して信号径路が確立されている。この信号径路の初段である最前段タップＴＡＰｎの段間接続端子には接地電位が接続されているので、前段タップＴＡＰ５乃至ｎの各出力端子はローレベルに固定される。選択されているタップＴＡＰ４の段間接続端子ＩＮ２にもローレベルが印加されることとなるが、ローレベルのタップ選択信号Ｓ［４］によりナンドゲート２の出力信号がハイレベルに固定されるため、前段タップＴＡＰ５乃至ｎからの信号径路は、段間接続端子ＩＮ２において遮断される。

遅延回路により所定遅延時間が付与されるべき入力信号ＩＮは、対象信号としてすべてのタップＴＡＰ０乃至ｎの各信号入力端子に供給される必要がある。遅延回路が多数のタップＴＡＰ０乃至ｎにより構成されている場合、入力信号ＩＮに対する所定遅延時間の調整範囲が拡大され、または調整ステップを細かく刻むことが可能となるが、この場合、各タップへの入力信号ＩＮの供給径路における負荷成分を同等に構成して供給経路上の信号伝播遅延を略同一にすることが必要である。第１図の実施形態では、供給径路の負荷成分を略同一とする配線構成を示している。

入力信号ＩＮの供給回路は、入力信号ＩＮから、多段に配置されたインバータゲートＩ１、Ｉ２１−Ｉ２２、Ｉ３１−Ｉ３３…、Ｉ４１−Ｉ４６…を順次経由して各タップの信号入力端子に信号供給が行われる、いわゆるツリー構造を有して構成されている。各段のインバータゲートを接続する段間の配線は、互いに等長に配線されている。すなわち、インバータゲートＩ１とインバータゲートＩ２１、Ｉ２２との間を接続する配線Ｌ２１と配線Ｌ２２、インバータゲートＩ２１とインバータゲートＩ３１、Ｉ３２との間を接続する配線Ｌ３１と配線Ｌ３２、インバータゲートＩ３１／Ｉ３２／Ｉ３３とインバータゲートＩ４１、Ｉ４２／Ｉ４３、Ｉ４４／Ｉ４５、Ｉ４６との間を接続する配線Ｌ４１と配線Ｌ４２／配線Ｌ４３と配線Ｌ４４／配線Ｌ４５と配線Ｌ４６とは、各々互いに等長に配線されている。ここで、等長とするに際しては、配線幅が同一に構成されることが必要であることは言うまでもない。更に、同一の配線材料により構成されると共に、互いに同等な周囲環境であることが好ましい。同等な周囲環境とは、周囲に配置されている他の配線や素子との距離や交差状態を含む位置関係、これらの配線や素子に印加されているバイアス条件などについても略同一に構成することが好ましい。これにより、配線抵抗や寄生負荷に起因する配線における信号伝播の遅延時間を略同一にすることができる。

また、各段を構成するインバータゲートは、各段ごとに同じ構成であることが好ましい。同じ構成のインバータゲートであれば、信号の伝播に対して略等しい伝播遅延時間とすることができるからである。

尚、第１図では、説明の便宜上４段のツリー構造を例に説明したが、遅延回路におけるタップ数に応じて適宜段数を増減すべきことは言うまでもない。また、段間で信号配線が２分岐する場合を例に説明したが、３分岐以上であっても同様に構成することができる。更に、インバータゲートの段数を４段という偶数段で構成して入力信号ＩＮと同相の信号をタップに供給する場合を示したが、タップの回路構成、または出力信号ＯＵＴに対する論理反転等を施せば奇数段のインバータゲート段数であってもよいことは言うまでもない。インバータゲートに代えて入出力信号が同相となるバッファ回路で構成することもできる。

第１図の実施形態では、更にタップＴＡＰｒｅｆが単独で配置されている。信号入力端子にはインバータゲートＩ４１から対象信号が入力される。段間接続端子は接地電位に接続されている。更に、タップ選択信号［ｎ：０］に代えて接地電位が接続されている。タップ選択信号がローレベルに固定されていることと等価となり、対象信号が伝播する設定に固定される。入力される対象信号は、入力信号ＩＮからのツリー構造を介して他のタップＴＡＰ０乃至ｎへの入力と略同一の遅延時間を有して入力される。入力された対象信号は、単位遅延時間（τ）が付与されて参照出力信号ＲＥＦとして出力される。最小遅延時間を有する参照出力信号ＲＥＦを常時得ることができ、好都合である。

第２図には、実施形態において、タップ選択信号Ｓ［ｎ：０］を生成するタップ選択回路を示す。タップ選択信号Ｓ［ｎ：０］は、何れか１つの選択信号が選択されてタップＴＡＰ０乃至ｎのうち何れか１つのタップを選択する。またタップ選択信号Ｓ［ｎ：０］は、タップを識別する２進数列をデコードすることにより得られる。

選択されるタップの切り替えはタップ選択信号の切り替えにより行われるが、切り替え時のデコード処理等に起因してタップ選択信号の切り替わりタイミングに時間差が発生し、また選択されていないタップ選択信号にハザードが発生するおそれがある。こうしたタップ選択信号のばたつきによるタップの誤選択を防止するために、デコードされた各デコードビット信号をフリップフロップ等で同期化して取り込んだ後にタップ選択信号として供給することが有効ではある。

しかしながら、遅延回路におけるタップＴＡＰ０乃至ｎの段数が多段になることに伴い多数のフリップフロップが必要となり、タップ選択回路の回路規模が大きくなってしまい好ましくない。

そこで、実施形態において、タップ段数を１０２４（＝２１０）段（ｎ＝１０２３）とする場合を例とする第２図に示すタップ選択回路では、回路規模の圧縮を図っている。タップＴＡＰ０乃至ｎ（ｎ＝１０２３）を識別する２進数列ＳＢ［９：０］を、上位５ビットと下位５ビットとに分割し、上位デコーダ１１と下位デコーダ１２とにおいて各々デコードする。上位および下位デコーダ１１、１２においてデコードされた、各々３２ビットの上位および下位デコードビット列は、同期取得部の一例であるフリップフロップ群１３に取り込まれる。取り込みは図示しないクロック信号等の同期信号により、すべてのフリップフロップに対して同時に行われる。フリップフロップ群１３に取り込まれた上位および下位デコードビット列は、各々、同期化された上位デコード信号ＤＵ［３１：０］および下位デコード信号ＤＬ［３１：０］として論理演算部の一例であるナンドゲート群１４［３１：０］に出力される。

ナンドゲート群１４［３１：０］は上位デコード信号ＤＵ［３１：０］ごとに備えられている。ナンドゲート群１４［３１：０］では、上位デコード信号ＤＵ［０］乃至ＤＵ［３１］ごとに下位デコード信号ＤＬ［３１：０］が論理積演算され、タップ選択信号Ｓ［ｎ：０］（ｎ＝１０２３）が出力される。すなわち、ナンドゲート群１４［０］は、下位デコード信号ＤＬ［３１：０］の各々に対して上位デコード信号ＤＵ［０］が対として各ナンドゲートに入力され、タップ選択信号Ｓ［０］乃至Ｓ［３１］が出力される。ナンドゲート群１４［１］は、下位デコード信号ＤＬ［３１：０］の各々に対して上位デコード信号ＤＵ［１］が対として各ナンドゲートに入力され、タップ選択信号Ｓ［３２］乃至Ｓ［６３］が出力される。以下同様に下位デコード信号ＤＬ［３１：０］の各々に対して上位デコード信号ＤＵ［２］乃至ＤＵ［３１］が対として各ナンドゲートに入力され、タップ選択信号Ｓ［６４］乃至Ｓ［ｎ］（ｎ＝１０２３）が出力される。

上位デコード信号ＤＵ［３１：０］のうち何れか１ビット、および下位デコード信号ＤＬ［３１：０］のうち何れか１ビットが選択されてハイレベルとなる。従って、ナンドゲート群１４［３１：０］のうちの何れか１つのナンドゲートからローレベルのタップ選択信号が出力される。

これにより、フリップフロップの配置数を１０２３組から６４組に大幅に減らすことができ、タップ選択回路の回路規模を大幅に低減することができる。また、上位および下位デコード信号ＤＵ［３１：０］、ＤＬ［３１：０］が同期化されて出力されるため、タップ選択信号の切り替え時にハザードが発生することもない。更に、上位および下位デコード信号ＤＵ［３１：０］、ＤＬ［３１：０］から１段のナンドゲートを介してタップ選択信号Ｓ［ｎ：０］を生成することができるため、タップ選択信号の切り替わりの時間差は問題にならない。

次に、同時に２つのタップＴＡＰ０乃至ｎ（ｎ＝１０２３）を選択する場合を、第３図乃至第６図において説明する。ユニット選択信号とユニット追加選択信号を共に選択する場合である。

第３図および第４図は、第２図におけるタップ選択回路において上位デコード信号に対して論理和演算をする構成である。第３図では第２図のタップ選択回路に加えて、最下位および最上位のナンドゲート群１４［０］、１４［３１］以外において上位デコード信号ＤＵ［３１：０］とナンドゲート群１４との間に論理和ゲート２１［３０：１］を備えている。すなわち、最下位のナンドゲート群１４［０］については上位デコード信号ＤＵ［０］が、また最上位のナンドゲート群１４［３１］については上位デコード信号ＤＵ［３１］が、そのまま各ナンドゲートに入力されるところ、中間位置のナンドゲート群１４［３０：１］については論理和ゲート２１［３０：１］からの出力信号が各ナンドゲートに入力される。

論理和ゲート２１［３０：１］へは、上位デコード信号ＤＵ［３１：０］における隣接する２ビットが順次入力される。下位のナンドゲート群１４［１］に対応する論理和ゲート２１［１］から順次、上位デコード信号ＤＵ［０］およびＤＵ［１］、ＤＵ［１］およびＤＵ［２］、…、ＤＵ［３０］およびＤＵ［３１］が入力される。これにより隣接するナンドゲート群１４［３０：１］が同一の上位デコード信号により選択されることとなる。各ナンドゲート群１４［３０：１］には下位デコード信号ＤＬ［３１：０］が共通に入力されることから、本来選択されるタップ選択信号に加えて、所定距離として下位デコード信号ＤＬ［３１：０］のビット数である３２ビット離れた位置のタップ選択信号も同時に選択されることとなる。ただし、本来の選択位置が最上位のナンドゲート群１４［３１］により選択される場合を除く。この場合には更に上位に選択すべきタップが存在しないからである。第４図には、上記に説明した上位デコード信号ＤＵ［３１：０］と選択されるナンドゲート群１４［３１：０］との対応を示す。

尚、第２図のタップ選択回路においては、２進数列ＳＢ［９：０］が上位ビット列と下位ビット列で５ビットずつに均等に分割する場合を示したが、上位ビット列に含まれるビット数を調整することにより、同時に選択される２つのタップ間の所定距離を調整することができる。上位ビット列のビット数が多ければ所定距離は短縮され、上位ビット列のビット数が少なければ所定距離は拡大される。

第５図および第６図は、第２図におけるタップ選択回路においてタップ選択信号Ｓ［ｎ：０］に対して論理和演算をする構成である。所定距離を４ビットとし、本来選択すべきタップに加えて４ビット先のタップも同時に選択する場合を示している。タップ選択信号Ｓ［ｎ−４：０］については、４ビット先のタップ選択信号Ｓ［ｎ：４］と共に論理和ゲートに入力され、本来選択すべきタップＴＡＰ［ｎ−４：０］に加えてタップＴＡＰ［ｎ：４］を選択する。タップ選択信号Ｓ［ｎ−１：ｎ−３］については、最上位のタップ選択信号Ｓ［ｎ］と共に論理和ゲートに入力され、本来選択すべきタップＴＡＰ［ｎ−１：ｎ−３］に加えてタップＴＡＰ［ｎ］を選択する。第６図には、上記に説明したタップ選択信号Ｓ［ｎ：０］と選択されるタップＴＡＰ［ｎ：０］位置との対応を示す。論理和ゲートに入力されるタップ選択信号の組み合わせを調整することにより、同時に選択すべきタップ間の所定距離を適宜に調整することができる。

第７図には、同時に２つのタップを選択する場合において、タップを切り替える際の信号径路の様子を示している。切り替え前においてタップＴＡＰ２が選択されている場合、信号入力端子から信号ＩＮが入力されて出力端子まで伝播する信号径路Ｐ０が確立される。同時に、タップＴＡＰ７が選択されるので、ここからも同相の信号ＩＮが入力されて伝播される追加信号径路ＰＰ０が確立される。追加信号径路ＰＰ０は、遅延回路における信号伝播方向に形成されるが、本来の選択タップＴＡＰ２との段間接続端子において伝播が遮断（Ｂ３）される。段間接続端子に接続されるナンドゲートの出力信号がハイレベルに固定されるからである。従って、追加信号径路ＰＰ０により伝播される信号により信号径路Ｐ０により伝播される信号が干渉を受けることはない。また、追加信号径路ＰＰ０上の信号レベルは信号ＩＮに応じて設定される。すなわち、中間に配置されているタップＴＡＰ６乃至ＴＡＰ３の各段間接続端子は、タップごとに単位遅延時間（τ）の伝播遅延を有した信号レベルに維持される。

切り替え後、タップＴＡＰ５が選択されると、信号入力端子から信号ＩＮが入力され、信号径路Ｐ１が確立される。この信号径路Ｐ１には、切り替え前に選択されていたタップＴＡＰ２との間にあるタップＴＡＰ３およびＴＡＰ４において追加信号径路ＰＰ０が確立されていたが、同相の信号ＩＮが入力されることにより、追加信号径路ＰＰ０において設定されていた信号レベルと、信号ＩＮがタップＴＡＰ５から伝播する際の信号レベルとは整合性よく一致する。出力端子ＯＵＴから切り替えに伴うハザード等の誤った信号レベルが出力されることはない。

切り替えの後には、同時にタップＴＡＰ１０（不図示）も選択され、同相の信号ＩＮが入力されて伝播される追加信号径路ＰＰ１が確立される。追加信号径路ＰＰ１は、前述したように選択されているタップＴＡＰ５の段間接続端子で信号径路が遮断（Ｂ６）される。

尚、最終段タップＴＡＰｎからは接地電位であるローレベル信号が伝播されるが（信号径路ＬＰ０、ＬＰ１）、同時に選択されるタップＴＡＰ７、ＴＡＰ１０の段間接続端子で信号径路が遮断（Ｂ８、Ｂ１１）されることは言うまでもない。

尚、本来のタップ選択信号に加えて追加選択されるタップ選択信号は、第１および第２回路例の何れの場合も同時に選択される場合を示したが、次のタップ選択信号への切り替わりに先立ち追加選択されればよく、必ずしも同時に選択される必要はない。例えば、タップ切り替えに先立つタイミングで出力される制御信号（不図示）等があれば、この制御信号に応じて追加選択のためのタップ選択信号を出力するような構成とすることも可能である。

以上、詳細に説明したように本発明の実施形態によれば、対象信号が伝播されるタップの前段タップから段間接続端子を介して入力される不要信号は、選択されているタップにおいて段間接続端子が接続されているナンドゲートの出力信号がハイレベルに固定されるので、対象信号の信号径路にまで伝播されてしまうことはない。タップの切り替え時、ハザードにより非選択状態を維持すべきタップ選択信号ＴＡＰ［ｎ：０］が一時的に選択状態となり、誤った位置のタップから対象信号が伝播してしまう場合にも、本来の選択位置にあるタップの段間接続端子において信号伝播を阻止することができる。信号切り替え時の誤活性に伴い誤った遅延信号が出力端子ＯＵＴから出力されてしまうことを防止することができる。

また、２つのタップ選択信号を選択することにより、現に選択されているタップから、所定距離遡った位置にあるタップまでの何れかのタップに選択を切り替える際、切り替え前後のタップ間に挟まれた信号経路上の信号レベルは、切り替わり後の対象信号に対して整合性のよい信号レベルとなる。切り替えの際、出力信号における不要な信号レベルのばたつきを防止することができる。

また、入力端子ＩＮから各タップの信号入力端子までの信号径路をツリー構造にしたので、入力信号ＩＮの伝播遅延時間を同等とすることができる。タップが多段に直列接続されて遅延回路が構成される場合にも、何れのタップへの入力信号ＩＮの信号径路の遅延時間も同等とすることができ、所定遅延時間を精度よく付与することができる。

また、タップの接続段数が多段となり２進数列が多ビット構成となる場合にも、フリップフロップの構成数を抑えながらデコードビット列を同期化して取得することが可能となる。回路規模を抑制しながら、選択されるタップを切り替える際のタップ選択信号の誤出力を生ずることがなく、タップの切り替えを安定して行うことができる。

尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。

本発明の実施形態の遅延回路を示す回路図である。 実施形態におけるタップ選択回路を示す回路図である。 第２図において複数タップを同時選択する第１回路例を示す回路図である。 第３図の第１回路例により同時選択される場合の対応表である。 第２図において複数タップを同時選択する第２回路例を示す回路図である。 第５図の第２回路例により同時選択される場合の対応表である。 複数タップを同時選択する場合に、遅延回路におけるタップの切り替え動作を示す説明図である。 従来技術における遅延回路を示す回路図である。

Claims (8)

1. 直列接続される複数の単位遅延ユニットのうち、何れか１つの単位遅延ユニットから対象信号を入力し所定遅延時間を付与する遅延回路であって、
   前記単位遅延ユニットは、
   選択状態を示すユニット選択信号に応じて、第１入力端子からの信号を伝播して伝播信号を出力する第１論理部と、
   非選択状態を示すユニット選択信号に応じて、第２入力端子からの信号を伝播して伝播信号を出力する、前記第１論理部と同等の伝播遅延時間を有する第２論理部と、
   前記第１論理部から出力され、または前記第２論理部から出力される前記伝播信号を、出力端子に伝播して出力する第３論理部とを備え、
   前記第１入力端子には対象信号が入力されると共に、前記第２入力端子には前段の単位遅延ユニットの出力端子が接続され、
   選択状態を示すユニット選択信号に応じて、選択状態を示すユニット追加選択信号を有し、直列接続される複数の単位遅延ユニットのうち、前記ユニット選択信号に応じて選択状態とされる単位遅延ユニットと共に、該単位遅延ユニットから信号伝播方向に所定距離遡った位置にある単位遅延ユニットを選択状態とすることを特徴とする遅延回路。
2. 非選択状態を示すユニット選択信号に応じて前記第１論理部から出力される伝播信号、および、選択状態を示すユニット選択信号に応じて前記第２論理部から出力される伝播信号は、所定論理レベルに固定されることを特徴とする請求項１に記載の遅延回路。
3. 前記第１論理部は選択状態を示すユニット選択信号に応じて、前記第２論理部は非選択状態を示すユニット選択信号に応じて、前記第３論理部は前記所定論理レベルの入力により、論理反転機能を奏することを特徴とする請求項２に記載の遅延回路。
4. 前記第１入力端子に対象信号が入力され、該対象信号の信号伝播が可能な状態に維持されてなる、単独の単位遅延ユニットをさらに備え、
   前記単位遅延ユニットにおける単位遅延時間を計測可能とすることを特徴とする請求項１乃至３のうち少なくとも何れか１項に記載の遅延回路。
5. 前記対象信号は、多段に配置されるバッファ回路ごとに順次枝分かれするツリー構造を有して各単位遅延ユニットの第１入力端子に接続される互いに等価な遅延成分の信号径路を介して、すべての単位遅延ユニットに同時に供給されることを特徴とする請求項１乃至４のうち少なくとも何れか１項に記載の遅延回路。
6. 直列接続される複数の単位遅延ユニットを識別する２進数列のうち、
   所定ビット数の上位ビット列をデコードする上位デコーダと、
   残りの下位ビット列をデコードする下位デコーダと、
   前記上位デコーダおよび前記下位デコーダから出力される、上位デコードビット列および下位デコードビット列を同期して取得する同期取得部と、
   前記同期取得部により取得された、前記上位デコードビット列と前記下位デコードビット列とをビットごとに組み合わせて論理積演算する論理演算部とを備えることを特徴とする請求項１乃至３のうち少なくとも何れか１項に記載の遅延回路。
7. 直列接続される複数の単位遅延ユニットのうち、選択される何れか１つの単位遅延ユニットから対象信号を入力し所定遅延時間を付与する遅延回路の制御方法であって、
   選択される単位遅延ユニットにおいて、入力される対象信号が伝播する信号径路が確立されると共に、前段の単位遅延ユニットからの信号径路が遮断される選択ステップと、
   非選択の単位遅延ユニットにおいて、対象信号が伝播する信号径路が遮断されると共に、前段の単位遅延ユニットからの信号径路が確立される非選択ステップと、
   選択される単位遅延ユニットに加えて、該単位遅延ユニットから信号伝播方向に所定距離遡った位置にある単位遅延ユニットを追加選択する追加選択ステップとを有することを特徴とする遅延回路の制御方法。
8. 前記追加選択ステップは、単位遅延ユニットの選択が、現に選択されている単位遅延ユニットから信号伝播方向に所定距離遡った位置までの間に配置されている単位遅延ユニットに切り替わることに先立ち行われることを特徴とする請求項７に記載の遅延回路の制御方法。

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