KR19990018191A

KR19990018191A - 지연시간조정회로

Info

Publication number: KR19990018191A
Application number: KR1019970041309A
Authority: KR
Inventors: 김산홍
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1997-08-26
Filing date: 1997-08-26
Publication date: 1999-03-15

Abstract

본 발명은 ASIC(application specific integrated circuit)에 탑재되는 지연시간조정회로에 관한 것으로, 구체적으로 ASIC에 구현된 각 회로블록간의 연결패스에 있어서 해당 신호의 전달에 따른 지연시간의 조정이 가능한 지연시간조정회로에 관한 것으로, 서로 다른 지연시간을 갖는 복수개의 신호전달부(200, 210)와, 선택신호의 입력에 응답하여 상기 복수개의 신호전달부(200, 210)의 입력중 해당 입력을 출력하는 선택출력부(230)와, 상기 선택신호를 출력하는 선택부(220)를 포함하고, 상기 선택부(220)의 선택신호 출력에 따라 선택출력부(230)는 복수개의 신호전달부(200, 210)의 입력중 대응된 신호의 입력을 출력하여 ASIC에 구현된 두 블록간의 신호전달을 해당하는 지연시간을 갖도록 한다.

Description

지연시간조정회로

본 발명은 ASIC(application specific integrated circuit)에 탑재되는 지연시간조정회로에 관한 것으로서, 구체적으로 ASIC에 구현된 각 회로블록간의 연결패스에 있어서 해당 신호의 전달에 따른 지연시간의 조정이 가능한 지연시간조정회로에 관한 것이다.

현재, 원하는 기능의 회로를 집적하여 하나의 IC로 만드는 ASIC은 크게 사용자의 주문 그대로 처음부터 회로를 설계하여 만드는 주문형(custom) IC와, 기본적인 게이트들을 여러 개 배열해 놓고 이들 사이의 배선만 이어주는 게이트 어레이(gate array), 그리고 카운터, 타이머, 플립플롭 등 기본적인 부품을 칩에 미리 구성해 놓고 반제품으로부터 이들을 칩 내에서 연결하여 원하는 회로를 만드는 표준셀(standard cell) 등으로 구현되고 있다.

한편, ASIC 라이브러리(library)를 이용하여 해당 회로 설계한 후 설계된 회로를 해당 제조 공정을 통해 칩으로 구현하게 된다. 그리고 설계에 따라 완성된 ASIC 칩(chip)을 테스트하게 되는데, 이때 설계시 원하는 결과의 다른 결과를 얻게 될 수 있다. 이러한 경우 원인을 분석하여 해당 회로의 레이아웃(Layout)을 다시 하게 된다. 그러나 이런 경우에는 많은 시간과 비용이 발생되는 등의 많은 문제점을 발생시킨다.

구체적으로, ASIC 칩이 설계시와 다른 특성을 나타내는 경우로 다음과 같은 경우를 들 수 있다. 예를 들어 ASIC에 구현되 특징 패스(path)의 지연시간이 짧아져서 전체적인 ASIC 칩의 동작이 비정상적으로 되는 경우가 발생할 수 있다. 이러한 경우에는 해당 패스에 지연회로를 삽입해야 한다. 그러나 이러한 경우 전체적인 ASIC의 레이아웃을 수정해야 한다.

그러나, ASIC의 설계시에 이러한 경우를 예상하여 임의의 지연회로를 부가하고, 이 지연회로를 통하여 해당 패스의 지연시간을 조정 할 수 있게 된다면 상기한 문제점을 해결할 수 있다. 그러므로 ASIC의 레이아웃의 수정없이 해당 패스의 지연시간을 조정할 수 있을 것이다. 또한 ASIC의 재설계에 따른 많은 시간과 비용의 발생을 절감 할 수 있게 된다.

따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위하여 제안된 것으로서 ASIC 칩에 구현되는 특성 패스의 지연시간을 조정할 수 있는 지연시간조정회로를 제공하는데 있다.

도1은 본 발명의 적용예를 설명하기 위한 도면;

도2는 본 발명의 바람직한 실시예로서 삼상버퍼를 사용한 경우의 지시연시간조정회로의 회로도;

도3은 본 발명의 바람직한 다른 실시예로서 멀티플렉서를 사용한 경우의 지시연시간조정회로의 회로도;

도면의 주요 부분에 대한 부호의 설명

200, 210 : 신호전달부 220 : 선택부

230 : 선택출력부 230a : 멀티플렉서

상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, ASIC에 있어서 지연시간조정회로는; 서로 다른 지연시간을 갖는 복수개의 신호 전달부와; 선택신호의 입력에 응답하여 상기 복수개의 신호전달부의 입력중 해당 입력을 출력하는 선택출력부와; 상기 선택신호를 출력하는 선택부를 포함하며, 상기 ASIC에 구성된 두 블록간에 신호전달이 선택된 신호전달부의 특성에 따라 일정시간 지연되어 전달된다.

이 실시예에 있어서, 상기 선택출력부는 상기 선택신호의 입력에 응답하여 상기 복수개의 신호전달부의 각각의 입력을 출력/차단되는 복수개의 삼상버퍼를 포함한다.

이 실시예에 있어서, 상기 선택출력부는 상기 선택신호의 입력에 응답하여 상기 복수개의 신호전달부의 입력중 해당 입력을 출력하는 멀티플렉서로 구성된다.

이 실시예에 있어서, 상기 선택부는 레이저퓨즈(laser fuse)로 구성되며, 상기 레이저퓨즈의 절단 유무에 따라 상기 선택신호가 출력한다.

이 실시예에 있어서, 상기 선택부는 전기적퓨즈(electrical fuse)로 구성되어, 상기 전기적퓨즈의 절단 유무에 따라 상기 선택신호가 출력된다.

이 실시예에 있어서, 상기 선택부는 레지스터로 구성되어, 상기 레지스터의 설정에 따라 상기 선택신호가 출력된다.

이상과 같은 본 발명에 의하면, 선택부의 선택신호 출력에 따라 선택출력부는 복수개의 신호전달부의 입력중 대응된 신호의 입력을 출력하여 ASIC에 구현된 두 블록간의 신호전달을 해당되는 지연시간을 갖도록 한다.

(실시예)

이하 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명한다.

도1은 본 발명의 적용예를 설명하기 위한 도면이다.

도1을 참조하여, ASIC 내에 임의의 두 블록, 제1 기능블록(100), 제2기능블록(110)이 있는 경우 이 두 블록간에 해당 신호를 전달하기 위한 전달회로(120)가 구현되고, 상기 전달회로(120)는 일정 지연시간(delay time)을 갖고 신호를 전달하게 된다. 이러한 경우, 상기 전달회로(120)에 의한 지연시간은 그 특성에 따라 고정되기 때문에 상술한 바와 같은 문제점을 갖게 된다.

이때, 상기 제1 및 제2 기능블록간에 상기 전달회로(120)를 대신하여 본 발명의 실시예에 따른 지연시간조정회로를 구성하여 해당 지연시간을 조절할 수 있다. 이 실시예에서는 2개의 패스를 갖는 경우를 예를 들어 설명하며, 서로 다른 지연시간을 갖는 패스를 더욱 다양하게 증가할 수도 있다.

도2는 본 발명의 바람직한 실시예로서 삼상버퍼를 사용한 경우의 지시연시간조정회로의 회로도이고, 도3은 본 발명의 바람직한 다른 실시예로서 멀티플렉서를 사용한 경우의 지시연시간조정회로의 회로도이다.

도2를 참조하면, 본 발명의 신규한 지연시간조정회로는 서로 다른 지연시간을 갖는 제1 신호전달부(200) 및 제2 신호전달부(210)와, 상기 제1 및 제2 신호전달부(200, 210) 중 하나를 선택하기 위한 선택신호를 출력하는 선택부(220)와, 상기 선택신호의 입력에 응답하여 상기 제1 및 제2 신호전달부(200, 210) 입력중 해당되는 하나의 입력을 출력하는 선택출력부(230)를 포함하여 구성된다.

상기 선택부(220)는 다양한 방법에 의해 구성될 수 있다. 예컨대, 하드웨어(hardware)적인 방법으로는 레이저퓨즈(laser fuse), 전기적퓨즈(electrical fuse)등으로 구성하여 해당되는 퓨즈절단(fuse ctting)방법으로 절단하여 해당되는 선택신호가 출력되도록 할 수 있다. 또한 소프트웨어적인 방법으로서 레지스터(register)를 사용하여 구성하고, 해당 레지스터의 설정을 소프트웨어로서 설정하도록 할 수 도 있다.

상기 선택출력부(230)는 상기 제1, 제2 신호전달부(200, 210)의 출력을 각각 입력하여 상기 선택신호의 입력에 응답하여 출력하는 제1 및 제2 삼상버퍼(231, 232)와, 상기 선택신호를 반전하여 상기 제2 삼상버퍼(232)로 출력하는 인버터(233)를 포함하여 구성된다. 이와 같이 상기 선택출력부(230)를 삼상버퍼를 사용하여 구성이 가능하나 첨부도면 도 3에서 도시하고 있는바와 같이, 멀티플렉서(mltiplexor)(230a)를 사용하여 구성이 가능하다.

이상과 같은 본 발명에 의하면, 지연회로를 통하여 해당 패스의 지연시간을 조정할 수 있으므로 ASIC의 레이아웃의 수정없이 해당 패스의 지연시간을 조절할 수 있어 ASIC의 재설계에 따른 많은 시간과 비용의 발생을 절감 할 수 있다. 또한 이러한 지연시간조정회로를 라이부러리화하여 ASIC의 설계에 유연성을 갖게 할 수 있다.

Claims

ASIC에 있어서; 서로 다른 지연시간을 갖는 복수개의 신호전달부와; 선택신호의 입력에 응답하여 상기 복수개의 신호전달부의 입력중 해당 입력을 출력하는 선택출력부와; 상기 선택신호를 출력하는 선택부를 포함하여, 상기 ASIC에 구성된 두 블록간의 신호전달이 선택된 신호전달부의 특성에 따라 일정시간 지연되어 전달되는 것을 특징으로 하는 지연시간조정회로.
제1항에 있어서, 상기 선택출력부는 상기 선택신호의 입력에 응답하여 상기 복수개의 신호전달부의 각각의 입력을 출력/차단되는 복수개의 삼상버퍼를 포함하는 것을 특징으로 하는 지연시간조정회로.
제1항에 있어서, 상기 선택출력부는 상기 선택신호의 입력에 응답하여 상기 복수개의 신호전달부의 입력중 해당입력을 출력하는 멀티플렉서로 구성되는 것을 특징으로 하는 지연시간조정회로.
제1항에 있어서, 상기 선택부는 레이저퓨즈(laser fuse)로 구성되어, 상기 레이저퓨즈의 절단 유부에 따라 선택신호가 출력되는 것을 특징으로 하는 지연시간조정회로.
제1항에 있어서, 상기 선택부는 전기적퓨즈(electrical fuse)로 구성되어, 상기 전기적퓨즈의 절단 유무에 따라 상기 선택신호가 출력되는 것을 특징으로 하는 지연시간조정회로.
제1항에 있어서, 상기 선택부는 레지스터로 구성되어, 상기 레지스터의 설정에 따라 상기 선택신호가 출력되는 것을 특징으로 하는 지연시간조정회로.