JPH05129911A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPH05129911A JPH05129911A JP3285799A JP28579991A JPH05129911A JP H05129911 A JPH05129911 A JP H05129911A JP 3285799 A JP3285799 A JP 3285799A JP 28579991 A JP28579991 A JP 28579991A JP H05129911 A JPH05129911 A JP H05129911A
- Authority
- JP
- Japan
- Prior art keywords
- delay
- circuit
- input
- output
- input terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【目的】遅延回路の遅延量変更が生じた場合、外部での
調整や回路変更をすることなしに、電気的な信号レベル
を変えることで、要求する遅延量をもった遅延回路に変
更できること。 【構成】入力選択部６と出力選択部７との間を、遅延回
路１をつなぐパス２が、並列に複数本構成され、制御部
８の入力信号５に入力される電気的な信号により、その
間のパスが選択され、そのパスに含まれる遅延回路１の
数により、入力端子３から出力端子４までの遅延量が決
定する様構成されている。 【効果】回路設計後の遅延回路の遅延量変更の場合、外
部素子追加や再設計なしに、本遅延回路の制御部入力信
号の電気的なレベルを変えるだけで、要求する遅延量を
実現できる。
調整や回路変更をすることなしに、電気的な信号レベル
を変えることで、要求する遅延量をもった遅延回路に変
更できること。 【構成】入力選択部６と出力選択部７との間を、遅延回
路１をつなぐパス２が、並列に複数本構成され、制御部
８の入力信号５に入力される電気的な信号により、その
間のパスが選択され、そのパスに含まれる遅延回路１の
数により、入力端子３から出力端子４までの遅延量が決
定する様構成されている。 【効果】回路設計後の遅延回路の遅延量変更の場合、外
部素子追加や再設計なしに、本遅延回路の制御部入力信
号の電気的なレベルを変えるだけで、要求する遅延量を
実現できる。
Description
【０００１】
【産業上の利用分野】本発明は論理回路に関し、特に遅
延回路の構成に関する。
延回路の構成に関する。
【０００２】
【従来の技術】従来の遅延回路の挿入方法は、図９のよ
うに、入力端子３から出力端子４までに、３個の論理回
路１９が持つ遅延量以外に遅延量が必要である場合は、
図１０のように、入力端子３から出力端子４までの間に
必要量の２個の遅延回路１を挿入していた。
うに、入力端子３から出力端子４までに、３個の論理回
路１９が持つ遅延量以外に遅延量が必要である場合は、
図１０のように、入力端子３から出力端子４までの間に
必要量の２個の遅延回路１を挿入していた。
【０００３】また図１１において、従来の半導体集積回
路２０は、２個の論理回路１９と、入力端子２１と、出
力端子２２とを有し、２個の論理回路１９がパス２で接
続されている。このような遅延回路もあった。
路２０は、２個の論理回路１９と、入力端子２１と、出
力端子２２とを有し、２個の論理回路１９がパス２で接
続されている。このような遅延回路もあった。
【０００４】図１１のように、半導体集積回路２０を設
計した後の遅延回路の挿入は、図１２のように、遅延用
集積回路２３の入力ピン２４と前記集積回路２０の出力
ピン２２をジャンパー線２６などで、電気的に接続を行
なうことにより、要求する遅延量を構成していた。集積
回路２３は、２個の遅延回路１，入力端子２４，出力端
子２５を備えている。
計した後の遅延回路の挿入は、図１２のように、遅延用
集積回路２３の入力ピン２４と前記集積回路２０の出力
ピン２２をジャンパー線２６などで、電気的に接続を行
なうことにより、要求する遅延量を構成していた。集積
回路２３は、２個の遅延回路１，入力端子２４，出力端
子２５を備えている。
【０００５】また、挿入する遅延回路の遅延量に関して
も、電源電圧，周囲温度，製造上によるばらつきを考
え、予想される最悪のマージンを考慮して挿入しなけれ
ばならなかった。前記マージンは、要求する遅延量が大
きければ大きい程、マージン幅も大きくなり、よりいっ
そうの検討が必要となっていた。
も、電源電圧，周囲温度，製造上によるばらつきを考
え、予想される最悪のマージンを考慮して挿入しなけれ
ばならなかった。前記マージンは、要求する遅延量が大
きければ大きい程、マージン幅も大きくなり、よりいっ
そうの検討が必要となっていた。
【０００６】
【発明が解決しようとする課題】このような従来の遅延
回路の挿入では、挿入できる遅延量が不変のもので、任
意の遅延量を得ることが困難であり、回路設計時点での
遅延量の設定については、電源電圧，周囲温度範囲，製
造ばらつきを考慮した上で、その妥当性を確認しなけれ
ばならない。
回路の挿入では、挿入できる遅延量が不変のもので、任
意の遅延量を得ることが困難であり、回路設計時点での
遅延量の設定については、電源電圧，周囲温度範囲，製
造ばらつきを考慮した上で、その妥当性を確認しなけれ
ばならない。
【０００７】さらに、製品設計のレイアウト中において
も、製品の変更による遅延量の変更や、設計上の遅延時
間の検討等が誤まっていた場合、外部素子、本例では遅
延用集積回路２０を抑えることによる対策や、再度製品
を作り直さなければならず、コストアップや設計納期の
遅れ等が生じていた。
も、製品の変更による遅延量の変更や、設計上の遅延時
間の検討等が誤まっていた場合、外部素子、本例では遅
延用集積回路２０を抑えることによる対策や、再度製品
を作り直さなければならず、コストアップや設計納期の
遅れ等が生じていた。
【０００８】本発明の目的は、前記のような問題点を解
決し、遅延量の変更が要求された場合には制御用入力端
子の電気的な信号レベルを変えることにより、回路の変
更なしに、その場で要求する遅延量が得られるようにし
た論理回路を提供することにある。
決し、遅延量の変更が要求された場合には制御用入力端
子の電気的な信号レベルを変えることにより、回路の変
更なしに、その場で要求する遅延量が得られるようにし
た論理回路を提供することにある。
【０００９】
【課題を解決するための手段】本発明の論理回路の構成
は、入力端子と出力端子との間に、入力選択回路，複数
の遅延回路，出力選択回路を設け、前記入力，出力選択
回路を制御する手段を設け、少なくとも１個の前記遅延
回路が選択されるように、前記手段が作用することを特
徴とする。
は、入力端子と出力端子との間に、入力選択回路，複数
の遅延回路，出力選択回路を設け、前記入力，出力選択
回路を制御する手段を設け、少なくとも１個の前記遅延
回路が選択されるように、前記手段が作用することを特
徴とする。
【００１０】
【実施例】図１は本発明の一実施例の集積回路を示すブ
ロック図である。図１において、本実施例は、３本の制
御用入力端子５に与えられる電気的な信号レベルによ
り、制御部８で作られた制御信号が、入力制御パス１２
を通って、入力選択部６と出力制御パス１３を通って、
出力選択部７へ各々入力される。この制御信号により、
入力端子３から出力端子４までの間に、１個のパス２な
いしはフィードバックされたパス９を何回かループして
複数の遅延回路１を含む遅延回路のパスが構成される。
介在した分の遅延回路１の数により遅延量は決まるの
で、要求する遅延量になる様、制御用入力端子５に電気
的な信号レベルを与える。
ロック図である。図１において、本実施例は、３本の制
御用入力端子５に与えられる電気的な信号レベルによ
り、制御部８で作られた制御信号が、入力制御パス１２
を通って、入力選択部６と出力制御パス１３を通って、
出力選択部７へ各々入力される。この制御信号により、
入力端子３から出力端子４までの間に、１個のパス２な
いしはフィードバックされたパス９を何回かループして
複数の遅延回路１を含む遅延回路のパスが構成される。
介在した分の遅延回路１の数により遅延量は決まるの
で、要求する遅延量になる様、制御用入力端子５に電気
的な信号レベルを与える。
【００１１】図２は図１のブロック図の具体的回路構成
例を示す回路図である。
例を示す回路図である。
【００１２】図２において、制御部８はカウンタ１１と
制御回路１４とを有する。出力選択部７は４個のＯＲゲ
ートと１個のＡＮＤゲートとを有する。入力選択部６
は、４個のＯＲゲートを有する。遅延部分は、遅延回路
１と、遅延量の少ない遅延回路１０の組み合せからな
る。
制御回路１４とを有する。出力選択部７は４個のＯＲゲ
ートと１個のＡＮＤゲートとを有する。入力選択部６
は、４個のＯＲゲートを有する。遅延部分は、遅延回路
１と、遅延量の少ない遅延回路１０の組み合せからな
る。
【００１３】図２において、制御用入力端子５に入力さ
れるクロック数により、制御部８の中のカウンタ１１と
制御回路１４により、入力制御パス１２と出力制御パス
１３に電気的な信号レベルが与えられ、入力選択部６と
出力選択部７で、入力端子３から出力端子４までの遅延
回路で構成されたパスが作られる。図２における出力遅
延の種類とその時の立ち上がり時間を例にとり、グラフ
に示したのが、図３である。
れるクロック数により、制御部８の中のカウンタ１１と
制御回路１４により、入力制御パス１２と出力制御パス
１３に電気的な信号レベルが与えられ、入力選択部６と
出力選択部７で、入力端子３から出力端子４までの遅延
回路で構成されたパスが作られる。図２における出力遅
延の種類とその時の立ち上がり時間を例にとり、グラフ
に示したのが、図３である。
【００１４】図３において、基本となる遅延回路１に加
えて、遅延量の少ない遅延回路１０の組み合せで構成さ
れたパスが、６種類の遅延量を持ったパスが作られる。
えて、遅延量の少ない遅延回路１０の組み合せで構成さ
れたパスが、６種類の遅延量を持ったパスが作られる。
【００１５】このため、設計時に要求される遅延量を遅
延量１５として設定しておけば、設計完了の製品におい
て遅延量の変更が必要となった際、制御入力端子５のク
ロック数を変えることで、必要な遅延量をもったパスを
容易に構成することができる。
延量１５として設定しておけば、設計完了の製品におい
て遅延量の変更が必要となった際、制御入力端子５のク
ロック数を変えることで、必要な遅延量をもったパスを
容易に構成することができる。
【００１６】図４は、フリップフロップ回路１６のＱ出
力のパルス幅が不足し、閉ループ回路１７内の遅延回路
１の遅延量の変更が必要となる場合を示す回路図である
が、設計完了後の製品においては外部での調節は不可能
であり、再度回路設計をやり直さなければならない。
力のパルス幅が不足し、閉ループ回路１７内の遅延回路
１の遅延量の変更が必要となる場合を示す回路図である
が、設計完了後の製品においては外部での調節は不可能
であり、再度回路設計をやり直さなければならない。
【００１７】そこで、図５のように、図２の回路例の遅
延回路を挿入しておけば、制御用入力端子５に入力する
クロック数を変えることで、フリップフロップ回路１６
のＱ出力に要求するパルス（所定幅のパルス）を出力す
ることができる。
延回路を挿入しておけば、制御用入力端子５に入力する
クロック数を変えることで、フリップフロップ回路１６
のＱ出力に要求するパルス（所定幅のパルス）を出力す
ることができる。
【００１８】図４では、所定のパルス幅が得られず、狭
すぎる場合には、図５によりパルス幅を増大できる。
すぎる場合には、図５によりパルス幅を増大できる。
【００１９】図６は図１のブロック図の具体的回路構成
の他例を示す回路図である。図７は図６の出力遅延量を
示す図である。図８（Ａ）は図６の例を用いることによ
り対策例を示す回路図である。
の他例を示す回路図である。図７は図６の出力遅延量を
示す図である。図８（Ａ）は図６の例を用いることによ
り対策例を示す回路図である。
【００２０】図６において、制御部８は２個のインバー
タ回路２７を有し、入力選択部６は４個のＮＡＮＤゲー
タ１８を有し、出力選択部７は４入力のＮＡＮＤゲート
１８を有する。本例は、図２に比較して、回路構成が簡
単で素子使用数が削減されている。
タ回路２７を有し、入力選択部６は４個のＮＡＮＤゲー
タ１８を有し、出力選択部７は４入力のＮＡＮＤゲート
１８を有する。本例は、図２に比較して、回路構成が簡
単で素子使用数が削減されている。
【００２１】本回路動作は、図２の例と同様であり、入
力制御信号５の電気的レベルにより、図７のように、４
種類の遅延量が構成できる。図２の例と同様に、初期値
の遅延量要求値１５に設定しておけば、設計完了後の製
品に対して遅延量の変更があった場合、前記入力制御信
号５の電気的レベルにより変更が可能となる。
力制御信号５の電気的レベルにより、図７のように、４
種類の遅延量が構成できる。図２の例と同様に、初期値
の遅延量要求値１５に設定しておけば、設計完了後の製
品に対して遅延量の変更があった場合、前記入力制御信
号５の電気的レベルにより変更が可能となる。
【００２２】図８の（Ａ）の集積回路２０は、図６の回
路の他に、２個の遅延回路１と、３個の出力端子２２
と、Ｑ０，Ｑ１，Ｑ２出力を有するフリップフロップ回
路１６とを有する。
路の他に、２個の遅延回路１と、３個の出力端子２２
と、Ｑ０，Ｑ１，Ｑ２出力を有するフリップフロップ回
路１６とを有する。
【００２３】図８（Ａ）のように、集積回路２０の出力
端子の同時動作が原因で発生する過渡電流における電源
ラインのノイズ発生があるが、これを防止するため、出
力端子２２の同時動作回避を行なう場合は、遅延量の上
限下限が制限される。このため、図６の例の遅延回路を
挿入しておけば、制御用入力端子５に入力する電気的な
レベルを変えることで、隣接する出力端子との同時動作
を回避することができる。
端子の同時動作が原因で発生する過渡電流における電源
ラインのノイズ発生があるが、これを防止するため、出
力端子２２の同時動作回避を行なう場合は、遅延量の上
限下限が制限される。このため、図６の例の遅延回路を
挿入しておけば、制御用入力端子５に入力する電気的な
レベルを変えることで、隣接する出力端子との同時動作
を回避することができる。
【００２４】図８の（Ａ）の端子２２の各波形Ｐ１，Ｐ
２，Ｐ３は、図８の（Ｂ）に示すように、互いに遅延し
ており、同時動作することがなくなる。
２，Ｐ３は、図８の（Ｂ）に示すように、互いに遅延し
ており、同時動作することがなくなる。
【００２５】以上のように、本発明によれば、入力端子
３の後段にある入力選択部６と出力端子４の前段にある
出力選択部７の間を遅延回路１でつながれたパスが、複
数本並列に接続され、前記遅延回路１でつながれたパス
は出力選択部７以外に入力選択部６にフィードバックし
て入力され、入力選択部６と出力選択部７の選択信号
は、この選択部とは別の入力端子５のある制御部８によ
る電気的な信号で制御し、その信号状態で、前者入力端
子３から出力端子４までの電気的に接続されるパスを決
定し、そのパスに含まれる遅延回路１の数を変えること
で、遅延量を変化させて決定することができる。
３の後段にある入力選択部６と出力端子４の前段にある
出力選択部７の間を遅延回路１でつながれたパスが、複
数本並列に接続され、前記遅延回路１でつながれたパス
は出力選択部７以外に入力選択部６にフィードバックし
て入力され、入力選択部６と出力選択部７の選択信号
は、この選択部とは別の入力端子５のある制御部８によ
る電気的な信号で制御し、その信号状態で、前者入力端
子３から出力端子４までの電気的に接続されるパスを決
定し、そのパスに含まれる遅延回路１の数を変えること
で、遅延量を変化させて決定することができる。
【００２６】
【発明の効果】以上説明したように、本発明は、集積回
路に挿入された遅延回路の遅延量を特に設計完了後の製
品に対して変更しなければならない時に、外部入力端子
の電気的レベルや入力されるクロック数の変更により、
遅延量が変えられるため、集積回路の回路変更や外部素
子による調整などなしに変更できるので、単納期で小コ
ストで変更でき、集積回路設計値の外部素子追加のスペ
ースがない場合、追加スペースがいらないという効果を
有する。
路に挿入された遅延回路の遅延量を特に設計完了後の製
品に対して変更しなければならない時に、外部入力端子
の電気的レベルや入力されるクロック数の変更により、
遅延量が変えられるため、集積回路の回路変更や外部素
子による調整などなしに変更できるので、単納期で小コ
ストで変更でき、集積回路設計値の外部素子追加のスペ
ースがない場合、追加スペースがいらないという効果を
有する。
【図１】本発明の一実施例の論理回路を示すブロック図
である。
である。
【図２】図１の具体的回路構成例を示す回路図である。
【図３】図２の遅延回路の動作を示す図である。
【図４】フリップフロップ回路の一例を示す回路図であ
る。
る。
【図５】図４の回路に図２の回路を適用した場合の回路
図である。
図である。
【図６】図１の具体的回路構成の他例を示す回路図であ
る。
る。
【図７】図６の動作を示す図である。
【図８】（Ａ），（Ｂ）は図６の回路を集積回路に適用
した場合をそれぞれ示す回路図，その波形図である。
した場合をそれぞれ示す回路図，その波形図である。
【図９】従来の遅延回路の第１の例を示す回路図であ
る。
る。
【図１０】従来の遅延回路の第２の例を示す回路図であ
る。
る。
【図１１】従来の遅延回路の第３の例を示す回路図であ
る。
る。
【図１２】従来の遅延回路の第４の例を示す回路図であ
る。
る。
１ 遅延回路 ２ 遅延回路をつなぐパス ３ 入力端子 ４ 出力端子 ５ 制御用入力端子 ６ 入力選択部 ７ 出力選択部 ８ 制御部 ９ 入力選択部へフィードバックされたパス １０ 遅延量の少ない遅延回路 １１ カウンタ １２ 入力制御パス １３ 出力制御パス １４ 制御回路 １５ 要求する遅延量 １６ フリップフロップ回路 １７ 閉ループ回路 １８ ＮＡＮＤゲート（否論理積回路） １９ 論理回路 ２０ 集積回路 ２１ 集積回路の入力端子 ２２ 集積回路の出力端子 ２３ 遅延用集積回路 ２４ 遅延用集積回路の入力端子 ２５ 遅延用集積回路の出力端子 ２６ ジャンパー線 ２７ インバーター回路
Claims (2)
- 【請求項１】 入力端子と出力端子との間に、入力選択
回路，複数の遅延回路，出力選択回路を設け、前記入
力，出力選択回路を制御する手段を設け、少なくとも１
個の前記遅延回路が選択されるように、前記手段が作用
することを特徴とする論理回路。 - 【請求項２】 遅延回路の出力が入力選択回路にフィー
ドバックされ、複数の遅延回路が選択されるように、手
段が作用する請求項１記載のの論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3285799A JPH05129911A (ja) | 1991-10-31 | 1991-10-31 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3285799A JPH05129911A (ja) | 1991-10-31 | 1991-10-31 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05129911A true JPH05129911A (ja) | 1993-05-25 |
Family
ID=17696232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3285799A Pending JPH05129911A (ja) | 1991-10-31 | 1991-10-31 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05129911A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990018191A (ko) * | 1997-08-26 | 1999-03-15 | 윤종용 | 지연시간조정회로 |
| WO2001078234A1 (fr) * | 2000-04-07 | 2001-10-18 | Advantest Corporation | Circuit retard et oscillateur en anneau |
| WO2003028215A2 (en) * | 2001-09-26 | 2003-04-03 | General Atomics | Tunable oscillator |
| KR100476863B1 (ko) * | 1997-07-24 | 2005-07-12 | 삼성전자주식회사 | 딜레이인터페이스회로 |
| US7304520B2 (en) | 2005-05-17 | 2007-12-04 | Samsung Electronics Co., Ltd. | Delay circuit and semiconductor device including same |
-
1991
- 1991-10-31 JP JP3285799A patent/JPH05129911A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100476863B1 (ko) * | 1997-07-24 | 2005-07-12 | 삼성전자주식회사 | 딜레이인터페이스회로 |
| KR19990018191A (ko) * | 1997-08-26 | 1999-03-15 | 윤종용 | 지연시간조정회로 |
| WO2001078234A1 (fr) * | 2000-04-07 | 2001-10-18 | Advantest Corporation | Circuit retard et oscillateur en anneau |
| US6717479B2 (en) | 2000-04-07 | 2004-04-06 | Advantest Corporation | Delay circuit and ring oscillator |
| DE10164839B4 (de) * | 2000-04-07 | 2005-05-25 | Advantest Corp. | Ringoszillator |
| DE10196066B4 (de) * | 2000-04-07 | 2009-09-03 | Advantest Corp. | Verzögerungsschaltung |
| JP4729228B2 (ja) * | 2000-04-07 | 2011-07-20 | 株式会社アドバンテスト | 遅延回路およびリング発振器 |
| WO2003028215A2 (en) * | 2001-09-26 | 2003-04-03 | General Atomics | Tunable oscillator |
| WO2003028215A3 (en) * | 2001-09-26 | 2004-10-28 | Gen Atomics | Tunable oscillator |
| US7304520B2 (en) | 2005-05-17 | 2007-12-04 | Samsung Electronics Co., Ltd. | Delay circuit and semiconductor device including same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20030011677A (ko) | 넓은 주파수 대역에 대응할 수 있는 레지스터 및 이를이용한 신호 발생 방법 | |
| JPH05191233A (ja) | 遅延素子 | |
| JPH05129911A (ja) | 論理回路 | |
| US6075389A (en) | Operation speed measuring circuit and semiconductor device incorporating the same circuit | |
| JP2681972B2 (ja) | マスタスライス型半導体集積回路 | |
| JPH077809B2 (ja) | 集積回路 | |
| US5327022A (en) | Multiplexer circuit less liable to malfunction | |
| US6418547B1 (en) | Internal guardband for semiconductor testing | |
| JP3198999B2 (ja) | スキャンパス回路のクロックツリー形成方法 | |
| JPH03175720A (ja) | 半導体集積回路 | |
| KR100782616B1 (ko) | 메모리 칩 상의 발생기 시스템을 제어하는 제어기, 메모리 칩 상의 원격 시스템을 제어하는 제어기 및 메모리 칩 상의 발생기 시스템을 제어하는 방법 | |
| JPH07249976A (ja) | 同時変化出力によるノイズの低減回路 | |
| JPH058576B2 (ja) | ||
| US20230335206A1 (en) | Fuse block unit and fuse block system and memory device | |
| KR100619474B1 (ko) | 프로그래머블 클럭 제너레이터 | |
| JPS60116223A (ja) | ドライステ−トゲ−トの保護回路 | |
| JPS63217711A (ja) | パルス幅制御回路 | |
| US20030056185A1 (en) | Semiconductor integrated circuit design method | |
| JPH04134922A (ja) | 半導体集積回路 | |
| JPH01190025A (ja) | 半導体集積回路における出力制御回路 | |
| US20080209169A1 (en) | Output Stage Circuit Apparatus for a Processor Device and Method Therefor | |
| JPS6095370A (ja) | 集積回路装置 | |
| JPS6255574A (ja) | 半導体集積回路 | |
| JPS61126819A (ja) | 伝達遅延時間制御型論理回路 | |
| JP2005057177A (ja) | 半導体集積回路装置およびその設計方法と検査方法 |