JPH05191233A - 遅延素子 - Google Patents
遅延素子Info
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- JPH05191233A JPH05191233A JP4004017A JP401792A JPH05191233A JP H05191233 A JPH05191233 A JP H05191233A JP 4004017 A JP4004017 A JP 4004017A JP 401792 A JP401792 A JP 401792A JP H05191233 A JPH05191233 A JP H05191233A
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- delay time
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Abstract
(57)【要約】
【目的】 遅延素子において、遅延時間の設定値と実際
の遅延時間との差を補正する。 【構成】 遅延素子内に、遅延時間を所定値に設定した
遅延回路２１，３１，４１に加えて、遅延時間の設定値
を一定比率でずらした遅延回路２２，３２，４２および
遅延回路２３，３３，４３を設け、製造後に各遅延回路
の遅延時間を測定して、最も設定値に近いものを使用す
る。
の遅延時間との差を補正する。 【構成】 遅延素子内に、遅延時間を所定値に設定した
遅延回路２１，３１，４１に加えて、遅延時間の設定値
を一定比率でずらした遅延回路２２，３２，４２および
遅延回路２３，３３，４３を設け、製造後に各遅延回路
の遅延時間を測定して、最も設定値に近いものを使用す
る。
Description
【０００１】
【産業上の利用分野】本発明は、入力した伝達信号を所
定時間遅延させて出力する、遅延素子に関するものであ
る。
定時間遅延させて出力する、遅延素子に関するものであ
る。
【０００２】
【従来の技術】遅延素子は、従来、例えば、ＥＣＬ（Em
itter Coupled Logic ）を用いた回路システムにおい
て、信号のタイミングを調整することを目的として、多
用されている。
itter Coupled Logic ）を用いた回路システムにおい
て、信号のタイミングを調整することを目的として、多
用されている。
【０００３】このような遅延素子の回路構成の一例を、
図５に示す。
図５に示す。
【０００４】図において、１０１〜１０３は、それぞれ
遅延回路であり、例えば、抵抗やコンデンサ、コイル等
を組み合わせたものや、ＥＣＬ素子内に多数のゲートを
直列接続させて形成したもの等が知られている。
遅延回路であり、例えば、抵抗やコンデンサ、コイル等
を組み合わせたものや、ＥＣＬ素子内に多数のゲートを
直列接続させて形成したもの等が知られている。
【０００５】入力端子１３０から入力された、遅延させ
るべき信号（本願では「伝達信号」と称す）は、まず、
遅延回路１０１（遅延時間の設定値を１ｎｓｅｃとす
る）を介してマルチプレクサ１２１プレクサのＡ入力と
なるとともに、直接、このマルチプレクサ１２１プレク
サのＢ入力１１１となる。
るべき信号（本願では「伝達信号」と称す）は、まず、
遅延回路１０１（遅延時間の設定値を１ｎｓｅｃとす
る）を介してマルチプレクサ１２１プレクサのＡ入力と
なるとともに、直接、このマルチプレクサ１２１プレク
サのＢ入力１１１となる。
【０００６】さらに、マルチプレクサ１２１プレクサの
出力信号は、遅延回路１０２（遅延時間を２ｎｓｅｃと
する）を介してマルチプレクサ１２２のＡ入力となると
ともに、直接、このマルチプレクサ１２２のＢ入力１１
２となる。
出力信号は、遅延回路１０２（遅延時間を２ｎｓｅｃと
する）を介してマルチプレクサ１２２のＡ入力となると
ともに、直接、このマルチプレクサ１２２のＢ入力１１
２となる。
【０００７】同様に、マルチプレクサ１２２の出力信号
は、遅延回路１０３（遅延時間を４ｎｓｅｃとする）を
介してマルチプレクサ１２３のＡ入力となるとともに、
直接、このマルチプレクサ１２３のＢ入力１１３とな
る。
は、遅延回路１０３（遅延時間を４ｎｓｅｃとする）を
介してマルチプレクサ１２３のＡ入力となるとともに、
直接、このマルチプレクサ１２３のＢ入力１１３とな
る。
【０００８】なお、各マルチプレクサ１２１，１２２，
１２３は、それぞれ、制御信号Ｓ1 ，Ｓ2 ，Ｓ3 がロー
レベルのときはＡ入力を出力し、また、制御信号Ｓ1 ，
Ｓ2 ，Ｓ3 がハイレベルのときはＢ入力を出力する。
１２３は、それぞれ、制御信号Ｓ1 ，Ｓ2 ，Ｓ3 がロー
レベルのときはＡ入力を出力し、また、制御信号Ｓ1 ，
Ｓ2 ，Ｓ3 がハイレベルのときはＢ入力を出力する。
【０００９】このような遅延素子によれば、制御信号Ｓ
1 ，Ｓ2 ，Ｓ3 のそれぞれをハイレベルとするか或いは
ローレベルとするかの組み合わせにより、任意の遅延時
間を設定することができる。例えば、伝達信号の遅延時
間を５ｎｓｅｃに設定する場合であれば、制御信号
Ｓ1 ，Ｓ2 ，Ｓ3 のレベルを、それぞれ、「ロー」，
「ハイ」，「ロー」とすればよい。
1 ，Ｓ2 ，Ｓ3 のそれぞれをハイレベルとするか或いは
ローレベルとするかの組み合わせにより、任意の遅延時
間を設定することができる。例えば、伝達信号の遅延時
間を５ｎｓｅｃに設定する場合であれば、制御信号
Ｓ1 ，Ｓ2 ，Ｓ3 のレベルを、それぞれ、「ロー」，
「ハイ」，「ロー」とすればよい。
【００１０】
【発明が解決しようとする課題】このような遅延素子
は、従来、例えばＥＣＬのような高速ロジックで構成さ
れたシステムにおいて使用されていた。この場合、当然
のことながら、信号のやり取りは、ＥＣＬインターフェ
イスで行われる。
は、従来、例えばＥＣＬのような高速ロジックで構成さ
れたシステムにおいて使用されていた。この場合、当然
のことながら、信号のやり取りは、ＥＣＬインターフェ
イスで行われる。
【００１１】その一方で、近年、ＣＭＯＳ（complement
ary Metal Oxide Semiconductor ）の集積回路の発達に
より、ＣＭＯＳ素子でシステムを構成する場合が多くな
っている。
ary Metal Oxide Semiconductor ）の集積回路の発達に
より、ＣＭＯＳ素子でシステムを構成する場合が多くな
っている。
【００１２】ここで、ＣＭＯＳ素子でシステムを構成す
る場合、上述したような従来の遅延素子を使用するため
には、両者の信号レベルが異なるため、ＥＣＬインター
フェイスとＣＭＯＳインターフェイスとの変換を行う回
路が必要となる。したがって、システム全体としての高
速化や高集積度化が十分に図れなくなり、また、消費電
力が小さいというＣＭＯＳの特徴も損なわれてしまって
いた。
る場合、上述したような従来の遅延素子を使用するため
には、両者の信号レベルが異なるため、ＥＣＬインター
フェイスとＣＭＯＳインターフェイスとの変換を行う回
路が必要となる。したがって、システム全体としての高
速化や高集積度化が十分に図れなくなり、また、消費電
力が小さいというＣＭＯＳの特徴も損なわれてしまって
いた。
【００１３】このため、ＣＭＯＳで構成されたシステム
においては、遅延素子もＣＭＯＳで構成することが望ま
しい。
においては、遅延素子もＣＭＯＳで構成することが望ま
しい。
【００１４】しかしながら、ＣＭＯＳで遅延素子を構成
した場合、ＣＭＯＳ自体の製造ばらつきや集積回路内の
配線などの負荷条件のばらつき等に起因して、実際の遅
延時間のばらつきが激しくなってしまうという課題があ
った。
した場合、ＣＭＯＳ自体の製造ばらつきや集積回路内の
配線などの負荷条件のばらつき等に起因して、実際の遅
延時間のばらつきが激しくなってしまうという課題があ
った。
【００１５】かかる課題を解決するためには、ＣＭＯＳ
の製造ばらつきや負荷条件のばらつき等を極力少なくす
ることが必要とされるが、これらのばらつきを減らすこ
とには限界があり、現状では、遅延時間のばらつきを２
０％未満に抑えることは非常に困難である。
の製造ばらつきや負荷条件のばらつき等を極力少なくす
ることが必要とされるが、これらのばらつきを減らすこ
とには限界があり、現状では、遅延時間のばらつきを２
０％未満に抑えることは非常に困難である。
【００１６】本発明は、このような従来技術の課題に鑑
みてなされたものであり、遅延量の素子毎のばらつきが
あっても、正確な遅延時間を得ることができる遅延素子
を提供することを目的とする。
みてなされたものであり、遅延量の素子毎のばらつきが
あっても、正確な遅延時間を得ることができる遅延素子
を提供することを目的とする。
【００１７】
【課題を解決するための手段】本発明の遅延素子は、粗
調整用の設定遅延量を有する遅延生成部を１段または複
数段備え、この各段の遅延生成部を選択的に通過させる
ことにより所望の遅延量を得るようにした遅延素子にお
いて、前記遅延生成部は、前記設定遅延量およびその近
房の微調整値に設定された複数の遅延手段と、これらの
遅延手段を通過する経路およびこれらの遅延回路を通過
しない経路の内の一つを選択する選択手段とを備えたこ
とを特徴とする。
調整用の設定遅延量を有する遅延生成部を１段または複
数段備え、この各段の遅延生成部を選択的に通過させる
ことにより所望の遅延量を得るようにした遅延素子にお
いて、前記遅延生成部は、前記設定遅延量およびその近
房の微調整値に設定された複数の遅延手段と、これらの
遅延手段を通過する経路およびこれらの遅延回路を通過
しない経路の内の一つを選択する選択手段とを備えたこ
とを特徴とする。
【００１８】
【作用】本発明によれば、各遅延生成部において、製造
時のばらつき等によって、現実の遅延量が設定遅延量か
らずれていても、微調整値に設定された遅延手段の中か
ら最も設定遅延量に近いものを選ぶことによって、正確
な遅延時間を得ることができる。
時のばらつき等によって、現実の遅延量が設定遅延量か
らずれていても、微調整値に設定された遅延手段の中か
ら最も設定遅延量に近いものを選ぶことによって、正確
な遅延時間を得ることができる。
【００１９】したがって、本発明によれば、遅延量の素
子毎のばらつきがあっても、正確な遅延時間を得ること
ができる。
子毎のばらつきがあっても、正確な遅延時間を得ること
ができる。
【００２０】
【実施例】以下、本発明の実施例について、図面を用い
て説明する。
て説明する。
【００２１】（実施例１）図１は、本発明の第１の実施
例を示すブロック図である。
例を示すブロック図である。
【００２２】図に示したように、入力端子１０から入力
された伝達信号は、遅延生成部２０に送られる。この遅
延生成部２０は、１ｎｓｅｃの遅延時間を得るための回
路である。
された伝達信号は、遅延生成部２０に送られる。この遅
延生成部２０は、１ｎｓｅｃの遅延時間を得るための回
路である。
【００２３】遅延生成部２０に送られた伝達信号は、遅
延時間を１ｎｓｅｃに設定した遅延回路２１と、遅延時
間を０．８ｎｓｅｃ（遅延回路２１よりも２０％短い時
間）に設定した遅延回路２２と、遅延時間を１．２ｎｓ
ｅｃ（遅延回路２１よりも２０％長い時間）に設定した
遅延回路２３に、それぞれ入力される。
延時間を１ｎｓｅｃに設定した遅延回路２１と、遅延時
間を０．８ｎｓｅｃ（遅延回路２１よりも２０％短い時
間）に設定した遅延回路２２と、遅延時間を１．２ｎｓ
ｅｃ（遅延回路２１よりも２０％長い時間）に設定した
遅延回路２３に、それぞれ入力される。
【００２４】さらに、これらの遅延回路２１，２２，２
３の出力は、それぞれ、マルチプレクサ２５の入力Ａ，
Ｂ，Ｃとなる。
３の出力は、それぞれ、マルチプレクサ２５の入力Ａ，
Ｂ，Ｃとなる。
【００２５】また、伝達信号は、マルチプレクサ２５の
入力Ｄに直接入力されて、短絡回路２４を構成してい
る。
入力Ｄに直接入力されて、短絡回路２４を構成してい
る。
【００２６】マルチプレクサ２５は、デコーダ２６から
入力した制御信号にしたがって、入力Ａ，Ｂ，Ｃ，Ｄか
ら１の入力を選択し、出力する。
入力した制御信号にしたがって、入力Ａ，Ｂ，Ｃ，Ｄか
ら１の入力を選択し、出力する。
【００２７】遅延生成部２０から出力された伝達信号
は、次に、遅延生成部３０に送られる。この遅延生成部
３０は、２ｎｓｅｃの遅延時間を得るための回路であ
る。
は、次に、遅延生成部３０に送られる。この遅延生成部
３０は、２ｎｓｅｃの遅延時間を得るための回路であ
る。
【００２８】遅延生成部３０の構成は、上述の遅延生成
部２０と同様であり、遅延時間を２ｎｓｅｃに設定した
遅延回路３１と、遅延時間を１．６ｎｓｅｃ（遅延回路
３１よりも２０％短い時間）に設定した遅延回路３２
と、遅延時間を２．４ｎｓｅｃ（遅延回路３１よりも２
０％長い時間）に設定した遅延回路３３と、遅延時間が
実質的に零の短絡回路３４と、遅延回路３１，３２，３
３および短絡回路３４から入力した信号から１の信号を
選択して出力するマルチプレクサ３５とにより、構成さ
れている。
部２０と同様であり、遅延時間を２ｎｓｅｃに設定した
遅延回路３１と、遅延時間を１．６ｎｓｅｃ（遅延回路
３１よりも２０％短い時間）に設定した遅延回路３２
と、遅延時間を２．４ｎｓｅｃ（遅延回路３１よりも２
０％長い時間）に設定した遅延回路３３と、遅延時間が
実質的に零の短絡回路３４と、遅延回路３１，３２，３
３および短絡回路３４から入力した信号から１の信号を
選択して出力するマルチプレクサ３５とにより、構成さ
れている。
【００２９】このマルチプレクサ３５は、デコーダ３６
から入力した制御信号にしたがって、入力Ａ，Ｂ，Ｃ，
Ｄから１の入力を選択し、出力する。
から入力した制御信号にしたがって、入力Ａ，Ｂ，Ｃ，
Ｄから１の入力を選択し、出力する。
【００３０】続いて、遅延生成部３０から出力された伝
達信号は、遅延生成部４０に送られる。この遅延生成部
４０は、４ｎｓｅｃの遅延時間を得るための回路であ
る。
達信号は、遅延生成部４０に送られる。この遅延生成部
４０は、４ｎｓｅｃの遅延時間を得るための回路であ
る。
【００３１】遅延生成部４０の構成も、上述の遅延生成
部２０と同様であり、遅延時間を４ｎｓｅｃに設定した
遅延回路４１と、遅延時間を３．２ｎｓｅｃ（遅延回路
４１よりも２０％短い時間）に設定した遅延回路４２
と、遅延時間を４．８ｎｓｅｃ（遅延回路４１よりも２
０％長い時間）に設定した遅延回路４３と、遅延時間が
実質的に零の短絡回路４４と、遅延回路４１，４２，４
３および短絡回路４４から入力した信号から１の信号を
選択して出力するマルチプレクサ４５とにより、構成さ
れている。
部２０と同様であり、遅延時間を４ｎｓｅｃに設定した
遅延回路４１と、遅延時間を３．２ｎｓｅｃ（遅延回路
４１よりも２０％短い時間）に設定した遅延回路４２
と、遅延時間を４．８ｎｓｅｃ（遅延回路４１よりも２
０％長い時間）に設定した遅延回路４３と、遅延時間が
実質的に零の短絡回路４４と、遅延回路４１，４２，４
３および短絡回路４４から入力した信号から１の信号を
選択して出力するマルチプレクサ４５とにより、構成さ
れている。
【００３２】このマルチプレクサ４５は、デコーダ４６
から入力した制御信号にしたがって、入力Ａ，Ｂ，Ｃ，
Ｄから１の入力を選択する。これにより、伝達信号は、
出力端子１２から出力する。
から入力した制御信号にしたがって、入力Ａ，Ｂ，Ｃ，
Ｄから１の入力を選択する。これにより、伝達信号は、
出力端子１２から出力する。
【００３３】このような構成の遅延素子の製造後、各遅
延生成部２０，３０，４０について、遅延回路ごとの遅
延時間を測定する。
延生成部２０，３０，４０について、遅延回路ごとの遅
延時間を測定する。
【００３４】例えば、遅延回路２１の遅延時間を測定し
たいのであれば、遅延生成部２０では遅延回路２１をマ
ルチプレクサ２５で選択し、遅延生成部３０，４０では
それぞれ短絡回路３４，４４を選択して、このときの遅
延時間を測定すればよい。但し、マルチプレクサ３５，
４５等にも多少の遅延時間があるので、これらの影響を
考慮しなければならない場合もある。
たいのであれば、遅延生成部２０では遅延回路２１をマ
ルチプレクサ２５で選択し、遅延生成部３０，４０では
それぞれ短絡回路３４，４４を選択して、このときの遅
延時間を測定すればよい。但し、マルチプレクサ３５，
４５等にも多少の遅延時間があるので、これらの影響を
考慮しなければならない場合もある。
【００３５】このようにして、各遅延生成部２０，３
０，４０について遅延回路ごとの遅延時間を測定してお
き、実際の遅延素子の使用時には遅延時間の設定値に最
も近い遅延回路を用いることにより、この遅延素子の遅
延時間のばらつきを吸収することが可能となる。
０，４０について遅延回路ごとの遅延時間を測定してお
き、実際の遅延素子の使用時には遅延時間の設定値に最
も近い遅延回路を用いることにより、この遅延素子の遅
延時間のばらつきを吸収することが可能となる。
【００３６】（実施例２）次に、本発明の第２の実施例
として、遅延生成部を、直列に接続された複数のゲート
から所定段数ごとに信号を取り出すことによって一体に
形成した場合について説明する。
として、遅延生成部を、直列に接続された複数のゲート
から所定段数ごとに信号を取り出すことによって一体に
形成した場合について説明する。
【００３７】図２（ａ）は、本実施例に係わる遅延素子
の構成を概略的に示すブロック図である。図に示したよ
うに、本実施例の遅延素子も、上述の実施例１と同様、
三段の遅延生成部５０，６０，７０と、これらの遅延生
成部を制御するためのデコーダ８０，８１，８２とを有
している。
の構成を概略的に示すブロック図である。図に示したよ
うに、本実施例の遅延素子も、上述の実施例１と同様、
三段の遅延生成部５０，６０，７０と、これらの遅延生
成部を制御するためのデコーダ８０，８１，８２とを有
している。
【００３８】図２（ｂ）は、本実施例に係わる遅延素子
の遅延生成部５０、および、この遅延生成部を制御する
ためのデコーダ８０を示す電気回路図である。
の遅延生成部５０、および、この遅延生成部を制御する
ためのデコーダ８０を示す電気回路図である。
【００３９】図に示したように、本実施例の遅延生成部
５０では、７個のゲート５１，５２，…，５７を直列に
接続し、各ゲート５１，５２，…，５７の出力をマルチ
プレクサ５９の入力とすることにより、７種類の遅延回
路を形成している。また、入力端子からマルチプレクサ
５９へ直接伝達信号を取り込んで、短絡回路５８として
いる。
５０では、７個のゲート５１，５２，…，５７を直列に
接続し、各ゲート５１，５２，…，５７の出力をマルチ
プレクサ５９の入力とすることにより、７種類の遅延回
路を形成している。また、入力端子からマルチプレクサ
５９へ直接伝達信号を取り込んで、短絡回路５８として
いる。
【００４０】なお、他の遅延生成部６０，７０も、図２
（ｂ）に示した遅延生成部５０と同様に構成されてい
る。
（ｂ）に示した遅延生成部５０と同様に構成されてい
る。
【００４１】デコーダ８０は、３ビットの制御信号を、
マルチプレクサ５９に対して出力する。マルチプレクサ
５９は、この制御信号を受けて、８個の入力Ａ〜Ｈから
出力信号を選択する。
マルチプレクサ５９に対して出力する。マルチプレクサ
５９は、この制御信号を受けて、８個の入力Ａ〜Ｈから
出力信号を選択する。
【００４２】図３に、デコーダ８０の内部構成を示す。
【００４３】図において、３ビットのレジスタ（記憶手
段）８１は、入力端子８２から入力されるレジスタ制御
信号にしたがい、入力端子８３から入力されたデ−タを
取り込む。また、遅延時間を指定する外部デ−タは、入
力端子８５から組み合わせ回路（信号生成回路）８４に
取り込まれる。組み合わせ回路８４は、入力した外部デ
−タを、あらかじめレジスタ８１に取り込んであるデ−
タと組み合わせることによって補正する。
段）８１は、入力端子８２から入力されるレジスタ制御
信号にしたがい、入力端子８３から入力されたデ−タを
取り込む。また、遅延時間を指定する外部デ−タは、入
力端子８５から組み合わせ回路（信号生成回路）８４に
取り込まれる。組み合わせ回路８４は、入力した外部デ
−タを、あらかじめレジスタ８１に取り込んであるデ−
タと組み合わせることによって補正する。
【００４４】例えば、各ゲート５１，５２，…，５７の
遅延時間を０．２ｎｓｅｃに設定したにもかかわらず、
実際の遅延時間が１ゲート当たり０．１ｎｓｅｃであっ
た場合であれば、組み合わせ回路８４が入力した３ビッ
トの外部デ−タとレジスタ８１に取り込んであったデ−
タと組み合わせることによって下１ビットが固定される
ようにし、制御信号を実質的に２ビットとして、ゲート
５１，５２，…，５７が２段単位で選択されるようにす
る。これにより、外部デ−タによって指示された通りの
遅延時間を得ることができる。
遅延時間を０．２ｎｓｅｃに設定したにもかかわらず、
実際の遅延時間が１ゲート当たり０．１ｎｓｅｃであっ
た場合であれば、組み合わせ回路８４が入力した３ビッ
トの外部デ−タとレジスタ８１に取り込んであったデ−
タと組み合わせることによって下１ビットが固定される
ようにし、制御信号を実質的に２ビットとして、ゲート
５１，５２，…，５７が２段単位で選択されるようにす
る。これにより、外部デ−タによって指示された通りの
遅延時間を得ることができる。
【００４５】なお、本実施例の遅延素子では、遅延生成
部５０，６０，７０を、直列に接続された複数のゲート
から所定段数ごとに信号を取り出すことによって形成し
たので、各遅延生成部毎に遅延時間の設定値をより細か
く設定することができる。したがって、本実施例の遅延
素子によれば、各遅延生成部の遅延時間を、より高精度
に設定することが可能となる。
部５０，６０，７０を、直列に接続された複数のゲート
から所定段数ごとに信号を取り出すことによって形成し
たので、各遅延生成部毎に遅延時間の設定値をより細か
く設定することができる。したがって、本実施例の遅延
素子によれば、各遅延生成部の遅延時間を、より高精度
に設定することが可能となる。
【００４６】（実施例３）次に、本発明の第３の実施例
について説明する。
について説明する。
【００４７】本実施例の遅延素子は、図４に示すよう
に、各遅延生成部を制御するためのデコーダ９０を一体
に構成した点で、上述の実施例２と異なる。なお、各遅
延生成部５０，６０，７０の内部構成は、上述の実施例
２と同様とする。
に、各遅延生成部を制御するためのデコーダ９０を一体
に構成した点で、上述の実施例２と異なる。なお、各遅
延生成部５０，６０，７０の内部構成は、上述の実施例
２と同様とする。
【００４８】このように、１個のデコーダ９０で全ての
遅延生成部５０，６０，７０を制御することにより、遅
延時間の補正を、より高精度なものにすることができ
る。例えば、このゲート９０をプログラマブルなロジッ
クデバイスとして構成することで、上述の実施例２で説
明したような、遅延生成部５０内の各ゲートの遅延時間
を０．２ｎｓｅｃに設定したにもかかわらず実際の遅延
時間が１ゲート当たり０．１ｎｓｅｃであった場合、こ
れらのゲートが２段単位で選択されるようにするだけで
なく、他の遅延生成部６０，７０の遅延時間が設定値よ
り０．１ｎｓｅｃずれていた場合に、遅延生成部５０の
ゲートを１段ふやすことによって、これを補正すること
も可能となる。
遅延生成部５０，６０，７０を制御することにより、遅
延時間の補正を、より高精度なものにすることができ
る。例えば、このゲート９０をプログラマブルなロジッ
クデバイスとして構成することで、上述の実施例２で説
明したような、遅延生成部５０内の各ゲートの遅延時間
を０．２ｎｓｅｃに設定したにもかかわらず実際の遅延
時間が１ゲート当たり０．１ｎｓｅｃであった場合、こ
れらのゲートが２段単位で選択されるようにするだけで
なく、他の遅延生成部６０，７０の遅延時間が設定値よ
り０．１ｎｓｅｃずれていた場合に、遅延生成部５０の
ゲートを１段ふやすことによって、これを補正すること
も可能となる。
【００４９】なお、以上説明した各実施例では、遅延生
成部を三段有する遅延素子を例にとって説明したが、一
段または二段の遅延素子や四段以上の遅延素子に本発明
を適用した場合でも、まったく同様の効果を得ることが
できる。
成部を三段有する遅延素子を例にとって説明したが、一
段または二段の遅延素子や四段以上の遅延素子に本発明
を適用した場合でも、まったく同様の効果を得ることが
できる。
【００５０】
【発明の効果】以上詳細に説明したように、本発明の遅
延素子によれば、遅延時間の設定値と実際の遅延時間と
の差を簡単に補正することができるので、かかる遅延時
間の素子毎のばらつきを小さくすることができる。
延素子によれば、遅延時間の設定値と実際の遅延時間と
の差を簡単に補正することができるので、かかる遅延時
間の素子毎のばらつきを小さくすることができる。
【図１】本発明の第１の実施例に係わる遅延素子の構成
を示すブロック図である。
を示すブロック図である。
【図２】図２（ａ）は本発明の第２の実施例に係わる遅
延素子の構成を概略的に示すブロック図、図２（ｂ）は
図２（ａ）に示した遅延素子の遅延生成部およびデコー
ダ８０を示す電気回路図である。
延素子の構成を概略的に示すブロック図、図２（ｂ）は
図２（ａ）に示した遅延素子の遅延生成部およびデコー
ダ８０を示す電気回路図である。
【図３】図２（ａ）に示したデコーダの内部構成を示す
ブロック図である。
ブロック図である。
【図４】本発明の第３の実施例に係わる遅延素子の構成
を示すブロック図である。
を示すブロック図である。
【図５】従来の遅延素子の構成の一例を示すブロック図
である。
である。
２０，３０，４０ 遅延生成部 ２１，２２，２３ 遅延回路 ３１，３２，３３ 遅延回路 ４１，４２，４３ 遅延回路 ２４，３４，４４ 短絡回路 ２５，３５，４５ マルチプレクサ ２６，３６，４６ デコーダ
Claims (4)
- 【請求項１】粗調整用の設定遅延量をそれぞれ有する遅
延生成部を複数段備え、この各段の遅延生成部を選択的
に通過させることにより所望の遅延量を得るようにした
遅延素子において、 前記遅延生成部は、前記設定遅延量およびその近房の微
調整値に設定された複数の遅延手段と、これらの遅延手
段を通過する経路およびこれらの遅延回路を通過しない
経路の内の一つを選択する選択手段とを備えたことを特
徴とする遅延素子。 - 【請求項２】粗調整用の設定遅延量を有する遅延生成部
を備え、この遅延生成部を通過させることにより所望の
遅延量を得るようにした遅延素子において、 前記遅延生成部は、前記設定遅延量およびその近房の微
調整値に設定された複数の遅延手段と、これらの遅延手
段を通過する経路およびこれらの遅延回路を通過しない
経路の内の一つを選択する選択手段とを備えたことを特
徴とする遅延素子。 - 【請求項３】前記遅延手段の現実の遅延量を記憶する記
憶手段を有し、 この記憶手段に記憶された前記現実の遅延量が前記設定
遅延量に最も近い前記遅延手段を、前記選択手段が選択
することを特徴とする請求項１または２記載の遅延素
子。 - 【請求項４】前記複数の遅延手段が、直列に接続された
複数のゲートから所定段数ごとに信号を取り出すことに
よって、一体に形成されていることを特徴とする、請求
項１〜３記載の遅延素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4004017A JPH05191233A (ja) | 1992-01-13 | 1992-01-13 | 遅延素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4004017A JPH05191233A (ja) | 1992-01-13 | 1992-01-13 | 遅延素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05191233A true JPH05191233A (ja) | 1993-07-30 |
Family
ID=11573207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4004017A Pending JPH05191233A (ja) | 1992-01-13 | 1992-01-13 | 遅延素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05191233A (ja) |
Cited By (19)
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- 1992-01-13 JP JP4004017A patent/JPH05191233A/ja active Pending
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