JP3128661B2 - 高分解能タイミング調整回路 - Google Patents
高分解能タイミング調整回路Info
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- JP3128661B2 JP3128661B2 JP03164361A JP16436191A JP3128661B2 JP 3128661 B2 JP3128661 B2 JP 3128661B2 JP 03164361 A JP03164361 A JP 03164361A JP 16436191 A JP16436191 A JP 16436191A JP 3128661 B2 JP3128661 B2 JP 3128661B2
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Description
【０００１】
【産業上の利用分野】 本発明は、一つのゲート回路の
遅延時間より短い遅延時間差を生じることを特徴とする
高分解能タイミング調整回路に関する。近年、コンピュ
ータ、測定器システムあるいは通信システムの高性能化
が顕著で、それに伴い、種々の信号を高分解能でタイミ
ング調整することが要求されている。
遅延時間より短い遅延時間差を生じることを特徴とする
高分解能タイミング調整回路に関する。近年、コンピュ
ータ、測定器システムあるいは通信システムの高性能化
が顕著で、それに伴い、種々の信号を高分解能でタイミ
ング調整することが要求されている。
【０００２】この要求に応えるため、ゲートアレイ型で
は、スイッチング時間が短いバイポーラトランジスタを
使用したＥＣＬ型回路がその要望に応えているが、低消
費電力のＣＭＯＳ型回路あるいはＢｉ−ＣＭＯＳ型タイ
ミング調整回路においても、その要望に応えることが期
待されている。
は、スイッチング時間が短いバイポーラトランジスタを
使用したＥＣＬ型回路がその要望に応えているが、低消
費電力のＣＭＯＳ型回路あるいはＢｉ−ＣＭＯＳ型タイ
ミング調整回路においても、その要望に応えることが期
待されている。
【０００３】
【従来の技術】従来のＣＭＯＳ型あるいはＢｉ−ＣＭＯ
Ｓ型タイミング調整回路においては、ゲート回路を複数
個従属接続し、それらのゲート回路を選択して組み合わ
せることによって遅延時間差を調整していた。
Ｓ型タイミング調整回路においては、ゲート回路を複数
個従属接続し、それらのゲート回路を選択して組み合わ
せることによって遅延時間差を調整していた。
【０００４】図３は、従来のタイミング調整回路の一例
の構成図である。この図において、ａ〜ｆは入力から最
終段までの各段、ＩＮは入力端子、ＯＵＴは出力端子、
Ｇ１〜Ｇ５はゲート回路である。このタイミング調整回
路は構成図に示されているように、複数のゲート回路Ｇ
１〜Ｇ５を従属接続し、その途中の任意の数の段および
最終段に、入力信号と遅延信号とのアンド条件の出力を
得るゲート回路を設けられている。
の構成図である。この図において、ａ〜ｆは入力から最
終段までの各段、ＩＮは入力端子、ＯＵＴは出力端子、
Ｇ１〜Ｇ５はゲート回路である。このタイミング調整回
路は構成図に示されているように、複数のゲート回路Ｇ
１〜Ｇ５を従属接続し、その途中の任意の数の段および
最終段に、入力信号と遅延信号とのアンド条件の出力を
得るゲート回路を設けられている。
【０００５】図４は、従来のタイミング調整回路の動作
説明図である。この図において、Ｔ1 〜Ｔ5 は各ゲート
回路の遅延時間を示している。この図のａ〜ｆの信号波
形は、図１の構成図における入力（ａ）、各段（ｂ〜
ｅ）、および最終段（ｆ）における信号波形を示してい
るが、各ゲート回路でそれぞれＴ1 、Ｔ2 、Ｔ3 、
Ｔ4 、Ｔ5 の遅延時間を生じるから、ｂの信号を選択す
ることによってＴ1 、ｃの信号を選択することによって
Ｔ1 ＋Ｔ2 、ｄの信号を選択することによってＴ1 ＋Ｔ
2 ＋Ｔ3、ｅの信号を選択することによってＴ 1 ＋Ｔ2
＋Ｔ3 ＋Ｔ4 、ｆの信号を選択することによってＴ1 ＋
Ｔ2 ＋Ｔ3 ＋Ｔ 4 ＋Ｔ5 の遅延時間をもつ信号を得るこ
とができる。
説明図である。この図において、Ｔ1 〜Ｔ5 は各ゲート
回路の遅延時間を示している。この図のａ〜ｆの信号波
形は、図１の構成図における入力（ａ）、各段（ｂ〜
ｅ）、および最終段（ｆ）における信号波形を示してい
るが、各ゲート回路でそれぞれＴ1 、Ｔ2 、Ｔ3 、
Ｔ4 、Ｔ5 の遅延時間を生じるから、ｂの信号を選択す
ることによってＴ1 、ｃの信号を選択することによって
Ｔ1 ＋Ｔ2 、ｄの信号を選択することによってＴ1 ＋Ｔ
2 ＋Ｔ3、ｅの信号を選択することによってＴ 1 ＋Ｔ2
＋Ｔ3 ＋Ｔ4 、ｆの信号を選択することによってＴ1 ＋
Ｔ2 ＋Ｔ3 ＋Ｔ 4 ＋Ｔ5 の遅延時間をもつ信号を得るこ
とができる。
【０００６】このタイミング調整回路において、（ａ）
〜（ｆ）の信号を適宜選択することによって遅延時間差
を調整することができる。上記のゲート回路としては、
例えば、ＣＭＯＳによる２入力ＮＡＮＤ回路やＭＯＳト
ランジスタを直列接続したＮＡＮＤ回路等が用いられ
る。
〜（ｆ）の信号を適宜選択することによって遅延時間差
を調整することができる。上記のゲート回路としては、
例えば、ＣＭＯＳによる２入力ＮＡＮＤ回路やＭＯＳト
ランジスタを直列接続したＮＡＮＤ回路等が用いられ
る。
【０００７】図５（Ａ）、（Ｂ）は、従来のタイミング
調整回路に使用されたゲート回路の構成図である。図５
（Ａ）に示されるものはＣＭＯＳによる２入力ＮＡＮＤ
回路であり、この回路のＱ1 、Ｑ2 はｐチャネルＭＯＳ
トランジスタ、Ｑ3 、Ｑ4 はｎチャネルＭＯＳトランジ
スタ、Ｘ、Ｙは入力端子、Ｚは出力端子である。そし
て、図５（Ｂ）に示されるものはＭＯＳトランジスタを
直列接続したＮＡＮＤ回路であり、この回路のＱ5 は負
荷抵抗となるＭＯＳトランジスタ、Ｑ6 、Ｑ7はスイッ
チングするためのＭＯＳトランジスタである。
調整回路に使用されたゲート回路の構成図である。図５
（Ａ）に示されるものはＣＭＯＳによる２入力ＮＡＮＤ
回路であり、この回路のＱ1 、Ｑ2 はｐチャネルＭＯＳ
トランジスタ、Ｑ3 、Ｑ4 はｎチャネルＭＯＳトランジ
スタ、Ｘ、Ｙは入力端子、Ｚは出力端子である。そし
て、図５（Ｂ）に示されるものはＭＯＳトランジスタを
直列接続したＮＡＮＤ回路であり、この回路のＱ5 は負
荷抵抗となるＭＯＳトランジスタ、Ｑ6 、Ｑ7はスイッ
チングするためのＭＯＳトランジスタである。
【０００８】
【発明が解決しようとする課題】上記従来のタイミング
調整回路においては、各ゲート回路の遅延時間Ｔ1 、Ｔ
2 、Ｔ3 、Ｔ4 、Ｔ5 より短いタイミング調整を行うこ
とはできず、ゲート回路として前記のように複数のトラ
ンジスタを使用したＮＡＮＤ回路を使用しているため、
ゲート回路の遅延時間Ｔ1 、Ｔ2 、Ｔ3 、Ｔ4 、Ｔ5 が
長くなり、高分解能のタイミング調整を行うことができ
なかった。本発明は、各ゲート回路の遅延時間より短い
遅延時間差をもってタイミング調整できる高分解能タイ
ミング調整回路を提供することを目的とする。
調整回路においては、各ゲート回路の遅延時間Ｔ1 、Ｔ
2 、Ｔ3 、Ｔ4 、Ｔ5 より短いタイミング調整を行うこ
とはできず、ゲート回路として前記のように複数のトラ
ンジスタを使用したＮＡＮＤ回路を使用しているため、
ゲート回路の遅延時間Ｔ1 、Ｔ2 、Ｔ3 、Ｔ4 、Ｔ5 が
長くなり、高分解能のタイミング調整を行うことができ
なかった。本発明は、各ゲート回路の遅延時間より短い
遅延時間差をもってタイミング調整できる高分解能タイ
ミング調整回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明にかかるＣＭＯＳ
型あるいはＢｉ−ＣＭＯＳ型タイミング調整回路にあっ
ては、その入出力端子間に各々が並列接続された遅延時
間が異なる複数のゲート回路を有し、これら複数のゲー
ト回路を適宜選択して接続することによって、出力端子
に一つのゲート回路の遅延時間より短い遅延時間差をも
って入力信号を出力する構成を採用した。
型あるいはＢｉ−ＣＭＯＳ型タイミング調整回路にあっ
ては、その入出力端子間に各々が並列接続された遅延時
間が異なる複数のゲート回路を有し、これら複数のゲー
ト回路を適宜選択して接続することによって、出力端子
に一つのゲート回路の遅延時間より短い遅延時間差をも
って入力信号を出力する構成を採用した。
【００１０】
【作用】図１は、本発明のタイミング調整回路の原理説
明図である。この図において、ＩＮは入力端子、Ｘ、Ｙ
は経路セレクト端子、ＯＵＴは出力端子、Ｑ10はｐ型Ｍ
ＯＳトランジスタ、Ｑ11〜Ｑ15はｎ型ＭＯＳトランジス
タ、は第１の経路、は第２の経路である。
明図である。この図において、ＩＮは入力端子、Ｘ、Ｙ
は経路セレクト端子、ＯＵＴは出力端子、Ｑ10はｐ型Ｍ
ＯＳトランジスタ、Ｑ11〜Ｑ15はｎ型ＭＯＳトランジス
タ、は第１の経路、は第２の経路である。
【００１１】本発明のタイミング調整回路は、図１に示
されるとおりであるが、経路セレクト端子Ｘあるいは経
路セレクト端子Ｙの電位を変化することによって、第１
の経路または第２の経路を導通させ、入力端子ＩＮ
からの信号を、第１の経路または第２の経路をとお
して出力端子ＯＵＴに出力する。
されるとおりであるが、経路セレクト端子Ｘあるいは経
路セレクト端子Ｙの電位を変化することによって、第１
の経路または第２の経路を導通させ、入力端子ＩＮ
からの信号を、第１の経路または第２の経路をとお
して出力端子ＯＵＴに出力する。
【００１２】第１の経路を選択した場合は、ｎ型ＭＯ
ＳトランジスタＱ11、Ｑ12の２段分のゲート回路遅延時
間（ＭＯＳトランジスタの遅延時間をｔとすると、２×
ｔ）を有し、第２の経路を選択した場合は、ｎ型ＭＯ
ＳトランジスタＱ13、Ｑ14、Ｑ15の３段分のゲート回路
遅延時間（３×ｔ）を有するため、この２つの経路を選
択して接続することによって、それぞれの経路のゲート
回路遅延時間の差（ｔ）に相当する時間差を生じること
になる。
ＳトランジスタＱ11、Ｑ12の２段分のゲート回路遅延時
間（ＭＯＳトランジスタの遅延時間をｔとすると、２×
ｔ）を有し、第２の経路を選択した場合は、ｎ型ＭＯ
ＳトランジスタＱ13、Ｑ14、Ｑ15の３段分のゲート回路
遅延時間（３×ｔ）を有するため、この２つの経路を選
択して接続することによって、それぞれの経路のゲート
回路遅延時間の差（ｔ）に相当する時間差を生じること
になる。
【００１３】このゲート回路遅延時間差（ｔ）は、上記
のようにｎ型ＭＯＳトランジスタ１個分の遅延時間であ
るため、複数個のトランジスタを使用した通常のゲート
回路による場合より短い遅延時間差を実現することがで
きる。
のようにｎ型ＭＯＳトランジスタ１個分の遅延時間であ
るため、複数個のトランジスタを使用した通常のゲート
回路による場合より短い遅延時間差を実現することがで
きる。
【００１４】
【実施例】図２は、本発明の実施例のタイミング調整回
路の説明図である。この図において、Ｓがゲート回路遅
延時間セレクト端子、Ｑ16、Ｑ17がｎｐｎ型トランジス
タ、Ｒ1 、Ｒ2 が抵抗素子、Ｉｎｖがインバータである
ほかは、図１において同符号を付して説明したものと同
様である。
路の説明図である。この図において、Ｓがゲート回路遅
延時間セレクト端子、Ｑ16、Ｑ17がｎｐｎ型トランジス
タ、Ｒ1 、Ｒ2 が抵抗素子、Ｉｎｖがインバータである
ほかは、図１において同符号を付して説明したものと同
様である。
【００１５】このタイミング調整回路の動作を説明す
る。 １．ゲート回路遅延時間セレクト端子Ｓに“０”を加え
た場合 ｎ型ＭＯＳトランジスタＱ14、Ｑ15はｏｎになり、ｎ型
ＭＯＳトランジスタＱ 12はｏｆｆになる。このとき入力
端子ＩＮから入力される信号は、第２の経路により出
力端子ＯＵＴに出力される。 ２．ゲート回路遅延時間セレクト端子Ｓに“１”を加え
た場合 ｎ型ＭＯＳトランジスタＱ14、Ｑ15はｏｆｆになり、ｎ
型ＭＯＳトランジスタＱ12はｏｎとなって、入力端子Ｉ
Ｎから入力された信号は第１の経路により出力端子Ｏ
ＵＴに出力される。
る。 １．ゲート回路遅延時間セレクト端子Ｓに“０”を加え
た場合 ｎ型ＭＯＳトランジスタＱ14、Ｑ15はｏｎになり、ｎ型
ＭＯＳトランジスタＱ 12はｏｆｆになる。このとき入力
端子ＩＮから入力される信号は、第２の経路により出
力端子ＯＵＴに出力される。 ２．ゲート回路遅延時間セレクト端子Ｓに“１”を加え
た場合 ｎ型ＭＯＳトランジスタＱ14、Ｑ15はｏｆｆになり、ｎ
型ＭＯＳトランジスタＱ12はｏｎとなって、入力端子Ｉ
Ｎから入力された信号は第１の経路により出力端子Ｏ
ＵＴに出力される。
【００１６】本実施例においては、入力端子ＩＮから入
力される信号を、第１の経路により出力端子ＯＵＴに
出力する場合は、ｎ型ＭＯＳトランジスタＱ11、Ｑ12の
２段分のゲート回路遅延時間（２×ｔ）を生じ、第２の
経路により出力端子ＯＵＴに出力する場合は、ｎ型Ｍ
ＯＳトランジスタＱ13、Ｑ14、Ｑ15の３段分のゲート回
路遅延時間（３×ｔ）を生じるため、第１の経路と第２
の経路を切り換えることによってゲート回路遅延時間に
従来技術による場合より短い差（ｔ）を生じさせること
ができる。
力される信号を、第１の経路により出力端子ＯＵＴに
出力する場合は、ｎ型ＭＯＳトランジスタＱ11、Ｑ12の
２段分のゲート回路遅延時間（２×ｔ）を生じ、第２の
経路により出力端子ＯＵＴに出力する場合は、ｎ型Ｍ
ＯＳトランジスタＱ13、Ｑ14、Ｑ15の３段分のゲート回
路遅延時間（３×ｔ）を生じるため、第１の経路と第２
の経路を切り換えることによってゲート回路遅延時間に
従来技術による場合より短い差（ｔ）を生じさせること
ができる。
【００１７】このゲート回路遅延時間差（ｔ）は、ｎ型
ＭＯＳトランジスタ１個分の遅延時間であるため、従来
使用されていた複数個のＭＯＳトランジスタを使用した
ゲート回路による場合より短い遅延時間差を実現するこ
とができる。上記の実施例においては、ＣＭＯＳ型ある
いはＢｉ−ＣＭＯＳ型タイミング調整回路の入出力端子
間に接続されるゲート回路が２つの場合であったが、そ
れより多くのゲート回路を接続することによって、さら
に分解能を高め、自由度を増すことができることはいう
までもない。
ＭＯＳトランジスタ１個分の遅延時間であるため、従来
使用されていた複数個のＭＯＳトランジスタを使用した
ゲート回路による場合より短い遅延時間差を実現するこ
とができる。上記の実施例においては、ＣＭＯＳ型ある
いはＢｉ−ＣＭＯＳ型タイミング調整回路の入出力端子
間に接続されるゲート回路が２つの場合であったが、そ
れより多くのゲート回路を接続することによって、さら
に分解能を高め、自由度を増すことができることはいう
までもない。
【００１８】
【発明の効果】以上説明したように、本発明によると、
ＣＭＯＳ型あるいはＢｉ−ＣＭＯＳ型タイミング調整回
路において、従来から用いられている複数のトランジス
タからなるゲート回路を使用した場合より短いゲート回
路遅延時間差が得られ、高分解能のタイミング調整を行
うことができる。
ＣＭＯＳ型あるいはＢｉ−ＣＭＯＳ型タイミング調整回
路において、従来から用いられている複数のトランジス
タからなるゲート回路を使用した場合より短いゲート回
路遅延時間差が得られ、高分解能のタイミング調整を行
うことができる。
【図１】本発明のタイミング調整回路の原理説明図であ
る。
る。
【図２】本発明の実施例のタイミング調整回路の説明図
である。
である。
【図３】従来のタイミング調整回路の一例の構成図であ
る。
る。
【図４】従来のタイミング調整回路の一例の動作説明図
である。
である。
【図５】（Ａ）、（Ｂ）は従来のタイミング調整回路に
使用されたゲート回路の構成図である。
使用されたゲート回路の構成図である。
ＩＮ 入力端子 Ｘ、Ｙ 経路セレクト端子 Ｓ ゲート回路遅延時間セレクト端子 ＯＵＴ 出力端子 Ｑ10 ｐ型ＭＯＳトランジスタ Ｑ11〜Ｑ15 ｎ型ＭＯＳトランジスタ Ｑ16、Ｑ17 ｎｐｎ型トランジスタ Ｒ1 、Ｒ2 抵抗素子 Ｉｎｖ インバータ 第１の経路 第２の経路
Claims (2)
- 【請求項１】ＣＭＯＳ型のタイミング調整回路におい
て、 入力端子と出力端子との間に配置され、ゲートに入力信
号が供給されるトランジスタとゲートに第１の経路セレ
クト信号が供給されるｍ個（ｍ≧１）のトランジスタと
が直列接続された第１のゲート回路と、 前記入力端子と前記出力端子との間に配置され、ゲート
に入力信号が供給されるトランジスタとゲートに第２の
経路セレクト信号が供給されるｋ個（ｋ＞ｍ）のトラン
ジスタとが直列接続された第２のゲート回路と、 を備え、 前記第１のゲート回路の前記ｍ個のトランジスタをオン
させるとともに前記第２のゲート回路の前記ｋ個のトラ
ンジスタをオフさせることにより入力信号を出力させる
第１の経路と、 前記第２のゲート回路の前記ｋ個のトランジスタをオン
させるとともに前記第１のゲート回路の前記ｍ個のトラ
ンジスタをオフさせることにより入力信号を出力させる
第２の経路と、 を有し、 前記第１の経路と前記第２の経路とを適宜選択して動作
させることにより遅延時間を得ることを特徴とする高分
解能タイミング調整回路。 - 【請求項２】ＣＭＯＳ型のタイミング調整回路におい
て、 入力端子と出力端子との間に配置され、ゲートに入力信
号が供給される第１のトランジスタとゲートに第１の経
路セレクト信号が供給される第２のトランジスタとが直
列接続された第１のゲート回路と、 前記入力端子と前記出力端子との間に配置され、ゲート
に入力信号が供給される第３のトランジスタとゲートに
第２の経路セレクト信号が供給される第４のトランジス
タと第５のトランジスタとが直列接続された第２のゲー
ト回路と、 を備え、 前記第１のゲート回路の前記第２のトランジスタをオン
させるとともに前記第２のゲート回路の前記第４のトラ
ンジスタと前記第５のトランジスタとをオフさせること
により入力信号を出力させる第１の経路と、 前記第２のゲート回路の前記第４のトランジスタと前記
第５のトランジスタとをオンさせるとともに前記第１の
ゲート回路の前記第２のトランジスタをオフさせること
により入力信号を出力させる第２の経路と、 を有し、 前記第１の経路と前記第２の経路とを適宜選択して動作
させることにより遅延時間を得ることを特徴とする高分
解能タイミング調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03164361A JP3128661B2 (ja) | 1991-07-04 | 1991-07-04 | 高分解能タイミング調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03164361A JP3128661B2 (ja) | 1991-07-04 | 1991-07-04 | 高分解能タイミング調整回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0514149A JPH0514149A (ja) | 1993-01-22 |
| JP3128661B2 true JP3128661B2 (ja) | 2001-01-29 |
Family
ID=15791687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03164361A Expired - Fee Related JP3128661B2 (ja) | 1991-07-04 | 1991-07-04 | 高分解能タイミング調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3128661B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6297575B2 (ja) * | 2013-08-19 | 2018-03-20 | 国立研究開発法人科学技術振興機構 | 再構成可能な遅延回路、並びにその遅延回路を用いた遅延モニタ回路、ばらつき補正回路、ばらつき測定方法及びばらつき補正方法 |
-
1991
- 1991-07-04 JP JP03164361A patent/JP3128661B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0514149A (ja) | 1993-01-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990302 |
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