JPH0514175A - 差動型電圧レベルシフト装置 - Google Patents
差動型電圧レベルシフト装置Info
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- JPH0514175A JPH0514175A JP3162675A JP16267591A JPH0514175A JP H0514175 A JPH0514175 A JP H0514175A JP 3162675 A JP3162675 A JP 3162675A JP 16267591 A JP16267591 A JP 16267591A JP H0514175 A JPH0514175 A JP H0514175A
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Abstract
(57)【要約】
【目的】 ディジタル回路の外部入出力インタフェース
部やアナログディジタル混在回路のディジタル回路とア
ナログ回路のインタフェース部等に使用される差動型電
圧レベルシフト装置を提供する。 【構成】 差動スイッチング回路とソースフォロワ回路
とからなり、差動スイッチング回路の電源側に複数個の
ダイオードを直列に接続したダイード群Ｄ11〜Ｄ1nを接
続し、このダイオード群Ｄ11〜Ｄ1nの中の最低電位側の
ダイオードＤ1nのカソードを所定の電位Vrefに固定しか
つ最高電位側のダイオードＤ11のアノードを差動スイッ
チング回路の両負荷抵抗Ｒ1、Ｒ2の高電位側に直接また
はバッファ回路を通して接続した。
部やアナログディジタル混在回路のディジタル回路とア
ナログ回路のインタフェース部等に使用される差動型電
圧レベルシフト装置を提供する。 【構成】 差動スイッチング回路とソースフォロワ回路
とからなり、差動スイッチング回路の電源側に複数個の
ダイオードを直列に接続したダイード群Ｄ11〜Ｄ1nを接
続し、このダイオード群Ｄ11〜Ｄ1nの中の最低電位側の
ダイオードＤ1nのカソードを所定の電位Vrefに固定しか
つ最高電位側のダイオードＤ11のアノードを差動スイッ
チング回路の両負荷抵抗Ｒ1、Ｒ2の高電位側に直接また
はバッファ回路を通して接続した。
Description
【０００１】
【産業上の利用分野】本発明はＥＣＬ、ＳＣＬ等の差動
クロック信号を用いるディジタル回路の外部入出力イン
タフェース部やアナログディジタル混在回路のディジタ
ル回路とアナログ回路のインタフェース部等に使用され
る差動型電圧レベルシフト装置に関する。
クロック信号を用いるディジタル回路の外部入出力イン
タフェース部やアナログディジタル混在回路のディジタ
ル回路とアナログ回路のインタフェース部等に使用され
る差動型電圧レベルシフト装置に関する。
【０００２】
【従来の技術】従来、この種の差動型電圧レベルシフト
装置で特に高速性を問わない場合には、Ｐチャネルの電
界効果トランジスタまたはＰＮＰ型のトランジスタによ
る通常の差動増幅器を用い、その負荷接続端電位を適当
に設定することによって出力信号電位を入力信号電位よ
り低い任意の電位にレベルシフトすることが行われてい
る。また高速性を要求される場合には、Ｎチャネルの電
界効果トランジスタまたはＮＰＮトランジスタがスイッ
チング素子として用いられる。
装置で特に高速性を問わない場合には、Ｐチャネルの電
界効果トランジスタまたはＰＮＰ型のトランジスタによ
る通常の差動増幅器を用い、その負荷接続端電位を適当
に設定することによって出力信号電位を入力信号電位よ
り低い任意の電位にレベルシフトすることが行われてい
る。また高速性を要求される場合には、Ｎチャネルの電
界効果トランジスタまたはＮＰＮトランジスタがスイッ
チング素子として用いられる。
【０００３】図２は従来の差動型電圧レベルシフト装置
の要部回路図である。図２においてＱ1、Ｑ2はそれぞれ
のソースが互いに接続され、それぞれのゲートが信号入
力端子１、信号入力端子２に接続された電界効果トラン
ジスタ、Ｒ1、Ｒ2はそれぞれ電界効果トランジスタ
Ｑ1、Ｑ2のドレインとグランド間に挿入された負荷抵
抗、Ｉ2は電界効果トランジスタＱ1、Ｑ2のコモンソー
スの定電流源であり、以上の回路要素により差動スイッ
チング回路が構成されている。またＱ3、Ｑ4は電界効果
トランジスタであり、上記の差動スイッチング回路の差
動出力をゲート入力とし、それぞれのソース側に挿入さ
れた定電流源Ｉ3、Ｉ4とともにソースフォロワ回路を構
成する。電界効果トランジスタＱ3のソースと定電流源
Ｉ3との間にはＤ 21からＤ2nまでのｎ個のダイオードが
挿入され、電界効果トランジスタＱ4のソースと定電流
源Ｉ4との間にはＤ31からＤ3nまでのｎ個のダイオード
が挿入され、電界効果トランジスタＱ3，Ｑ4のドレイン
が外部電源入力端子６に接続されている。なお４、５は
出力端子である。
の要部回路図である。図２においてＱ1、Ｑ2はそれぞれ
のソースが互いに接続され、それぞれのゲートが信号入
力端子１、信号入力端子２に接続された電界効果トラン
ジスタ、Ｒ1、Ｒ2はそれぞれ電界効果トランジスタ
Ｑ1、Ｑ2のドレインとグランド間に挿入された負荷抵
抗、Ｉ2は電界効果トランジスタＱ1、Ｑ2のコモンソー
スの定電流源であり、以上の回路要素により差動スイッ
チング回路が構成されている。またＱ3、Ｑ4は電界効果
トランジスタであり、上記の差動スイッチング回路の差
動出力をゲート入力とし、それぞれのソース側に挿入さ
れた定電流源Ｉ3、Ｉ4とともにソースフォロワ回路を構
成する。電界効果トランジスタＱ3のソースと定電流源
Ｉ3との間にはＤ 21からＤ2nまでのｎ個のダイオードが
挿入され、電界効果トランジスタＱ4のソースと定電流
源Ｉ4との間にはＤ31からＤ3nまでのｎ個のダイオード
が挿入され、電界効果トランジスタＱ3，Ｑ4のドレイン
が外部電源入力端子６に接続されている。なお４、５は
出力端子である。
【０００４】以上のように構成された従来の差動型電圧
レベルシフト装置について、以下その動作について説明
する。まず信号入力端子１、２に差動クロック信号（V
in1、Vin2）が入力されると電界効果トランジスタＱ1、
Ｑ2のドレインには高電位が０Ｖ、低電位が負荷抵抗と
コモンソース定電流源Ｉ2の電流値との積の電圧だけ低
い互いに逆位相の矩形波が出力される。この矩形波はソ
ースフォロワ回路において（Vgs＋ｎ×Vf）だけ低電位
側にシフトされ、出力端子４、５から出力される。ここ
で、Vgsは電界効果トランジスタＱ3、Ｑ4のゲート、ソ
ース間電圧、Vfはダイオードの順方向電圧、ｎはダイオ
ードの数である。このように従来の差動型電圧レベルシ
フト装置では、ソースフォロワ回路に挿入されたダイオ
ードの数を適当に選択することにより入力された差動ク
ロック信号より低い任意の電位の矩形波を得ることがで
きる。
レベルシフト装置について、以下その動作について説明
する。まず信号入力端子１、２に差動クロック信号（V
in1、Vin2）が入力されると電界効果トランジスタＱ1、
Ｑ2のドレインには高電位が０Ｖ、低電位が負荷抵抗と
コモンソース定電流源Ｉ2の電流値との積の電圧だけ低
い互いに逆位相の矩形波が出力される。この矩形波はソ
ースフォロワ回路において（Vgs＋ｎ×Vf）だけ低電位
側にシフトされ、出力端子４、５から出力される。ここ
で、Vgsは電界効果トランジスタＱ3、Ｑ4のゲート、ソ
ース間電圧、Vfはダイオードの順方向電圧、ｎはダイオ
ードの数である。このように従来の差動型電圧レベルシ
フト装置では、ソースフォロワ回路に挿入されたダイオ
ードの数を適当に選択することにより入力された差動ク
ロック信号より低い任意の電位の矩形波を得ることがで
きる。
【０００５】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、ソースフォロワ回路に挿入されたダイオ
ードの順方向電圧が温度やデバイスのばらつきにより変
化するため、ダイオードの直列接続数の増加とともに出
力される矩形波の電位の変動が顕著になるという課題を
有していた。
来の構成では、ソースフォロワ回路に挿入されたダイオ
ードの順方向電圧が温度やデバイスのばらつきにより変
化するため、ダイオードの直列接続数の増加とともに出
力される矩形波の電位の変動が顕著になるという課題を
有していた。
【０００６】本発明は上記従来の課題を解決するもの
で、出力される矩形波の電位の変動の小さい差動型電圧
レベルシフト装置を提供することを目的とする。
で、出力される矩形波の電位の変動の小さい差動型電圧
レベルシフト装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】この目的を達成するため
に本発明の差動型電圧レベルシフト装置は、複数個のダ
イオードを直列に接続したダイード群を差動スイッチン
グ回路側に設け、このダイオード群の、最低電位側のダ
イオードのカソードを所定の電位に固定しかつ最高電位
側のダイオードのアノードを差動スイッチング回路の両
負荷抵抗の高電位側に直接またはバッファを通して接続
した構成を有している。
に本発明の差動型電圧レベルシフト装置は、複数個のダ
イオードを直列に接続したダイード群を差動スイッチン
グ回路側に設け、このダイオード群の、最低電位側のダ
イオードのカソードを所定の電位に固定しかつ最高電位
側のダイオードのアノードを差動スイッチング回路の両
負荷抵抗の高電位側に直接またはバッファを通して接続
した構成を有している。
【０００８】
【作用】この構成によって、差動スイッチング回路に設
けたダイオード群とソースフォロワ回路に設けたダイオ
ード群のダイオードの数を一致させ、かつこれら両ダイ
オード群に流れる電流を等しくすることにより、ソース
フォロワ回路に挿入されたダイオード群の電圧降下の温
度変化とソースフォロワ回路の入力ゲート電位の温度変
化とが互いに相殺され、ソースフォロワ回路の出力端子
から出力される矩形波の電位の温度変動を抑制すること
ができる。
けたダイオード群とソースフォロワ回路に設けたダイオ
ード群のダイオードの数を一致させ、かつこれら両ダイ
オード群に流れる電流を等しくすることにより、ソース
フォロワ回路に挿入されたダイオード群の電圧降下の温
度変化とソースフォロワ回路の入力ゲート電位の温度変
化とが互いに相殺され、ソースフォロワ回路の出力端子
から出力される矩形波の電位の温度変動を抑制すること
ができる。
【０００９】
【実施例】以下本発明の一実施例について、図面を参照
しながら説明する。図１（ａ）は本発明の一実施例にお
ける差動型電圧レベルシフト装置の要部回路図である。
図１（ａ）においてＱ1とＱ2は互いのソースが接続さ
れ、それぞれのゲートが信号入力端子１、２に接続され
ているＮチャネルの電界効果トランジスタ、Ｉ2は共通
ソース電流源、Ｒ1とＲ2は負荷抵抗であり、以上の回路
要素により差動スイッチング回路が構成されている。Ｄ
11〜Ｄ1nはｎ個の直列ダイオードで構成されるダイオー
ド群でダイオードＤ1nのカソードは外部バイアス入力端
子３に接続され、ダイオードＤ11のアノードは定電流源
Ｉ1と負荷抵抗Ｒ1、Ｒ2に接続されている。またＮチャ
ネルの電界効果トランジスタＱ3、Ｑ4はそれぞれのゲー
トが電界効果トランジスタＱ1、Ｑ2のドレインに接続さ
れ、それぞれのドレインが外部電源入力端子６に接続さ
れている。ダイオードＤ21〜Ｄ2nは電界効果トランジス
タＱ3のソースと定電流源Ｉ3の間に挿入されたｎ個の直
列ダイオードで構成されるダイオード群、ダイオードＤ
31〜Ｄ3nは電界効果トランジスタＱ4のソースと定電流
源Ｉ4の間に挿入されたｎ個の直列ダイオードで構成さ
れるダイオード群である。なお４、５は出力端子であ
る。ここで、定電流源Ｉ1、Ｉ2、Ｉ3、Ｉ4の電流値が、
Ｉ1−Ｉ2＝Ｉ3＝Ｉ4の関係になるように調整する。
しながら説明する。図１（ａ）は本発明の一実施例にお
ける差動型電圧レベルシフト装置の要部回路図である。
図１（ａ）においてＱ1とＱ2は互いのソースが接続さ
れ、それぞれのゲートが信号入力端子１、２に接続され
ているＮチャネルの電界効果トランジスタ、Ｉ2は共通
ソース電流源、Ｒ1とＲ2は負荷抵抗であり、以上の回路
要素により差動スイッチング回路が構成されている。Ｄ
11〜Ｄ1nはｎ個の直列ダイオードで構成されるダイオー
ド群でダイオードＤ1nのカソードは外部バイアス入力端
子３に接続され、ダイオードＤ11のアノードは定電流源
Ｉ1と負荷抵抗Ｒ1、Ｒ2に接続されている。またＮチャ
ネルの電界効果トランジスタＱ3、Ｑ4はそれぞれのゲー
トが電界効果トランジスタＱ1、Ｑ2のドレインに接続さ
れ、それぞれのドレインが外部電源入力端子６に接続さ
れている。ダイオードＤ21〜Ｄ2nは電界効果トランジス
タＱ3のソースと定電流源Ｉ3の間に挿入されたｎ個の直
列ダイオードで構成されるダイオード群、ダイオードＤ
31〜Ｄ3nは電界効果トランジスタＱ4のソースと定電流
源Ｉ4の間に挿入されたｎ個の直列ダイオードで構成さ
れるダイオード群である。なお４、５は出力端子であ
る。ここで、定電流源Ｉ1、Ｉ2、Ｉ3、Ｉ4の電流値が、
Ｉ1−Ｉ2＝Ｉ3＝Ｉ4の関係になるように調整する。
【００１０】以上のように構成された本実施例の差動型
電圧レベルシフト装置について、以下その動作について
説明する。図１（ｂ）は本発明の一実施例における差動
型電圧レベルシフト装置の各部の電圧波形図である。ま
ず入力端子１、２に差動クロック信号（Vin1、Vin2）が
印加されると、電界効果トランジスタＱ1、Ｑ2のドレイ
ンにはハイ電圧（V1）が（Vr ef＋ｎ×Vf）、ロウ電圧
（V2）が（Vref＋ｎ×Vf−R1×I2）である差動クロック
信号が現れる。ここで、Vrefは外部バイアス電圧、Vfは
ダイオードの順方向電圧である。この信号は次段のソー
スフォロワ回路の電界効果トランジスタＱ3、Ｑ4のゲー
トに入力される。ここで電界効果トランジスタＱ3、Ｑ4
のゲート、ソース間電圧をVgsとすれば出力端子４、５
には電界効果トランジスタＱ3、Ｑ4のゲートのクロック
波形が（ｎ×Vf＋Vgs）だけ低電圧側にシフトした波形
が現れる。すなわち、出力端子４、５にはハイ電圧（V
01）が（Vref−Vgs）、ロウ電圧（VO 2）が（Vref−R1×
I2−Vgs）である差動クロック信号が現れる。このよう
に本実施例によれば、ダイオード群Ｄ11〜Ｄ1nに流れる
電流とダイオード群Ｄ21〜Ｄ2nまたはＤ31〜Ｄ3nに流れ
る電流とが等しくなるため、温度変化によるこれらダイ
オード群の電圧降下の変動も相等しくなる。したがって
出力端子の差動クロック信号の電圧が外部より印加され
るバイアス電圧のみにより決まり、温度およびダイオー
ドの順方向電圧に依存しないという利点を有する。
電圧レベルシフト装置について、以下その動作について
説明する。図１（ｂ）は本発明の一実施例における差動
型電圧レベルシフト装置の各部の電圧波形図である。ま
ず入力端子１、２に差動クロック信号（Vin1、Vin2）が
印加されると、電界効果トランジスタＱ1、Ｑ2のドレイ
ンにはハイ電圧（V1）が（Vr ef＋ｎ×Vf）、ロウ電圧
（V2）が（Vref＋ｎ×Vf−R1×I2）である差動クロック
信号が現れる。ここで、Vrefは外部バイアス電圧、Vfは
ダイオードの順方向電圧である。この信号は次段のソー
スフォロワ回路の電界効果トランジスタＱ3、Ｑ4のゲー
トに入力される。ここで電界効果トランジスタＱ3、Ｑ4
のゲート、ソース間電圧をVgsとすれば出力端子４、５
には電界効果トランジスタＱ3、Ｑ4のゲートのクロック
波形が（ｎ×Vf＋Vgs）だけ低電圧側にシフトした波形
が現れる。すなわち、出力端子４、５にはハイ電圧（V
01）が（Vref−Vgs）、ロウ電圧（VO 2）が（Vref−R1×
I2−Vgs）である差動クロック信号が現れる。このよう
に本実施例によれば、ダイオード群Ｄ11〜Ｄ1nに流れる
電流とダイオード群Ｄ21〜Ｄ2nまたはＤ31〜Ｄ3nに流れ
る電流とが等しくなるため、温度変化によるこれらダイ
オード群の電圧降下の変動も相等しくなる。したがって
出力端子の差動クロック信号の電圧が外部より印加され
るバイアス電圧のみにより決まり、温度およびダイオー
ドの順方向電圧に依存しないという利点を有する。
【００１１】なお本実施例ではＮチャネルの電界効果ト
ランジスタを用いて構成した例について説明したが、こ
のＮチャネルの電界効果トランジスタをＮＰＮバイポー
ラトランジスタに置き換えても同様の効果が得られる。
ランジスタを用いて構成した例について説明したが、こ
のＮチャネルの電界効果トランジスタをＮＰＮバイポー
ラトランジスタに置き換えても同様の効果が得られる。
【００１２】
【発明の効果】以上のように構成された本発明は、以下
の効果を奏する。 (1) 差動スイッチング回路の負荷抵抗の高電圧側を外部
より与えられる固定電圧電源に直接接続するのではな
く、次段のソースフォロワ回路を構成する電界効果トラ
ンジスタのソースに挿入されたレベルシフト用直列ダイ
オードと同じかまたはそれに近い個数の直列ダイオード
を介して接続し、両者の電流を一致させることにより、
両者の直列ダイオードの順方向電圧の温度変化が互いに
相殺され、出力端子の差動クロック信号の温度変化を抑
制することができる。 (2) ソースフォロワ回路の直列ダイオードの数と差動ス
イッチング回路の負荷抵抗の高電圧側に挿入された直列
ダイオードの数を一致させることにより、差動クロック
信号の高いほうの電圧がダイオードの順方向電圧に依存
せず、外部より加えられる電圧と同じ電圧にすることが
できる。
の効果を奏する。 (1) 差動スイッチング回路の負荷抵抗の高電圧側を外部
より与えられる固定電圧電源に直接接続するのではな
く、次段のソースフォロワ回路を構成する電界効果トラ
ンジスタのソースに挿入されたレベルシフト用直列ダイ
オードと同じかまたはそれに近い個数の直列ダイオード
を介して接続し、両者の電流を一致させることにより、
両者の直列ダイオードの順方向電圧の温度変化が互いに
相殺され、出力端子の差動クロック信号の温度変化を抑
制することができる。 (2) ソースフォロワ回路の直列ダイオードの数と差動ス
イッチング回路の負荷抵抗の高電圧側に挿入された直列
ダイオードの数を一致させることにより、差動クロック
信号の高いほうの電圧がダイオードの順方向電圧に依存
せず、外部より加えられる電圧と同じ電圧にすることが
できる。
【図１】（ａ）は本発明の一実施例における差動型電圧
レベルシフト装置の要部回路図 （ｂ）は同差動型電圧レベルシフト装置の各部の電圧波
形図
レベルシフト装置の要部回路図 （ｂ）は同差動型電圧レベルシフト装置の各部の電圧波
形図
【図２】従来の差動型電圧レベルシフト装置の要部回路
図
図
４ 出力端子
５ 出力端子
Ｄ11 最も低電位側のダイオード
Ｄ1n 最も高電位側のダイオード
Ｉ1 定電流源
Ｉ2 定電流源
Ｉ3 定電流源
Ｉ4 定電流源
Ｑ1 トランジスタ
Ｑ2 トランジスタ
Ｑ3 トランジスタ
Ｑ4 トランジスタ
Ｒ1 抵抗
Ｒ2 抵抗
Vref 定電圧源
Vin1 差動入力信号
Vin2 差動入力信号
Claims (2)
- 【請求項１】 直列に接続された複数個のダイオードの
内、最も低電位側のダイオードのカソードが定電圧源に
接続されかつ最も高電位側のダイオードのアノードが定
電流源に接続されたダイオード群と、前記高電位側のダ
イオードのアノードに直接またはバッファ回路を通して
接続された２個の抵抗と、前記抵抗が負荷としてドレイ
ンに接続され、それぞれのゲートに互いに逆位相の差動
入力信号が入力される２個のトランジスタと、この２個
のトランジスタの共通するソースに接続された定電流源
とからなる差動スイッチング回路と、２個のトランジス
タの各々のゲートには前記差動スイッチング回路から互
いに逆位相の２出力が入力され、各々のソースには複数
個のダイオードからなるダイオード群が接続されかつこ
のダイード群を介して定電流源が接続されたソースフォ
ロワ回路とを備え、前記ソースフォロワ回路の各々のソ
ースに接続されたダイオード群の低電位側に互いに逆位
相の出力を取り出す出力端子を設けた差動型電圧レベル
シフト装置。 - 【請求項２】 差動スイッチング回路の負荷抵抗に接続
されたダイオード群とソースフォロワ回路のダイオード
群とが同数のダイオードで構成された請求項１記載の差
動型電圧レベルシフト装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3162675A JPH0514175A (ja) | 1991-07-03 | 1991-07-03 | 差動型電圧レベルシフト装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3162675A JPH0514175A (ja) | 1991-07-03 | 1991-07-03 | 差動型電圧レベルシフト装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0514175A true JPH0514175A (ja) | 1993-01-22 |
Family
ID=15759159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3162675A Pending JPH0514175A (ja) | 1991-07-03 | 1991-07-03 | 差動型電圧レベルシフト装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0514175A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5481210A (en) * | 1993-11-26 | 1996-01-02 | Temic Telefunken Microelectronic Gmbh | Method for controlling clock frequency of a digital logic semiconductor according to temperature |
| WO2013054474A1 (ja) * | 2011-10-14 | 2013-04-18 | 旭化成エレクトロニクス株式会社 | 出力バッファ回路 |
-
1991
- 1991-07-03 JP JP3162675A patent/JPH0514175A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5481210A (en) * | 1993-11-26 | 1996-01-02 | Temic Telefunken Microelectronic Gmbh | Method for controlling clock frequency of a digital logic semiconductor according to temperature |
| WO2013054474A1 (ja) * | 2011-10-14 | 2013-04-18 | 旭化成エレクトロニクス株式会社 | 出力バッファ回路 |
| EP2618489A1 (en) * | 2011-10-14 | 2013-07-24 | Asahi Kasei Microdevices Corporation | Output buffer circuit |
| JP5374650B2 (ja) * | 2011-10-14 | 2013-12-25 | 旭化成エレクトロニクス株式会社 | 出力バッファ回路 |
| EP2618489A4 (en) * | 2011-10-14 | 2014-10-22 | Asahi Kasei Microdevices Corp | OUTPUT BUFFER CIRCUIT |
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