KR0153245B1 - 프로그래머블 지연회로 - Google Patents

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Abstract

본 발명의 프로그래머블 지연회로는 지연될 입력신호가 공급되는 입력단자와, 캐스케이드로 접속된 복수의 스테이지의 N(N≥2)개의 지연회로와, 이 복수의 스테이지의 지연회로사이에서 각 스테이지에 접속되면서, 1쌍의 차동증폭기트랜지스터와, 공통전류원으로부터 상기 1쌍의 차동증폭기트랜지스터에 구동전류를 공급하기 위한 전류스위치를 가진 복수의 차동증폭기와, 상기 복수의 차동증폭기중 1쌍의 차동증폭기트랜지스터의 각 출력단자에 공통으로 접속된 공통출력단자와, 상기 복수의 차동증폭기의 전류스위치를 선택적으로 제어하기 위한 제어회로로 이루어지고, 복수의 차동증폭기의 전류스위치중 어느 것이 선택되어도 차동증폭기의 지연량이 일정하게 되어 지연특성의 선형성이 향상될 수 있고, 또한 단일의 공통전류원이 채용되므로 전력소비가 저감될 수 있다.
캐스케이드로 접속된 버퍼스테이지가 복수의 차동증폭기의 출력과 공통출력단자사이에 배치되는 경우, 차동증폭기트랜지스터의 출력용량이 현저하게 저감될 수 있고, 따라서 본 발명의 프로그래머블 지연회로는 고속으로 동작될 수 있다.

Description

프로그래머블 지연회로
제1도는 종래의 프로그래머블 지연회로의 일예의 블록도.
제2도는 제1도의 종래의 프로그래머블 지연회로에 사용되는 멀티플렉서의 일예의 블록도.
제3도는 본 발명의 프로그래머블 지연회로의 기본구성의 블록회로도.
제4도(제4a도 및 제4b도)는 본 발명에 의한 프로그래머블 지연회로의 일실시예의 회로도.
* 도면의 주요부분에 대한 부호의 설명
1, 6 : 지연회로 3, 7 : 버퍼스테이지
8 : 전류스위치 9 : 공통전류원
10 : 제어회로 D1~D8: 차동증폭기
본 발명은 프로그래머블(programmable) 지연회로에 관한 것으로, 특히 지연특성의 선형성(線形性)이 향상되고, 전력소비가 저감되는 동시에, IC(집적회로)테스터 등에 적용하기에 적합한 프로그래머블 지연회로에 관한 것이다.
종래의 프로그래머블 지연회로로서는 10-12sec 분해능(分解能)을 갖는 디지탈 프로그래머블 지연칩이 있다(IEEE Proceedings of the 1989 Bipolar Circuit and Technology Meetings September 18-19, 1989, 295~297페이지).
제1도의 블록도는 이와 같은 종래의 프로그래머블 지연회로의 일예를 나타낸다.
제1도에 도시된 바와 같이, 주회로 즉 코어스(coarse) 지연회로(1)는 캐스케이드(cascade)로 접속된 32개의 지연게이트(G0~G31)와 멀티플렉서(1a) 및 래치회로(1b)로 구성된다. 상기 래치회로(1b)는 제어회로(도시되지 않음)로부터 이 래치회로(1b)에 입력되는 5비트의 지연신호(D0~D4)를 래치하고, 상기 멀티플렉서(1a)는 래치회로(1b)의 디지탈출력에 응답하여 제어되며, 이에 따라 입력단자(IN, INB)에 인가된 펄스신호가 게이트당 110×10-12sec의 임의의 지연시간만큼 지연된다. 캐스케이드회로(2)는 멀티플렉서(1a)의 출력에 접속되어 지연시간을 증대시키며, 멀티플렉서(2a)와 디지탈신호(D5)를 래치하는 래치회로(2b)로 구성된다. 이 캐스케이드회로(2)의 출력은 버퍼스테이지(3)를 통해 출력단자(Q1, Q1B)에 각각 공급되고, 부회로 즉 화인 튠(fine tune)회로(4)가 상기 캐스케이드회로(2)의 출력에 접속된다.
제2도는 종래의 멀티플렉서의 일예를 나타내는 개략적인 블록도로서, 이 제2도에 도시된 바와 같이 제1도의 멀티플렉서(1a)는 통상 8스테이지의 지연게이트(G1~G8)와 래치회로(1b)로부터 전송된 제어신호(S0~S6)가 공급되는 7개의 멀티플렉서(A~G)로 구성된다.
그러나, 제2도의 종래의 지연회로에 있어서, 상기 멀티플렉서(1a)는 소위 토너먼트형태로 접속된 7개의 멀티플렉서(A~G)로 구성되므로 단일 2n지연회로가 제공되면 2n-1개의 멀티플렉서가 필요하게 된다. 또한, 신호는 각 지연게이트로부터 n개의 멀티플렉서를 통해 출력단자(Q1)로 통과되므로 일정한 지연시간이 증대된다. 이 경우, n이 증가되면 각 지연게이트로부터 출력단자(Q1)까지의 멀티플렉서(1a)로 인한 지연에러가 증가되고, 이에 따라 지연특성의 선형성이 더욱 저하된다.
더욱이, 입력단자(IN, INB)에 공급된 펄스신호는 n개의 멀티플렉서(예를 들면, 멀티플렉서 A, E, G)를 통하여 통과되므로 전력소비가 증대된다.
따라서, 본 발명의 목적은 종래 기술에서 직면하게 되는 상기한 결점과 단점을 제거할 수 있는 개선된 프로그래머블 지연회로를 제공함에 있다.
보다 구체적으로, 본 발명의 목적은 지연특성의 선형성이 향상될 수 있는 프로그래머블 지연회로를 제공함에 있다.
본 발명의 다른 목적은 전력소비가 저감될 수 있는 프로그래머블 지연회로를 제공함에 있다.
본 발명의 또 다른 목적은 고속동작이 가능한 프로그래머블 지연회로를 제공함에 있다.
본 발명의 또 다른 목적은 만족할 만한 지연특성을 부여할 수 있는 프로그래머블 지연회로를 제공함에 있다.
본 발명의 제1특징에 의하면, 지연될 입력신호가 공급되는 입력단자와, 캐스케이드로 접속된 복수의 스테이지 N(N≥2)개의 지연회로와, 이 복수의 스테이지의 지연회로사이에서 각 스테이지에 각각 접속되면서, 1쌍의 차동증폭기트랜지스터와, 공통전류원으로부터 상기 1쌍의 차동증폭기트랜지스터에 구동전류를 공급하기 위한 전류스위치를 가진 복수의 차동증폭기와, 상기복수의 차동증폭기중 1쌍의 차동증폭기트랜지스터의 각 출력단자에 공통으로 접속된 공통출력단자와, 상기 복수의 차동증폭기의 전류스위치를 각각 제어하기 위한 제어회로로 이루어지는 것을 특징으로 하는 프로그래머블 지연회로를 제공한다.
본 발명의 제2특징에 의하면, 캐스케이드로 접속된 버퍼스테이지가 상기 복수의 차동증폭기의 출력과 상기 공통출력단자사이에 배치되는 것을 특징으로 하는 프로그래머블 지연회로를 제공한다.
본 발명의 프로그래머블 지연회로에 의하면, 복수의 차동증폭기의 전류스위치중 어느것이 선택되어도 상기 차동증폭기의 지연량이 일정하게 되어 지연특성의 선형성이 향상될 수 있다. 또한, 단일의 공통전류원이 채용되므로 전력소비가 저감될 수 있다.
캐스케이드로 접속된 버퍼스테이지가 상기 복수의 차동증폭기의 출력과 공통출력단자사이에 설치되는 경우 차동증폭기트랜지스터의 출력용량이 현저하게 저감될 수 있고, 따라서 본 발명의 프로그래머블 지연회로를 고속으로 동작할 수 있다.
본 발명의 상기 및 기타 목적, 특징 및 이점은 첨부도면과 관련하여 예시적인 실시예에 대한 다음의 상세한 설명으로부터 명백할 것이다.
다음에, 본 발명에 대하여 도면에 따라서 상세히 설명한다.
제3도는 본 발명의 프로그래머블 지연회로의 기본적인 구성을 블록회로형태로 나타낸 것으로, 이 제3도를 참조하면, 지연될 입력신호(클록신호 등과 같은 펄스신호)가 지연회로(6)의 입력단자(5a, 5b)에 공급되며, 예를 들면 이들 입력신호는 역위상이다. 상기 지연회로(6)는 N스테이지(N≥2)를 가지며, 캐스케이드로 접속된 복수의 지연회로(G1~Gn)로 구성되어 있다. 또, 1쌍의 차동증폭기트랜지스터(Q11,Q12)의 입력전극(베이스)이 지연회로(6)의 제1 및 제2지연회로(G1, G2)사이에 접속되고, 트랜지스터(Q11, Q12)의 출력전극(콜렉터)이 버퍼스테이지(7)를 구성하는 트랜지스터(Qb1, Qb2)를 통해 접속되며, 각각 공통출력단자(VOUT, VOUTB)에 캐스케이드로 접속된다. 부하저항(R1, R2)은 기준전압원(Vref)(예를들면, 접지전위)과 공통 출력단자(VOUT, VOUTB)사이에 각각 접속된다. 또, 전류스위치(8)는 트랜지스터(Q1~Qn-1)로 구성되고, 공통전류원(9)은 예를 들면 Iref의 전류치를 갖는다. 상기 차동증폭기트랜지스터(Q11, Q12)와 전류스위치(8)의 트랜지스터(Q1)는 제1차동증폭기(D1)를 구성하고, 제2 및 제3지연회로(G2, G3)사이에 접속된 차동증폭기트랜지스터(Q21, Q22)와 상기 전류스위치(8)의 트랜지스터(Q2)는 제2차동증폭기(D2)를 구성하며, 제3지연회로(G3)와 제 n지연회로(Gn)사이에 접속된 차동증폭기트랜지스터(Qn-11, Qn-12)와 전류스위치(8)의 트랜지스터(Qn-1)는 제(n-1) 차동증폭기(Dn-1)를 구성한다. 제3도에서 참조부호(10)은 상기 전류스위치(8)를 선택적으로 제어하는 제어회로를 나타내며, 예를 들면 이 제어회로(10)는 k비트의 디지탈신호(d1~dk)에 응답하여 전류스위치(8)의 트랜지스터(Q1~Qn-1)를 제어한다.
다음에, 이와 같이 구성된 프로그래머블 지연회로의 동작에 대하여 설명한다.
제3도를 참조하면, 예를 들어 전류스위치(8)의 트랜지스터(Q1)가 제어회로(10)의 디지탈신호(d1~dk)에 의해 선택되는 경우 트랜지스터(Q1)는 턴온되어 공통전류원(9)의 전류(Iref)가 제1차동증폭기(D1)의 차동증폭기트랜지스터(Q11, Q12)에 공급되어 입력단자(5a, 5b)에 공급된 입력신호가 제1지연회로(G1)에 공급되고, 이 제1지연회로(G1)의 출력은 제1차동증폭기(D1)에 의해 증폭되어 버퍼스테이지(7)를 통해 공통출력단자(VOUT, VOUTB)에 공급된다. 마찬가지로, 전류스위치(8)의 트랜지스터(Q2)가 선택되는 경우 트랜지스터(Q2)가 턴온되어 공통전류원(9)의 전류(Iref)가 제2차동증폭기(D2)의 차동증폭기트랜지스터(Q21, Q22)에 공급되어 입력단자(5a, 5b)에 공급된 입력신호가 제2지연회로(G2)에 공급된다. 이 제2지연회로(G2)의 출력은 제2차동증폭기(D2)에 의해 증폭되어 버퍼스테이지(7)를 통해 공통출력단자(VOUT, VOUTB)에 공급된다. 즉, 복수의 차동증폭기(D1~Dn-1)의 전류스위치(8)가 제어회로(10)의 제어신호(C1~Cn-1)에 의해 제어됨으로써 제 2n-1(n-1)지연회로(G1~Gn-1)의 출력이 선택적으로 출력된다. 상기 복수의 차동증폭기(D1~Dn-1)에 대한 전류스위치(8)의 트랜지스터(Q1~Qn-1)중 어느 하나가 선택되는 경우에는, 차동증폭기(D1~Dn-1)의 지연시간은 일정하게 되고, 일정의 지연시간이 저감됨으로써 지연특성의 선형성이 향상될 수 있다. 또, 단일의 공통전류원(9)이 사용되므로 전력소비가 저감될 수 있다.
더욱이, 캐스케이드로 접속된 버퍼스테이지(7)가 상기 복수의 차동증폭기(D1~Dn-1)와 공통출력단자(VOUT, VOUTB)사이에 접속되는 경우 상기 차동증폭기트랜지스터(Q11~Qn-12)의 출력용량이 명백하게 저감되고, 이에 따라 본 발명의 프로그래머블 지연회로는 고속으로 동작된다. 지연시간은 제n지연회로(Gn)의 출력에 다른 차동증폭기(도시되지 않음)를 제공함으로써 더욱 증대될 수 있다.
이와 달리, 도시되지는 않았지만, 입력단자(5a, 5b)에 공급된 입력신호를 공통출력단자(VOUT, VOUTB)에 직접 공급하는 차동증폭기를 제공할 수 있다(제1지연회로(G1)가 바이패스됨).
본 발명에 의한 프로그래머블 지연회로의 실시예의 구체적인 회로구성에 대하여 제4도를 참조하여 설명한다. 이 제4도는 적절한 크기의 축척으로 나타내기 위하여 제4a도 및 제4b도로 되어 있다.
이 제4도에서 제3도의 부분과 대응하는 동일 또는 상당부분은 동일한 참조부호를 사용하며, 상세한 설명은 생략한다.
제4도에 도시된 바와 같이 제3도의 지연회로(6)는 제1지연회로(G1) 내지 제8지연회로(G8)의 8스테이지로 구성되고, 제1내지 제8지연회로(G1~G8)는 각각 에미터폴로어회로와 차동증폭기로 구성된다. 이 제1내지 제8차동증폭기(D1~D8)의 전류스위치(8)를 구성하는 트랜지스터(Q1~Q8)는 제어회로(도시되지 않음)로부터의 제어신호(C1~C8)에 의해 제어된다. 이 제4도의 실시예에 있어서, 만일 각 지연회로의 지연시간이 예를 들어 100psec로 선택되면, 지연시간은 100psec~800psec(예를 들면 2n=128인 경우 10nsec)의 범위에서 가변될 수 있으므로, 제3도와 동일한 효과가 얻어진다.
또, 이 실시예에서 입력펄스신호는 푸시풀방식으로 전송되므로 입력펄스신호의 충격계수(duty ratio)는 그 펄스신호가 출력될 때까지 일정하게 유지될 수 있는 이점이 있다.
상기한 설명으로부터 명백한 바와 같이, 본 발명의 프로그래머블 지연회로에 의하면 복수의 차동증폭기의 전류스위치중 어느 하나가 선택되는 경우에도 차동증폭기의 지연량이 일정하게 됨으로써 지연특성의 선형성이 향상될 수 있다. 또, 단일의 공통전류원이 채용되므로 전력소비가 저감될 수 있다.
캐스케이드접속된 버퍼스테이지가 상기 복수의 차동증폭기의 출력과 공통출력단자사이에 설치되는 경우 차동증폭기트랜지스터의 출력용량이 확실하게 저감되므로, 본 발명의 프로그래머블 지연회로가 보다 고속으로 동작될 수 있게 된다.
더욱이, 본 발명의 프로그래머블 지연회로에 의하면 지연회로의 스테이지수가 증가되는 경우에도 멀티플렉서의 지연에러가 종래 기술의 예와는 달리 누적되지 않게 되므로, 만족할 만한 지연특성을 얻을 수 있게 된다.
본 발명의 바람직한 실시예에 대하여 도면을 참조하여 설명하였으나, 본 발명은 이러한 실시예에 한정되지 않고 다음의 특허청구의 범위에 정의된 바와 같은 본 발명의 신규의 기술적 사상이나 범위를 일탈하지 않고 이 분야의 기술자는 여러가지 변경 및 변형을 가할 수 있음을 알 수 있다.

Claims (5)

  1. (a) 지연될 입력신호가 공급되는 입력단자와, (b) 캐스케이드로 접속된 복수의 스테이지의 N(N≥2)개의 지연회로와, (c) 이 복수의 스테이지의 지연회로사이에서 각 스테이지에 각각 접속되면서, 1쌍의 차동증폭기트랜지스터와, 공통전류원으로부터 상기 1쌍의 차동증폭기트랜지스터에 구동전류를 공급하기 위한 전류스위치를 가진 복수의 차동증폭기와, (d) 상기 복수의 차동증폭기중 1쌍의 차동증폭기트랜지스터의 각 출력단자에 공통으로 접속된 공통출력단자와, (e) 상기 복수의 차동증폭기의 전류스위치를 각각 제어하기 위한 제어회로로 이루어지는 것을 특징으로 하는 프로그래머블 지연회로.
  2. 제1항에 있어서, 캐스케이드로 접속된 버퍼스테이지가 상기 복수의 차동증폭기의 출력과 상기 공통출력단자사이에 배치되는 것을 특징으로 하는 프로그래머블 지연회로.
  3. 제2항에 있어서, 지연될 입력신호가 상기 출력단자에 직접 공급되는 것을 특징으로 하는 프로그래머블 지연회로.
  4. 제3항에 있어서, 지연될 신호가 입력되는 입력단자와 제2스테이지의 지연회로사이에 에미터 폴로어 스테이지가 접속되는 것을 특징으로 하는 프로그래머블 지연회로.
  5. 제4항에 있어서, 지연될 신호가 입력되는 상기 입력단자에 푸시풀신호가 공급되고, 푸시풀신호가 상기 공통출력단자에서 소정의 지연시간만큼 지연되는 것을 특징으로 하는 프로그래머블 지연회로.
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