JP2595104Y2 - 差動ゲートによるタイミング調整回路 - Google Patents
差動ゲートによるタイミング調整回路Info
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- JP2595104Y2 JP2595104Y2 JP1992059509U JP5950992U JP2595104Y2 JP 2595104 Y2 JP2595104 Y2 JP 2595104Y2 JP 1992059509 U JP1992059509 U JP 1992059509U JP 5950992 U JP5950992 U JP 5950992U JP 2595104 Y2 JP2595104 Y2 JP 2595104Y2
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- Japan
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- input
- differential
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- gate
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- Testing Of Individual Semiconductor Devices (AREA)
Description
【０００１】
【産業上の利用分野】この考案は、縦続接続された差動
ゲートの遅延時間を利用するタイミング調整回路につい
てのものである。
ゲートの遅延時間を利用するタイミング調整回路につい
てのものである。
【０００２】
【従来の技術】ＩＣテスタでは、テストパターンを試験
されるＩＣに加え、その応答信号によりＩＣの良否を判
定する。次に、ＩＣテスタの構成を図３により説明す
る。図３の２１はテストパターンを発生するパターン発
生器、２２と２３はタイミング調整回路、２４と２５は
ドライバ、２６は試験されるＩＣ、２７と２８は線路で
ある。ドライバ２４・２５から線路２７・２８を通り、
テストパターンを送るとき、線路２７・２８により伝送
遅延が生じるので、タイミング調整回路２２・２３でテ
ストパターンのタイミングを調節する。
されるＩＣに加え、その応答信号によりＩＣの良否を判
定する。次に、ＩＣテスタの構成を図３により説明す
る。図３の２１はテストパターンを発生するパターン発
生器、２２と２３はタイミング調整回路、２４と２５は
ドライバ、２６は試験されるＩＣ、２７と２８は線路で
ある。ドライバ２４・２５から線路２７・２８を通り、
テストパターンを送るとき、線路２７・２８により伝送
遅延が生じるので、タイミング調整回路２２・２３でテ
ストパターンのタイミングを調節する。
【０００３】パターン発生器１からドライバ２４・２５
までは、後述の差動信号によりテストパターンが送ら
れ、ドライバ２４・２５からは通常のオンオフ信号がＩ
Ｃ２６に加えられる。線路２７・２８による伝送遅延は
タイミング調整回路２２・２３で補正される。
までは、後述の差動信号によりテストパターンが送ら
れ、ドライバ２４・２５からは通常のオンオフ信号がＩ
Ｃ２６に加えられる。線路２７・２８による伝送遅延は
タイミング調整回路２２・２３で補正される。
【０００４】次に、従来技術によるタイミング調整回路
の構成を図４により説明する。図４の１Ａと１Ｂは入力
端子、２Ａ〜２Ｄは縦続接続される入力差動ゲート、３
Ａ〜３ＤはＡＮＤゲート、３Ｅは制御信号発生器、３Ｆ
はＯＲゲート、５は出力差動ゲート、６Ａと６Ｂは出力
端子である。ＡＮＤゲート３Ａ〜３Ｄと制御信号発生器
３ＥとＯＲゲート３Ｆでセレクタ３を構成する。差動ゲ
ートの動作については、例えば特開平2-253715号公報に
も記載されている。
の構成を図４により説明する。図４の１Ａと１Ｂは入力
端子、２Ａ〜２Ｄは縦続接続される入力差動ゲート、３
Ａ〜３ＤはＡＮＤゲート、３Ｅは制御信号発生器、３Ｆ
はＯＲゲート、５は出力差動ゲート、６Ａと６Ｂは出力
端子である。ＡＮＤゲート３Ａ〜３Ｄと制御信号発生器
３ＥとＯＲゲート３Ｆでセレクタ３を構成する。差動ゲ
ートの動作については、例えば特開平2-253715号公報に
も記載されている。
【０００５】図４の入力端子１Ａ・１Ｂから差動信号が
入力差動ゲート２Ａ〜２Ｄに入力される。差動信号は、
入力差動ゲート２Ａ〜２Ｄを通過するごとに一定時間ず
つ遅延される。図４では、入力差動ゲート２Ａ〜２Ｄを
４段で構成しているが、４段以外でもよい。
入力差動ゲート２Ａ〜２Ｄに入力される。差動信号は、
入力差動ゲート２Ａ〜２Ｄを通過するごとに一定時間ず
つ遅延される。図４では、入力差動ゲート２Ａ〜２Ｄを
４段で構成しているが、４段以外でもよい。
【０００６】入力差動ゲート２Ａ〜２Ｄの第１の出力
は、ＡＮＤゲート３Ａ〜３Ｄにそれぞれ入力される。Ａ
ＮＤゲート３Ａ〜３Ｄの出力は、制御信号発生器３Ｅで
選択され、ＯＲゲート３Ｆに入力される。ＯＲゲート３
Ｆの出力は出力差動ゲート５の第１の入力に入力され、
第２の入力にはＶBBが入力される。第２の入力の「Ｈ」
レベルと「Ｌ」レベルが反転するとともに出力端子６Ａ
・６Ｂから遅延された差動信号を出力する。
は、ＡＮＤゲート３Ａ〜３Ｄにそれぞれ入力される。Ａ
ＮＤゲート３Ａ〜３Ｄの出力は、制御信号発生器３Ｅで
選択され、ＯＲゲート３Ｆに入力される。ＯＲゲート３
Ｆの出力は出力差動ゲート５の第１の入力に入力され、
第２の入力にはＶBBが入力される。第２の入力の「Ｈ」
レベルと「Ｌ」レベルが反転するとともに出力端子６Ａ
・６Ｂから遅延された差動信号を出力する。
【０００７】次に、図４の各部の波形を図５により説明
する。図５アは入力端子１Ａに供給される信号波形であ
り、「Ｌ」レベルから「Ｈ」レベルに変化する。図５イ
は入力端子１Ｂに供給される信号波形であり、図５アの
反転信号である。図５ウは入力差動ゲート２Ａの第１の
出力の波形であり、図５アの波形に対し、遅延時間ΔＴ
１だけ遅れて出力する。図５エは入力差動ゲート２Ａの
第１の出力の波形であり、図５イの波形に対して時間Δ
Ｔ１だけ遅れて出力する。
する。図５アは入力端子１Ａに供給される信号波形であ
り、「Ｌ」レベルから「Ｈ」レベルに変化する。図５イ
は入力端子１Ｂに供給される信号波形であり、図５アの
反転信号である。図５ウは入力差動ゲート２Ａの第１の
出力の波形であり、図５アの波形に対し、遅延時間ΔＴ
１だけ遅れて出力する。図５エは入力差動ゲート２Ａの
第１の出力の波形であり、図５イの波形に対して時間Δ
Ｔ１だけ遅れて出力する。
【０００８】図５オは入力差動ゲート２Ａの入力波形で
ある。入力差動ゲート２Ａの入力には図５アと図５イの
信号が同時に入力されるので、図５アと図５イの波形を
合成した波形になる。図５カは入力差動ゲート２Ａの出
力波形であり、入力差動ゲート２Ａは差動信号のレベル
が「Ｈ」レベルと「Ｌ」レベルが反転するとともに出力
信号もレベルが反転して出力するので、図５ウと図５エ
の波形を合成した波形になる。
ある。入力差動ゲート２Ａの入力には図５アと図５イの
信号が同時に入力されるので、図５アと図５イの波形を
合成した波形になる。図５カは入力差動ゲート２Ａの出
力波形であり、入力差動ゲート２Ａは差動信号のレベル
が「Ｈ」レベルと「Ｌ」レベルが反転するとともに出力
信号もレベルが反転して出力するので、図５ウと図５エ
の波形を合成した波形になる。
【０００９】図５キは入力差動ゲート２Ｂの出力波形で
あり、図５カよりΔＴ２だけ信号が遅れる。図５クは入
力差動ゲート２Ｃの出力波形であり、図５キよりΔＴ３
だけ信号が遅れる。図５ケは入力差動ゲート２Ｄの出力
波形であり、図５クよりΔＴ４だけ信号が遅れる。した
がって、入力差動ゲート２Ｄの出力は、図５オよりΔＴ
１＋ΔＴ２＋ΔＴ３＋ΔＴ４だけ信号が遅れる。例え
ば、遅延時間ΔＴ１〜ΔＴ４を１ｎｓとすれば、入力差
動ゲート２Ｄの出力は入力端子１Ａ・１Ｂの差動信号よ
り４ｎｓだけ遅れる。
あり、図５カよりΔＴ２だけ信号が遅れる。図５クは入
力差動ゲート２Ｃの出力波形であり、図５キよりΔＴ３
だけ信号が遅れる。図５ケは入力差動ゲート２Ｄの出力
波形であり、図５クよりΔＴ４だけ信号が遅れる。した
がって、入力差動ゲート２Ｄの出力は、図５オよりΔＴ
１＋ΔＴ２＋ΔＴ３＋ΔＴ４だけ信号が遅れる。例え
ば、遅延時間ΔＴ１〜ΔＴ４を１ｎｓとすれば、入力差
動ゲート２Ｄの出力は入力端子１Ａ・１Ｂの差動信号よ
り４ｎｓだけ遅れる。
【００１０】入力差動ゲート２Ａ〜２Ｄの出力を制御信
号発生器３Ｅの出力で選ぶことにより、遅延時間を変え
て差動信号を出力差動ゲート４から取り出すことができ
る。なお、図３では、ＡＮＤゲート３Ａ〜３ＤとＯＲゲ
ート３Ｆの遅延時間は考慮されていない。
号発生器３Ｅの出力で選ぶことにより、遅延時間を変え
て差動信号を出力差動ゲート４から取り出すことができ
る。なお、図３では、ＡＮＤゲート３Ａ〜３ＤとＯＲゲ
ート３Ｆの遅延時間は考慮されていない。
【００１１】
【考案が解決しようとする課題】図３の構成では、入力
差動ゲート２Ａ〜２Ｄの遅延時間で差動信号を遅延させ
るので、タイミング調整の時間幅を遅延時間以下にする
ことができない。また、出力差動ゲート５も第２の入力
のＶBBのレベルを上下することにより、出力タイミング
を調整することができるが、この場合は出力のパルス幅
が変化してしまう。
差動ゲート２Ａ〜２Ｄの遅延時間で差動信号を遅延させ
るので、タイミング調整の時間幅を遅延時間以下にする
ことができない。また、出力差動ゲート５も第２の入力
のＶBBのレベルを上下することにより、出力タイミング
を調整することができるが、この場合は出力のパルス幅
が変化してしまう。
【００１２】この考案は、複数の入力差動ゲート２の第
１の出力をそれぞれ第１のセレクタの入力とし、第１の
セレクタの出力を出力差動ゲート５の第１の入力とし、
入力差動ゲート２の第２の出力をそれぞれ第２のセレク
タの入力とし、第２のセレクタの出力を出力差動ゲート
５の第２の入力とし、第１のセレクタまたは第２のセレ
クタにより入力差動ゲート２の第１の出力または第２の
出力の１つを選ぶことにより出力差動ゲート５の出力の
タイミングを調整するタイミング調整回路の提供を目的
とする。
１の出力をそれぞれ第１のセレクタの入力とし、第１の
セレクタの出力を出力差動ゲート５の第１の入力とし、
入力差動ゲート２の第２の出力をそれぞれ第２のセレク
タの入力とし、第２のセレクタの出力を出力差動ゲート
５の第２の入力とし、第１のセレクタまたは第２のセレ
クタにより入力差動ゲート２の第１の出力または第２の
出力の１つを選ぶことにより出力差動ゲート５の出力の
タイミングを調整するタイミング調整回路の提供を目的
とする。
【００１３】
【課題を解決するための手段】この目的を達成するた
め、この考案では、縦続接続され、差動信号を順次遅延
させる複数の入力差動ゲート２と、複数の入力差動ゲー
ト２の第１の出力をそれぞれ入力とするセレクタ３と、
複数の入力差動ゲート２の第２の出力をそれぞれ入力と
するセレクタ４と、セレクタ３の出力を第１の入力と
し、セレクタ４の出力を第２の入力とする出力差動ゲー
ト５とを備え、複数の入力差動ゲート２の第１の出力の
内の１つをセレクタ３は選び、複数の入力差動ゲート２
の第２の出力の内の１つをセレクタ４は選び、出力差動
ゲート５の出力のタイミングを調整する。
め、この考案では、縦続接続され、差動信号を順次遅延
させる複数の入力差動ゲート２と、複数の入力差動ゲー
ト２の第１の出力をそれぞれ入力とするセレクタ３と、
複数の入力差動ゲート２の第２の出力をそれぞれ入力と
するセレクタ４と、セレクタ３の出力を第１の入力と
し、セレクタ４の出力を第２の入力とする出力差動ゲー
ト５とを備え、複数の入力差動ゲート２の第１の出力の
内の１つをセレクタ３は選び、複数の入力差動ゲート２
の第２の出力の内の１つをセレクタ４は選び、出力差動
ゲート５の出力のタイミングを調整する。
【００１４】
【作用】次に、この考案によるタイミング調整回路の構
成を図１により説明する。図１の４はセレクタであり、
その他は図４と同じものである。セレクタ４はセレクタ
３と構成が同じである。図１では、入力差動ゲート２Ａ
・２Ｂの第１の出力をセレクタ３で取り出し、出力差動
ゲート５の第１の入力としているが、この点は図３と同
じである。図１と図３の相違点は、図３では出力差動ゲ
ート５の第２の入力にＶBBを加えているのに対し、図１
では入力差動ゲート２Ａ・２Ｂの第２の出力をセレクタ
４で取り出し、出力差動ゲート５の第２の入力にする点
である。
成を図１により説明する。図１の４はセレクタであり、
その他は図４と同じものである。セレクタ４はセレクタ
３と構成が同じである。図１では、入力差動ゲート２Ａ
・２Ｂの第１の出力をセレクタ３で取り出し、出力差動
ゲート５の第１の入力としているが、この点は図３と同
じである。図１と図３の相違点は、図３では出力差動ゲ
ート５の第２の入力にＶBBを加えているのに対し、図１
では入力差動ゲート２Ａ・２Ｂの第２の出力をセレクタ
４で取り出し、出力差動ゲート５の第２の入力にする点
である。
【００１５】次に、出力差動ゲート５の入出力波形を図
２により説明する。図２アは出力差動ゲート５の入力波
形であり、立上りの信号１３は例えば入力差動ゲート２
Ａの第２の出力信号である。立上りの信号１３をセレク
タ４により入力差動ゲート２Ｂの第２の出力信号にする
こともできる。立下りの信号１４・１５は、セレクタ３
により選択される入力差動ゲート２Ａ・２Ｂの第１の出
力であり、信号１４・１５の時間差はΔＴである。すな
わち、図２アはセレクタ４の出力を固定し、セレクタ３
の出力を変えたときの状態図である。
２により説明する。図２アは出力差動ゲート５の入力波
形であり、立上りの信号１３は例えば入力差動ゲート２
Ａの第２の出力信号である。立上りの信号１３をセレク
タ４により入力差動ゲート２Ｂの第２の出力信号にする
こともできる。立下りの信号１４・１５は、セレクタ３
により選択される入力差動ゲート２Ａ・２Ｂの第１の出
力であり、信号１４・１５の時間差はΔＴである。すな
わち、図２アはセレクタ４の出力を固定し、セレクタ３
の出力を変えたときの状態図である。
【００１６】図２イは図２アに対する出力差動ゲート５
の出力波形である。出力差動ゲート５は差動入力信号の
レベルが反転すると、反転して出力信号を出すので、図
２アの信号１３と信号１４・１５の交点で出力差動ゲー
ト５は信号を出力する。セレクタ３が選択する入力差動
ゲート２Ａ・２Ｂの出力により、図２アの交点は変化す
る。このとき、交点間の時間差はΔＴの半分になる。す
なわち、出力差動ゲート５の出力を入力差動ゲート２Ａ
・２Ｂの遅延時間の半分の分解能で調整することができ
る。
の出力波形である。出力差動ゲート５は差動入力信号の
レベルが反転すると、反転して出力信号を出すので、図
２アの信号１３と信号１４・１５の交点で出力差動ゲー
ト５は信号を出力する。セレクタ３が選択する入力差動
ゲート２Ａ・２Ｂの出力により、図２アの交点は変化す
る。このとき、交点間の時間差はΔＴの半分になる。す
なわち、出力差動ゲート５の出力を入力差動ゲート２Ａ
・２Ｂの遅延時間の半分の分解能で調整することができ
る。
【００１７】図２ウは出力差動ゲート５の他の入力波形
であり、立下りの信号１６は例えば入力差動ゲート２Ａ
の第１の出力信号である。立下りの信号１６をセレクタ
３により入力差動ゲート２Ｂの第１の出力信号にするこ
ともできる。立上りの信号１７・１８は、セレクタ４に
より選択される入力差動ゲート２Ａ・２Ｂの第２の出力
であり、信号１７・１８の時間差はΔＴである。すなわ
ち、図２ウはセレクタ３の出力を固定し、セレクタ４の
出力を変えたときの状態図である。
であり、立下りの信号１６は例えば入力差動ゲート２Ａ
の第１の出力信号である。立下りの信号１６をセレクタ
３により入力差動ゲート２Ｂの第１の出力信号にするこ
ともできる。立上りの信号１７・１８は、セレクタ４に
より選択される入力差動ゲート２Ａ・２Ｂの第２の出力
であり、信号１７・１８の時間差はΔＴである。すなわ
ち、図２ウはセレクタ３の出力を固定し、セレクタ４の
出力を変えたときの状態図である。
【００１８】図２エは図２ウに対する出力差動ゲート５
の出力波形である。図２ウの信号１６と信号１７・１８
の交点で出力差動ゲート５は信号を出力する。セレクタ
４が選択する入力差動ゲート２Ａ・２Ｂの出力により、
図２ウの交点は変化する。このとき、交点間の時間差は
ΔＴの半分になる。すなわち、出力差動ゲート５の出力
を入力差動ゲート２Ａ・２Ｂの遅延時間の半分の分解能
で調整することができる。
の出力波形である。図２ウの信号１６と信号１７・１８
の交点で出力差動ゲート５は信号を出力する。セレクタ
４が選択する入力差動ゲート２Ａ・２Ｂの出力により、
図２ウの交点は変化する。このとき、交点間の時間差は
ΔＴの半分になる。すなわち、出力差動ゲート５の出力
を入力差動ゲート２Ａ・２Ｂの遅延時間の半分の分解能
で調整することができる。
【００１９】図２アはセレクタ３を固定してセレクタ４
を変えた場合の状態図であり、図２ウはセレクタ４を固
定してセレクタ３を変えた場合の状態図であるが、セレ
クタ３とセレクタ４を同時に変えることにより、複雑な
タイミングの調整をすることができる。なお、図１の回
路は、図４のＩＣテスタのタイミング調整回路以外の遅
延回路として使用できるのはいうまでもない。
を変えた場合の状態図であり、図２ウはセレクタ４を固
定してセレクタ３を変えた場合の状態図であるが、セレ
クタ３とセレクタ４を同時に変えることにより、複雑な
タイミングの調整をすることができる。なお、図１の回
路は、図４のＩＣテスタのタイミング調整回路以外の遅
延回路として使用できるのはいうまでもない。
【００２０】
【考案の効果】この考案によれば、複数の入力差動ゲー
トの第１の出力をそれぞれ第１のセレクタの入力とし、
第１のセレクタの出力を出力差動ゲートの第１の入力と
し、複数の入力差動ゲートの第２の出力をそれぞれ第２
のセレクタの入力とし、第２のセレクタの出力を出力差
動ゲートの第２の入力とし、第１のセレクタまたは第２
のセレクタにより複数の入力差動ゲートの第１の出力ま
たは第２の出力の１つを選ぶので、出力差動ゲートの出
力を入力差動ゲートの遅延時間の半分の分解能で調整す
ることができる。
トの第１の出力をそれぞれ第１のセレクタの入力とし、
第１のセレクタの出力を出力差動ゲートの第１の入力と
し、複数の入力差動ゲートの第２の出力をそれぞれ第２
のセレクタの入力とし、第２のセレクタの出力を出力差
動ゲートの第２の入力とし、第１のセレクタまたは第２
のセレクタにより複数の入力差動ゲートの第１の出力ま
たは第２の出力の１つを選ぶので、出力差動ゲートの出
力を入力差動ゲートの遅延時間の半分の分解能で調整す
ることができる。
【図１】この考案によるタイミング調整回路の構成図で
ある。
ある。
【図２】図１の出力差動ゲート５の入出力波形図であ
る。
る。
【図３】ＩＣテスタの構成説明図である。
【図４】従来技術によるタイミング調整回路の構成図で
ある。
ある。
【図５】図４の動作説明用波形図である。
１Ａ・１Ｂ 入力端子 ２Ａ〜２Ｄ 入力差動ゲート ３ セレクタ ４ セレクタ ５ 出力差動ゲート ６Ａ・６Ｂ 出力端子
Claims (1)
- 【請求項１】 縦続接続され、差動信号を順次遅延させ
る複数の入力差動ゲート(2) と、 複数の入力差動ゲート(2) の第１の出力をそれぞれ入力
とする第１のセレクタ(3) と、 複数の入力差動ゲート(2) の第２の出力をそれぞれ入力
とする第２のセレクタ(4) と、 第１のセレクタ(3) の出力を第１の入力とし、第２のセ
レクタ(4) の出力を第２の入力とする出力差動ゲート
(5) とを備え、複数の入力差動ゲート(2) の第１の出力の内の１つを第
１のセレクタ(3) は選び、 複数の入力差動ゲート(2) の第２の出力の内の１つを第
２のセレクタ(4) は選び、 出力差動ゲート(5) の出力のタイミングを調整すること
を特徴とする差動ゲートによるタイミング調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1992059509U JP2595104Y2 (ja) | 1992-07-31 | 1992-07-31 | 差動ゲートによるタイミング調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1992059509U JP2595104Y2 (ja) | 1992-07-31 | 1992-07-31 | 差動ゲートによるタイミング調整回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0619324U JPH0619324U (ja) | 1994-03-11 |
| JP2595104Y2 true JP2595104Y2 (ja) | 1999-05-24 |
Family
ID=13115303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1992059509U Expired - Lifetime JP2595104Y2 (ja) | 1992-07-31 | 1992-07-31 | 差動ゲートによるタイミング調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2595104Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009071533A (ja) * | 2007-09-12 | 2009-04-02 | Advantest Corp | 差動信号伝送装置および試験装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3077813B2 (ja) * | 1990-05-11 | 2000-08-21 | ソニー株式会社 | プログラマブル遅延回路 |
-
1992
- 1992-07-31 JP JP1992059509U patent/JP2595104Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0619324U (ja) | 1994-03-11 |
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