JP2749036B2 - 位相比較回路 - Google Patents
位相比較回路Info
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は２つの電気信号等の位相を比較する位相比較
回路に関し、特にクロツク信号の位相調整や不一致の警
告信号発生に好適な位相比較回路に関するものである。 〔従来の技術〕 従来の位相比較回路は、例えばシグネテイクス社のア
ナログデータマニユアル（1983年６月）に示されている
ように、２つの信号のうちいずれの位相が早いかを判定
する機能しか無かつたが、PLL等の制御用に用いるには
それだけで充分であつた。 また、電子計算機等のクロツク信号の位相調整は、従
来はオシロスコープ等を使つて人手により行なわれてい
た。 〔発明が解決しようとする問題点〕 ところで、電子計算機等のクロツク信号の位相を自動
調整しようとした場合、自動調整用の制御機構を常に動
作させておくとハザード等の弊害が発生しやすくなるた
め、調整が終了した後は制御機構を停止させるのが望ま
しい。ところがその場合、制御機構を停止した後に生じ
る若干の位相ズレについては補償できなくなる、その変
動分は最初に調整するべき位相ズレよりは小さいが、位
相ズレに対する許容値が小さくなると、この分も無視で
きなくなる。そして、これを補償するためには、位相ズ
レの程度が許容値以下であるか否かを判断し、許容値を
超えた時にのみ警告信号を発して再調整することが必要
となる。しかしながら、従来の位相比較回路には、２つ
の信号のうちいずれの位相が早いかを判定する機能はあ
つたが、どの程度の差があるのかを検出したり、大きく
ズレた時にのみ警告信号を発するような機能は無かつ
た。 本発明の第１の目的は、位相ズレの程度を検知し、大
きくズレた時にのみ警告信号を発する機能を持つ位相比
較回路を提供することにある。 また、人手による位相調整において、オシロスコープ
等を用いた方法では目視による誤差が生じる。本発明の
第２の目的は、目視誤差を含むこと無く位相ズレの程度
を検知できる位相比較回路を提供することにある。 〔問題点を解決するための手段〕 上記目的は、位相差に対するしきい値の異なる２種類
の位相比較回路を設けるか、もしくは、時分割によつて
位相差に対するしきい値を変化させることにより達成さ
れる。 〔作用〕 ２つの入力信号の位相差に対するしきい値が非対称な
位相比較回路に位相のほぼ等しい２つの信号を入力する
と、その２つの信号の位相関係にかかわらず、上記位相
比較回路の非対称性によつて決まる判定結果が出力され
る。ところが、その２つの信号の位相差がある程度以上
（具体的には、上記位相比較回路の非対称性以上）にな
ると、その２つの信号の位相関係に応じた正しい判定結
果が出力されることになる。本発明は、このことを利用
したものである。 〔実施例〕 第１図に本発明の一実施例を示す。第１図において、
1,2はそれぞれ第１および第２の信号を入力する端子、
４は警告信号を出力する端子、10は対称な位相比較回路
である。また、21,22は第１の信号と第２の信号を位相
比較回路10に加える信号経路の伝播時間に差をつけるた
めのものである。 次に、この回路の動作を説明する。今、入力端子1,2
に加えられる第１および第２の信号の位相が等しかつた
とする。上側の位相比較回路10では、入力端子１に加わ
つた信号が101のノードに伝わるまでの時間より、入力
端子２に加わつた信号が102のノードに伝わるまでの時
間の方が長いから、第２図に示すように102のノードに
加わる信号の位相は101のノードに加わる信号の位相よ
り少し遅れる。すると、103のノードに現われる波形は
概ね101の波形を反転しゲート１段分の遅延時間だけ遅
らせた形になるのに対し、104のノードに現われる波形
は102と103の論理和の反転をゲート１段分の遅延時間だ
け遅らせた形となるため、殆ど常にローレベルとなる。
また、105,106のノードに現われる波形は、それぞれ103
104のノードに現われる波形の反転となる。これを、そ
の後の抵抗とコンデンサで構成される積分回路に通す
と、107,108のノードに現われる波形は105,106のノード
に現われる波形を平均化したものとなり、107のノード
は中間的なレベルになるのに対して108のノードはほぼ
ハイレベルとなる。これを差動増幅器50に加えると、10
9に現われる信号は常にローレベルとなる。また、第１
および第２の信号が22の回路を通つた場合、下側の位相
比較回路10に加わる信号の位相関係は上側の場合と逆に
なる。従つて、下側の位相比較器10からは常にハイレベ
ルが出力される。これをインバータに通すとローレベル
となり、警告信号出力用の端子４からは、その２つの信
号の論理和即ちローレベルが出力されることになる。 次に、第１の信号の位相が第２の信号の位相より遅く
なり、その差が21の回路により信号伝播時間の差（以
下、これを不感幅と称する）以上になつたとする。する
と、上側の位相比較回路10の101および102のノードに加
えられる信号の位相関係は逆転し、109のノードにはハ
イレベルの電圧が現われる。従つて、警告信号端子４に
はハイレベルが出力され、不感幅以上の位相ズレの生じ
たことが検知される。逆に、第１の信号の位相が第２の
信号の位相より早くなり、その差が22の回路による信号
伝播時間の差（以下、これも不感幅と称する）以上にな
ると、下側の位相比較回路10を通して警告信号端子４に
ハイレベルが出力される。従つて、第１図の回路は第１
および第２の信号の位相差が21または22の回路により不
感幅より大きい場合にのみ警告信号を発し、不感幅以下
の位相ズレに対しては警告信号を発しない回路して動作
する。 なお、第１の信号と第２の信号の位相差が不感幅以上
になつた場合、第１と第２のいずれの信号の位相の方が
早いかを検知したい場合には、上下の位相比較回路10の
出力を別々に取り出してもよいが、第３の対称な位相比
較回路を設けて第１と第２の信号の位相を直接比較して
もよい。警告信号を受けた後位相を再調整する場合に
は、後者を用いた方がより正確に再調整できる。 また、第１図により下側の位相比較回路10の中の差動
増幅回路50に入力されている信号のプラスとマイナスを
逆にすれば、その後のインバータは不要となる。また、
21や22の回路の中の容量は、信号の伝播遅延時間を大き
くするための負荷であり、容量素子や配線容量を付けて
もよいし、ダミーのゲートを接続してフアンアウトを増
やしてもよい。また、この負荷の大きさによつて不感幅
の大きさを変え得ることは言うまでもない。また、不感
幅をかなり大きくしたい場合には、この部分を第３図に
示すような回路に置き換えてゲート段数の差で不感幅を
作つても良い。この場合にも、ゲート段数を変えること
によつて不感幅の大きさを変え得る。更に、上側と下側
の不感幅の大きさを一致させなくてもよいし、片側だけ
不感幅を０にすることも可能である。 第４図は、位相比較回路10の部分の他の実施例を示し
たものである。この回路は、第１図の場合に比べて素子
数は少し増えるが、その代わり完全にデイジタル化でき
入力信号の周期が非常に良い場合にも使用できるという
利点がある。即ち、第１図に使つた位相比較回路10はア
ナログの積分回路を含むため、入力信号の周期が長くな
ると積分回路の時定数を大きくするために容量値を大き
くすることが必要になる。従つて、ある程度以上の周期
になると、容量素子の占める面積が大きくなり、集積回
路の中に収めるのが難しくなる。第４図の回路はこれを
改良したものである。以下、この回路の動作を説明す
る。 第４図において、101〜106のノードの波形は第１図の
場合と同様であるが、ここで第４図では105と106のノー
ドを差動増幅回路に直接接続しているため、第５図に示
すように101と102がローレベルの時（即ち105がローレ
ベルで106がハイレベルの時）には110はローレベル、10
1と102がハイレベルの時（即ち105と106が共にハイレベ
ルの時）には110は中間的なレベルになる。そこで、ラ
ツチ回路51により101と102が共にローレベルの時に同期
して110の波形を取り込めば、109に現われる波形は殆ど
常にローレベルとなる。また、最初の101と102の位相関
係が逆であれば、109に現われる波形は殆ど常にハイレ
ベルとなる。 なお、第１図の10の部分に使う位相比較回路は、この
他にもPLLの制御用に使われているもの等、２つの信号
の位相関係を比較する機能の有るものなら何でもよい。
しかし、第１図や第４図に示した回路は、シグネテイク
ス社のアナログデータマニユアルの11−８頁の図１に示
されている回路等に比べて構成がデイジタルの論理回路
に近く、ゲートアレイの中に含めるのが容易である。ま
た、第１図や第４図に示した回路は、交差接続された２
個のNOR回路を２個のNAND回路に置き替えて構成するこ
ともできる。 第６図は、本発明の他の実施例を示す回路図であり、
位相比較回路11,12自体に比対称性を持たせたものであ
る。この図においては、101,102のノードに同じ位相の
信号が加えられた場合、上側の位相比較回路11では103
のノードの電圧の方が104のノードの電圧よりも先に変
化するため、第１図の回路で101のノードに加えられた
信号の位相の方が少し早い場合と等価である。逆に下側
の位相比較回路12では101のノードに加えられた信号の
位相の方が少し遅い場合と等価である。従つて、この回
路も第１図の回路と同様の動作をする。 第７図は、本発明の更に他の実施例を示す回路図であ
り、制御端子３に加える制御信号によつて不感幅の＋−
や大きさを切り替え得るようにしたものである。例えば
制御信号がローレベルの場合、第１および第２の入力信
号はそれぞれゲート回路61および63を通つて位相比較回
路10に加えられるが、ゲート回路61を通る経路の方がゲ
ート回路63を通る経路より信号伝播時間が短いため、こ
の差が不感幅となつて第１図の回路の上側と同様の動作
をする。また、制御信号がハイレベルの場合は、逆に第
１図の回路の下側と同様の動作をする。従つて、第１お
よび第２の入力信号より充分に長い周期の制御信号を制
御端子３に加えておけば、時分割によつて第１図の回路
と同様の機能を持たせることができる。また、この回路
は制御信号によつて第１および第２の入力信号の両方の
伝播時間を切り替えているが、一方だけの伝播時間を切
り替えるようにしても構わない。 第８図は、本発明の更に他の実施例を示す回路図であ
り、第６図の回路を時分割にしたものである。 第９図は、本発明の更に他の実施例を示す回路図であ
り、第１および第２の入力信号と位相比較回路10との接
続関係を、時分割によつて入れ替えたものである。即
ち、制御信号がローレベルの場合には、第１の入力信号
は位相比較回路10の101のノードに、第２の入力信号は1
02のノードに接続されるが、101のノードに加える信号
経路の伝播時間は102のノードに加える信号経路の伝播
時間により短いため、この差が不感幅となつて第１図の
回路の上側と同様の動作をする。また、制御信号がハイ
レベルになると、第１の入力信号は102のノードに、第
２の入力信号は101のノードに接続されるが、信号伝播
時間は102のノードに加える経路の方が長いため、第１
図の回路の下側の差動増幅回路50の＋と−を入れ替えた
場合と同様の動作をする。従つて、この回路でも、第７
図の回路と同様と同様に時分割で第１図の回路と同様の
機能を持たせることができる。図から明らかなように、
第９図の場合は第７図の場合より更に回路を構成する素
子の数を少なくすることができる。 第10図は、本発明の更に他の実施例を示す回路図であ
り、非対称性の程度の違う多数の回路を設けたものであ
る。第10図の回路を使えば、第１と第２の信号の位相が
許容誤差以上であるのか否かを判断するだけでなく、ど
の程度の位相差があるのかを検知することもできる。こ
の回路を使えば、オシロスコープを使つた時に生じるよ
うな目視誤差を伴わずに人手による位相調整を行なうこ
とができる。即ち第10図の回路において、各位相比較回
路10の出力端子５に現われる信号を発光ダイオード等の
適当な手段で表示し、入力端子１に基準となる信号を加
え、入力端子２を探針等にして位相調整したい箇所に接
触することにより、基準信号と被調整箇所の信号の位相
差に応じて各出力端子５のレベルが決まり、目視誤差の
介在する余地を排除できる。 第11図は、本発明の更に他の実施例を示す回路図であ
り、可変遅延回路を導入することによつて第10図の回路
を構成する素子の数を節約したものである。この回路の
制御手段は、位相比較回路10によつて第１の信号の位相
の方が早いと判定された場合には可変遅延回路の遅延時
間が短くなるように、逆の判定が為された場合には可変
遅延回路の遅延時間が長くなるように制御する。する
と、位相比較回路10に入力される信号の位相が常にほぼ
等しくなるように制御されることになり、その時の可変
遅延回路と固定遅延回路の遅延時間の差が判れば、どの
程度の位相差があるのかを知ることができる。可変遅延
回路として、特願昭62−63762（昭和62年３月20日出
願）に種種述べたような、アナログやデイジタルの電圧
で制御できるものを用いれば、その制御電圧の高低によ
つて２つの入力信号の位相差の大小を知ることができ
る。また、第11図の回路では、可変遅延回路として可変
長のエアーライン等を用い、人手によつてその遅延時間
を加減することも可能である。 〔発明の効果〕 以上述べたように、本発明によれば２つの信号の位相
ズレの程度を検出することが可能である。
回路に関し、特にクロツク信号の位相調整や不一致の警
告信号発生に好適な位相比較回路に関するものである。 〔従来の技術〕 従来の位相比較回路は、例えばシグネテイクス社のア
ナログデータマニユアル（1983年６月）に示されている
ように、２つの信号のうちいずれの位相が早いかを判定
する機能しか無かつたが、PLL等の制御用に用いるには
それだけで充分であつた。 また、電子計算機等のクロツク信号の位相調整は、従
来はオシロスコープ等を使つて人手により行なわれてい
た。 〔発明が解決しようとする問題点〕 ところで、電子計算機等のクロツク信号の位相を自動
調整しようとした場合、自動調整用の制御機構を常に動
作させておくとハザード等の弊害が発生しやすくなるた
め、調整が終了した後は制御機構を停止させるのが望ま
しい。ところがその場合、制御機構を停止した後に生じ
る若干の位相ズレについては補償できなくなる、その変
動分は最初に調整するべき位相ズレよりは小さいが、位
相ズレに対する許容値が小さくなると、この分も無視で
きなくなる。そして、これを補償するためには、位相ズ
レの程度が許容値以下であるか否かを判断し、許容値を
超えた時にのみ警告信号を発して再調整することが必要
となる。しかしながら、従来の位相比較回路には、２つ
の信号のうちいずれの位相が早いかを判定する機能はあ
つたが、どの程度の差があるのかを検出したり、大きく
ズレた時にのみ警告信号を発するような機能は無かつ
た。 本発明の第１の目的は、位相ズレの程度を検知し、大
きくズレた時にのみ警告信号を発する機能を持つ位相比
較回路を提供することにある。 また、人手による位相調整において、オシロスコープ
等を用いた方法では目視による誤差が生じる。本発明の
第２の目的は、目視誤差を含むこと無く位相ズレの程度
を検知できる位相比較回路を提供することにある。 〔問題点を解決するための手段〕 上記目的は、位相差に対するしきい値の異なる２種類
の位相比較回路を設けるか、もしくは、時分割によつて
位相差に対するしきい値を変化させることにより達成さ
れる。 〔作用〕 ２つの入力信号の位相差に対するしきい値が非対称な
位相比較回路に位相のほぼ等しい２つの信号を入力する
と、その２つの信号の位相関係にかかわらず、上記位相
比較回路の非対称性によつて決まる判定結果が出力され
る。ところが、その２つの信号の位相差がある程度以上
（具体的には、上記位相比較回路の非対称性以上）にな
ると、その２つの信号の位相関係に応じた正しい判定結
果が出力されることになる。本発明は、このことを利用
したものである。 〔実施例〕 第１図に本発明の一実施例を示す。第１図において、
1,2はそれぞれ第１および第２の信号を入力する端子、
４は警告信号を出力する端子、10は対称な位相比較回路
である。また、21,22は第１の信号と第２の信号を位相
比較回路10に加える信号経路の伝播時間に差をつけるた
めのものである。 次に、この回路の動作を説明する。今、入力端子1,2
に加えられる第１および第２の信号の位相が等しかつた
とする。上側の位相比較回路10では、入力端子１に加わ
つた信号が101のノードに伝わるまでの時間より、入力
端子２に加わつた信号が102のノードに伝わるまでの時
間の方が長いから、第２図に示すように102のノードに
加わる信号の位相は101のノードに加わる信号の位相よ
り少し遅れる。すると、103のノードに現われる波形は
概ね101の波形を反転しゲート１段分の遅延時間だけ遅
らせた形になるのに対し、104のノードに現われる波形
は102と103の論理和の反転をゲート１段分の遅延時間だ
け遅らせた形となるため、殆ど常にローレベルとなる。
また、105,106のノードに現われる波形は、それぞれ103
104のノードに現われる波形の反転となる。これを、そ
の後の抵抗とコンデンサで構成される積分回路に通す
と、107,108のノードに現われる波形は105,106のノード
に現われる波形を平均化したものとなり、107のノード
は中間的なレベルになるのに対して108のノードはほぼ
ハイレベルとなる。これを差動増幅器50に加えると、10
9に現われる信号は常にローレベルとなる。また、第１
および第２の信号が22の回路を通つた場合、下側の位相
比較回路10に加わる信号の位相関係は上側の場合と逆に
なる。従つて、下側の位相比較器10からは常にハイレベ
ルが出力される。これをインバータに通すとローレベル
となり、警告信号出力用の端子４からは、その２つの信
号の論理和即ちローレベルが出力されることになる。 次に、第１の信号の位相が第２の信号の位相より遅く
なり、その差が21の回路により信号伝播時間の差（以
下、これを不感幅と称する）以上になつたとする。する
と、上側の位相比較回路10の101および102のノードに加
えられる信号の位相関係は逆転し、109のノードにはハ
イレベルの電圧が現われる。従つて、警告信号端子４に
はハイレベルが出力され、不感幅以上の位相ズレの生じ
たことが検知される。逆に、第１の信号の位相が第２の
信号の位相より早くなり、その差が22の回路による信号
伝播時間の差（以下、これも不感幅と称する）以上にな
ると、下側の位相比較回路10を通して警告信号端子４に
ハイレベルが出力される。従つて、第１図の回路は第１
および第２の信号の位相差が21または22の回路により不
感幅より大きい場合にのみ警告信号を発し、不感幅以下
の位相ズレに対しては警告信号を発しない回路して動作
する。 なお、第１の信号と第２の信号の位相差が不感幅以上
になつた場合、第１と第２のいずれの信号の位相の方が
早いかを検知したい場合には、上下の位相比較回路10の
出力を別々に取り出してもよいが、第３の対称な位相比
較回路を設けて第１と第２の信号の位相を直接比較して
もよい。警告信号を受けた後位相を再調整する場合に
は、後者を用いた方がより正確に再調整できる。 また、第１図により下側の位相比較回路10の中の差動
増幅回路50に入力されている信号のプラスとマイナスを
逆にすれば、その後のインバータは不要となる。また、
21や22の回路の中の容量は、信号の伝播遅延時間を大き
くするための負荷であり、容量素子や配線容量を付けて
もよいし、ダミーのゲートを接続してフアンアウトを増
やしてもよい。また、この負荷の大きさによつて不感幅
の大きさを変え得ることは言うまでもない。また、不感
幅をかなり大きくしたい場合には、この部分を第３図に
示すような回路に置き換えてゲート段数の差で不感幅を
作つても良い。この場合にも、ゲート段数を変えること
によつて不感幅の大きさを変え得る。更に、上側と下側
の不感幅の大きさを一致させなくてもよいし、片側だけ
不感幅を０にすることも可能である。 第４図は、位相比較回路10の部分の他の実施例を示し
たものである。この回路は、第１図の場合に比べて素子
数は少し増えるが、その代わり完全にデイジタル化でき
入力信号の周期が非常に良い場合にも使用できるという
利点がある。即ち、第１図に使つた位相比較回路10はア
ナログの積分回路を含むため、入力信号の周期が長くな
ると積分回路の時定数を大きくするために容量値を大き
くすることが必要になる。従つて、ある程度以上の周期
になると、容量素子の占める面積が大きくなり、集積回
路の中に収めるのが難しくなる。第４図の回路はこれを
改良したものである。以下、この回路の動作を説明す
る。 第４図において、101〜106のノードの波形は第１図の
場合と同様であるが、ここで第４図では105と106のノー
ドを差動増幅回路に直接接続しているため、第５図に示
すように101と102がローレベルの時（即ち105がローレ
ベルで106がハイレベルの時）には110はローレベル、10
1と102がハイレベルの時（即ち105と106が共にハイレベ
ルの時）には110は中間的なレベルになる。そこで、ラ
ツチ回路51により101と102が共にローレベルの時に同期
して110の波形を取り込めば、109に現われる波形は殆ど
常にローレベルとなる。また、最初の101と102の位相関
係が逆であれば、109に現われる波形は殆ど常にハイレ
ベルとなる。 なお、第１図の10の部分に使う位相比較回路は、この
他にもPLLの制御用に使われているもの等、２つの信号
の位相関係を比較する機能の有るものなら何でもよい。
しかし、第１図や第４図に示した回路は、シグネテイク
ス社のアナログデータマニユアルの11−８頁の図１に示
されている回路等に比べて構成がデイジタルの論理回路
に近く、ゲートアレイの中に含めるのが容易である。ま
た、第１図や第４図に示した回路は、交差接続された２
個のNOR回路を２個のNAND回路に置き替えて構成するこ
ともできる。 第６図は、本発明の他の実施例を示す回路図であり、
位相比較回路11,12自体に比対称性を持たせたものであ
る。この図においては、101,102のノードに同じ位相の
信号が加えられた場合、上側の位相比較回路11では103
のノードの電圧の方が104のノードの電圧よりも先に変
化するため、第１図の回路で101のノードに加えられた
信号の位相の方が少し早い場合と等価である。逆に下側
の位相比較回路12では101のノードに加えられた信号の
位相の方が少し遅い場合と等価である。従つて、この回
路も第１図の回路と同様の動作をする。 第７図は、本発明の更に他の実施例を示す回路図であ
り、制御端子３に加える制御信号によつて不感幅の＋−
や大きさを切り替え得るようにしたものである。例えば
制御信号がローレベルの場合、第１および第２の入力信
号はそれぞれゲート回路61および63を通つて位相比較回
路10に加えられるが、ゲート回路61を通る経路の方がゲ
ート回路63を通る経路より信号伝播時間が短いため、こ
の差が不感幅となつて第１図の回路の上側と同様の動作
をする。また、制御信号がハイレベルの場合は、逆に第
１図の回路の下側と同様の動作をする。従つて、第１お
よび第２の入力信号より充分に長い周期の制御信号を制
御端子３に加えておけば、時分割によつて第１図の回路
と同様の機能を持たせることができる。また、この回路
は制御信号によつて第１および第２の入力信号の両方の
伝播時間を切り替えているが、一方だけの伝播時間を切
り替えるようにしても構わない。 第８図は、本発明の更に他の実施例を示す回路図であ
り、第６図の回路を時分割にしたものである。 第９図は、本発明の更に他の実施例を示す回路図であ
り、第１および第２の入力信号と位相比較回路10との接
続関係を、時分割によつて入れ替えたものである。即
ち、制御信号がローレベルの場合には、第１の入力信号
は位相比較回路10の101のノードに、第２の入力信号は1
02のノードに接続されるが、101のノードに加える信号
経路の伝播時間は102のノードに加える信号経路の伝播
時間により短いため、この差が不感幅となつて第１図の
回路の上側と同様の動作をする。また、制御信号がハイ
レベルになると、第１の入力信号は102のノードに、第
２の入力信号は101のノードに接続されるが、信号伝播
時間は102のノードに加える経路の方が長いため、第１
図の回路の下側の差動増幅回路50の＋と−を入れ替えた
場合と同様の動作をする。従つて、この回路でも、第７
図の回路と同様と同様に時分割で第１図の回路と同様の
機能を持たせることができる。図から明らかなように、
第９図の場合は第７図の場合より更に回路を構成する素
子の数を少なくすることができる。 第10図は、本発明の更に他の実施例を示す回路図であ
り、非対称性の程度の違う多数の回路を設けたものであ
る。第10図の回路を使えば、第１と第２の信号の位相が
許容誤差以上であるのか否かを判断するだけでなく、ど
の程度の位相差があるのかを検知することもできる。こ
の回路を使えば、オシロスコープを使つた時に生じるよ
うな目視誤差を伴わずに人手による位相調整を行なうこ
とができる。即ち第10図の回路において、各位相比較回
路10の出力端子５に現われる信号を発光ダイオード等の
適当な手段で表示し、入力端子１に基準となる信号を加
え、入力端子２を探針等にして位相調整したい箇所に接
触することにより、基準信号と被調整箇所の信号の位相
差に応じて各出力端子５のレベルが決まり、目視誤差の
介在する余地を排除できる。 第11図は、本発明の更に他の実施例を示す回路図であ
り、可変遅延回路を導入することによつて第10図の回路
を構成する素子の数を節約したものである。この回路の
制御手段は、位相比較回路10によつて第１の信号の位相
の方が早いと判定された場合には可変遅延回路の遅延時
間が短くなるように、逆の判定が為された場合には可変
遅延回路の遅延時間が長くなるように制御する。する
と、位相比較回路10に入力される信号の位相が常にほぼ
等しくなるように制御されることになり、その時の可変
遅延回路と固定遅延回路の遅延時間の差が判れば、どの
程度の位相差があるのかを知ることができる。可変遅延
回路として、特願昭62−63762（昭和62年３月20日出
願）に種種述べたような、アナログやデイジタルの電圧
で制御できるものを用いれば、その制御電圧の高低によ
つて２つの入力信号の位相差の大小を知ることができ
る。また、第11図の回路では、可変遅延回路として可変
長のエアーライン等を用い、人手によつてその遅延時間
を加減することも可能である。 〔発明の効果〕 以上述べたように、本発明によれば２つの信号の位相
ズレの程度を検出することが可能である。
【図面の簡単な説明】
第１図は本発明の一実施例を示す回路図、第３図，第４
図は本発明の他の実施例の一部分を示す回路図、第６〜
11図は本発明の他の実施例を示す回路図、第２図，第５
図はそれぞれ第１図，第４図の動作の一部を説明するた
めの動作波形図である。 1,2……入力端子、３……制御端子、４……警告信号出
力端子、５……出力端子、10〜13……位相比較回路、21
〜23……信号伝播信号に差をつけるための回路、24……
信号経路を切り替えるための回路。
図は本発明の他の実施例の一部分を示す回路図、第６〜
11図は本発明の他の実施例を示す回路図、第２図，第５
図はそれぞれ第１図，第４図の動作の一部を説明するた
めの動作波形図である。 1,2……入力端子、３……制御端子、４……警告信号出
力端子、５……出力端子、10〜13……位相比較回路、21
〜23……信号伝播信号に差をつけるための回路、24……
信号経路を切り替えるための回路。
Claims (1)
- (57)【特許請求の範囲】 １．入力された第１及び第２の信号の位相を比較する位
相比較回路であって、 第１の位相比較部と第２の位相比較部と、 前記第１の信号と前記第２の信号との間に第１の位相差
を生じさせて前記第１の位相比較部へ前記第１の信号と
前記第２の信号を入力する第１の手段と、 前記第１の信号と前記第２の信号との間に前記第１の位
相信号とは異なる第２の位相差を生じさせて前記第２の
位相比較部へ前記第１の信号と前記第２の信号を入力す
る第２の手段と、 前記第１の位相比較部の出力と前記第２の位相比較部の
出力を入力されて位相比較結果を示す信号を出力するゲ
ート回路とを備え、 前記第１の位相比較部は、前記第１の手段からの前記第
１の信号の位相が前記第１の手段からの前記第２の信号
の位相より早い場合はローレベルまたはハイレベルのい
ずれかである第１の出力値を出力し、前記第１の手段か
らの前記第１の信号の位相が前記第１の手段からの前記
第２の信号の位相より遅い場合は前記第１の出力と逆の
出力値を出力するように構成され、 前記第２の位相比較部は、前記第２の手段からの前記第
１の信号の位相が前記第２の手段からの前記第２の信号
の位相より早い場合はローレベルまたはハイレベルのい
ずれかである第２の出力値を出力し、前記第２の手段か
らの前記第１の信号の位相が前記第２の手段からの前記
第２の信号の位相より遅い場合は前記第２の出力と逆の
出力値を出力するように構成され、 前記ゲート回路は、前記第１の位相比較部の出力と前記
第２の位相比較部の出力の内の一方が、前記第１の信号
の位相の方が前記第２の信号の位相より早いことを示し
他方が遅いことを示している場合には、ローレベルまた
はハイレベルのいずれかである第３の出力値を出力し、
前記第１の位相比較部の出力と前記第２の位相比較部の
出力が共に前記第１の信号の位相の方が前記第２の信号
の位相より早いことを示している場合、もしくは、共に
遅いことを示している場合には、前記第３の出力値とは
逆の出力値を出力するように構成されたことを特徴とす
る位相比較回路。 ２．前記第１の位相比較部および前記第２の位相比較部
は、それぞれ、極性の相反する入出力を互いに交差接続
された２つのゲート回路と、前記２つのゲート回路の出
力を比較する差動増幅回路とを備えたことを特徴とする
請求項１記載の位相比較回路。 ３．前記第１の位相比較部および前記第２の位相比較部
は、それぞれ、前記２つのゲート回路と前記差動増幅回
路との間に、前記ゲート回路の出力を積分して前記差動
増幅回路に伝える積分回路を備えたことを特徴とする請
求項２記載の位相比較回路。 ４．前記第１の位相比較部および前記第２の位相比較部
は、それぞれ、前記差動増幅回路の出力を前記第１の手
段の出力及び前記第２の手段の出力に応答してラッチす
るラッチ回路を備えることを特徴とする請求項３記載の
位相比較回路。 ５．入力された第１及び第２の信号の位相を比較する位
相比較回路であって、 前記第１の信号の位相が前記第２の信号の位相より第１
の位相差より早い場合はローレベルまたはハイレベルの
いずれかである第１の出力値を出力し、前記第１の信号
の位相が前記第２の信号の位相より前記第１の位相差よ
り遅い場合は前記第１の出力と逆の出力値を出力するよ
うに構成された第１の位相比較部と、 前記第１の信号の位相が前記第２の信号の位相より前記
第１の位相差とは異なる第２の位相差より早い場合はロ
ーレベルまたはハイレベルのいずれかである第２の出力
値を出力し、前記第１の信号の位相が前記第２の信号の
位相より前記第２の位相差より遅い場合は前記第２の出
力と逆の出力値を出力するように構成された第２の位相
比較部と、 前記第１の位相比較部の出力と前記第２の位相比較部の
出力を入力されて位相比較結果を示す信号を出力するゲ
ート回路とを有し、 ここで、 前記第１の位相比較部は、前記第１の信号に応答して該
第１の位相比較部の内部状態が変化する時間と前記第２
の信号に応答して該第１の位相比較部の内部状態が変化
する時間との間に、前記第１の位相差に相当する時間差
を生じる手段を有し、 前記第２の位相比較部は、前記第１の信号に応答して該
第２の位相比較部の内部状態が変化する時間と前記第２
の信号に応答して該第２の位相比較部の内部状態が変化
する時間との間に、前記第２の位相差に相当する時間差
を生じる手段を有し、 前記ゲート回路は、前記第１の位相比較部の出力と前記
第２の位相比較部の出力の内の一方が、前記第１の信号
の位相の方が前記第２の信号の位相より早いことを示し
他方が遅いことを示している場合には、ローレベルまた
はハイレベルのいずれかである第３の出力値を出力し、
前記第１の位相比較部の出力と前記第２の位相比較部の
出力が共に前記第１の信号の位相の方が前記第２の信号
の位相より早いことを示している場合、もしくは、共に
遅いことを示している場合には、前記第３の出力値とは
逆の出力値を出力するように構成されたことを特徴とす
る位相比較回路。 ６．前記第１の位相比較部および前記第２の位相比較部
は、それぞれ、極性の相反する入出力を互いに交差接続
された２つのゲート回路と、前記２つのゲート回路のう
ちの１つのゲート回路からの交差接続に設けられる積分
回路と、前記２つのゲート回路の出力を比較する差動増
幅回路とを備えたことを特徴とする請求項５記載の位相
比較回路。 ７．入力された第１及び第２の信号の位相を比較する位
相比較手段を有する位相比較回路であって、 前記第１の信号を前記位相比較手段へ加える経路の第１
の伝搬時間を変える手段と、 前記第２の信号を前記位相比較手段へ加える経路の第２
の伝搬時間を変える手段と、 前記第１の伝搬時間と前記第２の伝搬時間の差を第３の
信号に応答して変化させる第１の手段を有し、 前記位相比較手段は、前記第１の信号の位相が前記第２
の信号の位相より早い場合は第１の出力値を出力し、前
記第１の信号の位相が前記第２の信号の位相より遅い場
合は前記第１の出力と逆の出力値を出力することを特徴
とする位相比較回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14145987A JP2749036B2 (ja) | 1987-06-08 | 1987-06-08 | 位相比較回路 |
| EP91114922A EP0463641B1 (en) | 1987-03-20 | 1988-02-11 | A clock signal supply system |
| DE19883855895 DE3855895T2 (de) | 1987-03-20 | 1988-02-11 | Taktsignal-Versorgungssystem |
| DE8888101998T DE3870680D1 (de) | 1987-03-20 | 1988-02-11 | Taktsignal-versorgungssystem. |
| EP88101998A EP0282735B1 (en) | 1987-03-20 | 1988-02-11 | Clock signal supply system |
| US07/688,696 US5184027A (en) | 1987-03-20 | 1991-04-22 | Clock signal supply system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14145987A JP2749036B2 (ja) | 1987-06-08 | 1987-06-08 | 位相比較回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22601097A Division JPH10150353A (ja) | 1997-08-22 | 1997-08-22 | 位相比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63305612A JPS63305612A (ja) | 1988-12-13 |
| JP2749036B2 true JP2749036B2 (ja) | 1998-05-13 |
Family
ID=15292385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14145987A Expired - Fee Related JP2749036B2 (ja) | 1987-03-20 | 1987-06-08 | 位相比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2749036B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5729550A (en) * | 1995-03-24 | 1998-03-17 | Hitachi, Ltd. | Data transmitter-receiver |
-
1987
- 1987-06-08 JP JP14145987A patent/JP2749036B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63305612A (ja) | 1988-12-13 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |