JPH0133052B2 - - Google Patents
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- Publication number
- JPH0133052B2 JPH0133052B2 JP56088985A JP8898581A JPH0133052B2 JP H0133052 B2 JPH0133052 B2 JP H0133052B2 JP 56088985 A JP56088985 A JP 56088985A JP 8898581 A JP8898581 A JP 8898581A JP H0133052 B2 JPH0133052 B2 JP H0133052B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- gate
- circuit
- signal
- delay element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Links
- 238000001514 detection method Methods 0.000 claims description 16
- 238000010586 diagram Methods 0.000 description 20
- 239000003990 capacitor Substances 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
- H03K5/1534—Transition or edge detectors
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明は信号変化検出回路に関し、特に半導体
集積回路で構成される信号変化検出回路に関す
る。
集積回路で構成される信号変化検出回路に関す
る。
ある信号変化に対して回路動作を行なわせるこ
と、あるいは信号変化を検知して回路制御を行な
うことは、現在のMOSデイジタル回路構成上基
本的な技術である。例えば、リード信号の立上り
でレジスタにデータを読み込む場合とか、ある状
態を示す信号の変化に応じた回路動作を行なう時
の変化を検出する方法とかである。特に非同期回
路で回路を構成する場合、信号変化により制御信
号を得なければならない。
と、あるいは信号変化を検知して回路制御を行な
うことは、現在のMOSデイジタル回路構成上基
本的な技術である。例えば、リード信号の立上り
でレジスタにデータを読み込む場合とか、ある状
態を示す信号の変化に応じた回路動作を行なう時
の変化を検出する方法とかである。特に非同期回
路で回路を構成する場合、信号変化により制御信
号を得なければならない。
論理（正論理を考える）の“１”→“０”への
変化、あるいは“０”→“１”への変化を各々検
出する回路は種々見られる。
変化、あるいは“０”→“１”への変化を各々検
出する回路は種々見られる。
第１図は従来の信号変化検出回路の第１の例の
回路図、第２図は第１図に示す回路を動作させる
ときの信号の波形図である。
回路図、第２図は第１図に示す回路を動作させる
ときの信号の波形図である。
この回路は論理の“１”→“０”への変化を検
出する回路の例であつて、入力INが（０、０）
のとき、NORゲート２の出力は１となる。つま
り、入力INおよびインバータ１の出力が（０、
０）となつている間Ｃだけ出力OUTは１となる。
出する回路の例であつて、入力INが（０、０）
のとき、NORゲート２の出力は１となる。つま
り、入力INおよびインバータ１の出力が（０、
０）となつている間Ｃだけ出力OUTは１となる。
第３図は従来の信号変化検出回路の第２の例の
回路図、第４図は第３図に示す回路を動作させる
ときの信号の波形図である。
回路図、第４図は第３図に示す回路を動作させる
ときの信号の波形図である。
この回路は論理の“０”→“１”への変化を検
出する回路の例であつて、NANDゲート４とイ
ンバータ３でANDゲート相当であるから、入力
が（１、１）の場合１となる。つまり、入力IN
およびインバータ１の出力が（１、１）となつて
いる間Ｃだけ出力OUTは１となる。第１図、第
３図では、インバータ１と容量１０で反転遅延と
し、“１”所要時間Ｃを作つているが、“１”から
“０”へ変化する場合は通常の集積回路製造上、
急峻に立下る。従つて、“０”→“１”の変化を
検出する回路は十分な時間を確保することは容易
ではない。
出する回路の例であつて、NANDゲート４とイ
ンバータ３でANDゲート相当であるから、入力
が（１、１）の場合１となる。つまり、入力IN
およびインバータ１の出力が（１、１）となつて
いる間Ｃだけ出力OUTは１となる。第１図、第
３図では、インバータ１と容量１０で反転遅延と
し、“１”所要時間Ｃを作つているが、“１”から
“０”へ変化する場合は通常の集積回路製造上、
急峻に立下る。従つて、“０”→“１”の変化を
検出する回路は十分な時間を確保することは容易
ではない。
第５図は従来の信号変化検出回路の第３の例の
回路図、第６図は第５図に示す回路を動作させる
ときの信号の波形図である。
回路図、第６図は第５図に示す回路を動作させる
ときの信号の波形図である。
この回路は前記二つの回路を使い、“０”→
“１”及び“１”→“０”の両方の変化を検出で
きるようにした回路である。第６図に示すよう
に、入力INの“０”→“１”変化時点の出力
OUTの幅の充分な時間設計は容易ではないとい
う欠点があつた。
“１”及び“１”→“０”の両方の変化を検出で
きるようにした回路である。第６図に示すよう
に、入力INの“０”→“１”変化時点の出力
OUTの幅の充分な時間設計は容易ではないとい
う欠点があつた。
本発明は上記欠点を除き、“１”→“０”、“０”
→“１”の入力変化に対して各々１のパルスを得
る。つまり、信号変化を検出した際出力１のパル
スを得ることができ、かつ各々のパルスに対して
容易に時間設計ができる信号変化検出回路を提供
するものである。
→“１”の入力変化に対して各々１のパルスを得
る。つまり、信号変化を検出した際出力１のパル
スを得ることができ、かつ各々のパルスに対して
容易に時間設計ができる信号変化検出回路を提供
するものである。
本発明の信号変化検出回路は、信号入力端に接
続する第１の反転遅延素子と、前記第１の反転遅
延素子の出力端に入力端が接続する第２の反転遅
延素子と、前記信号入力端と前記第２の反転遅延
素子の出力端に入力端が接続するANDゲートと、
前記第１の反転遅延素子の出力端と前記ANDゲ
ートの出力端とに入力端が接続するNORゲート
とを含んで構成される。
続する第１の反転遅延素子と、前記第１の反転遅
延素子の出力端に入力端が接続する第２の反転遅
延素子と、前記信号入力端と前記第２の反転遅延
素子の出力端に入力端が接続するANDゲートと、
前記第１の反転遅延素子の出力端と前記ANDゲ
ートの出力端とに入力端が接続するNORゲート
とを含んで構成される。
本発明を図面を用いて説明する。
第７図は本発明の信号変化検出回路を説明する
ためのブロツク図である。
ためのブロツク図である。
本発明の信号変化検出回路は、信号入力端に接
続する第１の反転遅延素子１１と、第１の反転遅
延素子１１の出力端に入力端が接続する第２の反
転遅延素子１２と、前記信号入力端と第２の反転
遅延素子１２の出力端に入力端が接続するAND
ゲート１３と、第１の反転遅延素子１１の出力端
とANDゲート１３の出力端とに入力端が接続す
るNORゲート１４とを含んで構成される。
続する第１の反転遅延素子１１と、第１の反転遅
延素子１１の出力端に入力端が接続する第２の反
転遅延素子１２と、前記信号入力端と第２の反転
遅延素子１２の出力端に入力端が接続するAND
ゲート１３と、第１の反転遅延素子１１の出力端
とANDゲート１３の出力端とに入力端が接続す
るNORゲート１４とを含んで構成される。
上記の第１及び第２の反転遅延素子１１，１２
は、フリツプフロツプ回路、あるいはインバータ
と容量を用いた手段等各種のもので構成すること
ができる。
は、フリツプフロツプ回路、あるいはインバータ
と容量を用いた手段等各種のもので構成すること
ができる。
次に、本発明の信号変化検出回路の動作につい
て説明する。
て説明する。
第８図ａ〜ｅは第７図に示す回路を動作させる
ときの信号波形図である。
ときの信号波形図である。
第８図ａに示すように、入力信号INが入つて
来ると第１の反転遅延素子１１は時間Ａの後、第
８図ｂに示すような信号を出力する。この出力に
より第２の反転遅延素子１２は時間Ｂ（時間Ａと
等しくてもよい）の後、第８図ｃに示すような信
号を出力する。ANDゲート１３の出力は、IN及
び第２の反転遅延素子１２の出力が共に“１”の
時に“１”となり、第８図ｄに示すような波形と
なる。NORゲート４の出力は第１の反転遅延素
子１１の出力とANDゲート１３の出力が“０”
の時に“１”となり、第８図ｅに示すような波形
となる。つまり、入力INの立下りで第１の反転
遅延素子１１の遅延Ａと、入力INの立上りで第
２の反転遅延素子１２の遅延Ｂの時間の“１”の
パルスが出力OUTに得られる。
来ると第１の反転遅延素子１１は時間Ａの後、第
８図ｂに示すような信号を出力する。この出力に
より第２の反転遅延素子１２は時間Ｂ（時間Ａと
等しくてもよい）の後、第８図ｃに示すような信
号を出力する。ANDゲート１３の出力は、IN及
び第２の反転遅延素子１２の出力が共に“１”の
時に“１”となり、第８図ｄに示すような波形と
なる。NORゲート４の出力は第１の反転遅延素
子１１の出力とANDゲート１３の出力が“０”
の時に“１”となり、第８図ｅに示すような波形
となる。つまり、入力INの立下りで第１の反転
遅延素子１１の遅延Ａと、入力INの立上りで第
２の反転遅延素子１２の遅延Ｂの時間の“１”の
パルスが出力OUTに得られる。
次に、本発明の実施例について図面を用いて説
明する。
明する。
第９図は本発明の一実施例の回路図、第１０図
は第９図に示す一実施例を動作させるときの信号
波形図である。
は第９図に示す一実施例を動作させるときの信号
波形図である。
この実施例は第１及び第２の反転遅延素子１
１，１２としてインバータ１，３と容量１０，２
０を用いている。この実施例について、まず入力
INが“１”→“０”となる場合の回路動作を説
明する。IN＝“１”の時インバータ１の出力は
“０”、インバータ３の出力は“１”ANDゲート
１３の出力は“１”（IN＝“１”、インバータ３＝
“１”であるから）、従つてNORゲート１４の出
力OUT＝“０”である。IN＝“１”→“０”とな
ると、インバータ１の出力は容量１０の為徐々に
上昇していき遅れａでインバータ３、NORゲー
ト１４に“１”入力を与えることになる。入力
INはANDゲート１３にもはいつており、遅れｃ
でNORゲート１４に“０”入力を与える。つま
りａ＞ｃであれば、NORゲート１４の遅れをｄ、
ｅとしたら、（ａ＋ｅ）−（ｃ＋ｄ）の幅の“１”
のパルスが得られる。
１，１２としてインバータ１，３と容量１０，２
０を用いている。この実施例について、まず入力
INが“１”→“０”となる場合の回路動作を説
明する。IN＝“１”の時インバータ１の出力は
“０”、インバータ３の出力は“１”ANDゲート
１３の出力は“１”（IN＝“１”、インバータ３＝
“１”であるから）、従つてNORゲート１４の出
力OUT＝“０”である。IN＝“１”→“０”とな
ると、インバータ１の出力は容量１０の為徐々に
上昇していき遅れａでインバータ３、NORゲー
ト１４に“１”入力を与えることになる。入力
INはANDゲート１３にもはいつており、遅れｃ
でNORゲート１４に“０”入力を与える。つま
りａ＞ｃであれば、NORゲート１４の遅れをｄ、
ｅとしたら、（ａ＋ｅ）−（ｃ＋ｄ）の幅の“１”
のパルスが得られる。
次に、入力INが“０”→“１”となる場合に
ついて説明する。IN＝“０”の時、インバータ１
の出力は“１”、インバータ３の出力は“０”、
ANDゲート１３の出力は“０”、従つてNORゲ
ート１４の出力OUT＝“０”である。IN＝“０”
→“１”となると、インバータ１の出力は遅れｆ
でインバータ３、NORゲート１４に“０”入力
を与える。ANDゲート１３の入力INは“１”で
あるがインバータ３と容量２０の遅れｇの期間は
“０”で、ANDゲート１３の出力が“１”になる
には、さらに遅れｈを必要とする。従つて、この
場合のNORゲート１４の遅れをｉ、ｊとすると
（ｇ＋ｈ＋ｊ）−ｉの幅の“１”のパルスが得られ
る。
ついて説明する。IN＝“０”の時、インバータ１
の出力は“１”、インバータ３の出力は“０”、
ANDゲート１３の出力は“０”、従つてNORゲ
ート１４の出力OUT＝“０”である。IN＝“０”
→“１”となると、インバータ１の出力は遅れｆ
でインバータ３、NORゲート１４に“０”入力
を与える。ANDゲート１３の入力INは“１”で
あるがインバータ３と容量２０の遅れｇの期間は
“０”で、ANDゲート１３の出力が“１”になる
には、さらに遅れｈを必要とする。従つて、この
場合のNORゲート１４の遅れをｉ、ｊとすると
（ｇ＋ｈ＋ｊ）−ｉの幅の“１”のパルスが得られ
る。
上述のように、入力INの“０”→“１”、“１”
→“０”の信号変化に対し、第５図に示す従来の
回路では出力パルス“１”のパルス幅の設計が困
難であるのに対し、本発明の回路はパルス“１”
の幅の設計が容易に行なえ、従つてパルス幅も所
望値に制御することができる。この制御されたパ
ルスを用いることにより信号変化の検出および回
路制御信号とすることができる。
→“０”の信号変化に対し、第５図に示す従来の
回路では出力パルス“１”のパルス幅の設計が困
難であるのに対し、本発明の回路はパルス“１”
の幅の設計が容易に行なえ、従つてパルス幅も所
望値に制御することができる。この制御されたパ
ルスを用いることにより信号変化の検出および回
路制御信号とすることができる。
以上詳細に説明したように、本発明によれば、
信号変化を検出した際に得られる出力１のパルス
に対して容易に時間設計ができる信号変化検出回
路が得られるのでその効果は大きい。
信号変化を検出した際に得られる出力１のパルス
に対して容易に時間設計ができる信号変化検出回
路が得られるのでその効果は大きい。
第１図は従来の信号変化検出回路の第１の例の
回路図、第２図は第１図に示す回路の各部に現わ
れる信号の波形図、第３図は従来の信号変化検出
回路の第２の例の回路図、第４図は第１図に示す
回路の各部に現われる信号の波形図、第５図は従
来の信号変化検出回路の第３の例の回路図、第６
図は第５図に示す回路の各部に現われる信号の波
形図、第７図は本発明の信号変化検出回路を説明
するためのブロツク図、第８図ａ〜ｅは、第７図
に示す回路の各部に現われる信号の波形図、第９
図は本発明の一実施例の回路図、第１０図は第９
図に示す一実施例の各部に現われる信号の波形図
である。 １……インバータ、２……NORゲート、３…
…インバータ、４……NANDゲート、５……
ANDゲート、６……NORゲート、１０……容
量、１１，１２……反転遅延素子、１３……
ANDゲート、１４……NORゲート、２０……容
量。
回路図、第２図は第１図に示す回路の各部に現わ
れる信号の波形図、第３図は従来の信号変化検出
回路の第２の例の回路図、第４図は第１図に示す
回路の各部に現われる信号の波形図、第５図は従
来の信号変化検出回路の第３の例の回路図、第６
図は第５図に示す回路の各部に現われる信号の波
形図、第７図は本発明の信号変化検出回路を説明
するためのブロツク図、第８図ａ〜ｅは、第７図
に示す回路の各部に現われる信号の波形図、第９
図は本発明の一実施例の回路図、第１０図は第９
図に示す一実施例の各部に現われる信号の波形図
である。 １……インバータ、２……NORゲート、３…
…インバータ、４……NANDゲート、５……
ANDゲート、６……NORゲート、１０……容
量、１１，１２……反転遅延素子、１３……
ANDゲート、１４……NORゲート、２０……容
量。
Claims (1)
- １ 信号入力端に接続する第１の反転遅延素子
と、前記第１の反転遅延素子の出力端に入力端が
接続する第２の反転遅延素子と、前記信号入力端
と前記第２の反転遅延素子の出力端に入力端が接
続するANDゲートと、前記第１の反転遅延素子
の出力端と前記ANDゲートの出力端とに入力端
が接続するNORゲートとを含むことを特徴とす
る信号変化検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56088985A JPS57210718A (en) | 1981-06-10 | 1981-06-10 | Signal change detecting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56088985A JPS57210718A (en) | 1981-06-10 | 1981-06-10 | Signal change detecting circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57210718A JPS57210718A (en) | 1982-12-24 |
| JPH0133052B2 true JPH0133052B2 (ja) | 1989-07-11 |
Family
ID=13958089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56088985A Granted JPS57210718A (en) | 1981-06-10 | 1981-06-10 | Signal change detecting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57210718A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002124858A (ja) * | 2000-08-10 | 2002-04-26 | Nec Corp | 遅延回路および方法 |
| JP5011781B2 (ja) * | 2006-03-28 | 2012-08-29 | 富士通セミコンダクター株式会社 | チョッパー回路 |
| KR100862316B1 (ko) * | 2007-03-08 | 2008-10-13 | 주식회사 하이닉스반도체 | 반도체 메모리장치, 반도체 메모리장치의 ｚｑ캘리브래이션동작 제어회로 및 반도체 메모리장치의 ｚｑ캘리브래이션방법 |
| US8624647B2 (en) * | 2010-01-19 | 2014-01-07 | Altera Corporation | Duty cycle correction circuit for memory interfaces in integrated circuits |
| KR101171561B1 (ko) * | 2010-09-29 | 2012-08-06 | 삼성전기주식회사 | 펄스 폭에 따라 동작하는 슈미트 트리거 회로 |
| JP2017073700A (ja) | 2015-10-08 | 2017-04-13 | 富士通株式会社 | クロック再生回路、光モジュール及びクロック再生方法 |
-
1981
- 1981-06-10 JP JP56088985A patent/JPS57210718A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57210718A (en) | 1982-12-24 |
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