JPH04347925A - パワーオンリセット回路 - Google Patents
パワーオンリセット回路Info
- Publication number
- JPH04347925A JPH04347925A JP14975991A JP14975991A JPH04347925A JP H04347925 A JPH04347925 A JP H04347925A JP 14975991 A JP14975991 A JP 14975991A JP 14975991 A JP14975991 A JP 14975991A JP H04347925 A JPH04347925 A JP H04347925A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- exclusive
- circuits
- circuit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 abstract description 6
- 230000001052 transient effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 12
- 239000003990 capacitor Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に内蔵す
るためのパワーオンリセット回路に関する。
るためのパワーオンリセット回路に関する。
【０００２】
【従来の技術】従来のこの種のパワーオンリセット回路
は、図５（ａ）に示すように２入力ＮＡＮＤゲート１１
の入力の一つを正極性の電源に接続し、他の入力は抵抗
１２及びコンデンサ１３で構成される遅延回路を介して
正極性の電源ＶＤＤに接続されている。この回路では、
一方の入力がＮＡＮＤゲートのスレシホールドレベルを
越えた時から遅延された他方の入力が同スレシホールド
レベルを越える迄の時間幅のリセットパルスを２入力Ｎ
ＡＮＤゲート１１から出力する。又、図５（ｂ）のよう
に、２入力ＮＡＮＤゲート２１の入力の一つを正極性の
電源に接続し、他の入力はダイオード２２及びコンデン
サ２３で構成されるレベルシフト回路を介して正極性の
電源ＶＤＤに接続され、前述と同様にＮＡＮＤゲート２
１のスレシホールドレベルに基づいてリセットパルスが
出力される。
は、図５（ａ）に示すように２入力ＮＡＮＤゲート１１
の入力の一つを正極性の電源に接続し、他の入力は抵抗
１２及びコンデンサ１３で構成される遅延回路を介して
正極性の電源ＶＤＤに接続されている。この回路では、
一方の入力がＮＡＮＤゲートのスレシホールドレベルを
越えた時から遅延された他方の入力が同スレシホールド
レベルを越える迄の時間幅のリセットパルスを２入力Ｎ
ＡＮＤゲート１１から出力する。又、図５（ｂ）のよう
に、２入力ＮＡＮＤゲート２１の入力の一つを正極性の
電源に接続し、他の入力はダイオード２２及びコンデン
サ２３で構成されるレベルシフト回路を介して正極性の
電源ＶＤＤに接続され、前述と同様にＮＡＮＤゲート２
１のスレシホールドレベルに基づいてリセットパルスが
出力される。
【０００３】
【発明が解決しようとする課題】このような従来のパワ
ーオンリセット回路では、抵抗、コンデンサ等の受動素
子を必要とするため、半導体集積回路へ内蔵しようとす
る場合、受動素子の定数によっては素子の専有面積が大
きくなり易く、かつ製造プロセスが複雑になり易いとい
う問題がある。又、ダイオードを内蔵する場合には、電
源が正極性から負極性に変更されると、ダイオードが逆
極性となるため、順方向特性を持たせるためには回路構
成を見直す必要が生じるという問題がある。本発明の目
的は半導体集積回路への内蔵を容易にし、かつ極性の変
更に対処可能なパワーオンリセット回路を提供すること
にある。
ーオンリセット回路では、抵抗、コンデンサ等の受動素
子を必要とするため、半導体集積回路へ内蔵しようとす
る場合、受動素子の定数によっては素子の専有面積が大
きくなり易く、かつ製造プロセスが複雑になり易いとい
う問題がある。又、ダイオードを内蔵する場合には、電
源が正極性から負極性に変更されると、ダイオードが逆
極性となるため、順方向特性を持たせるためには回路構
成を見直す必要が生じるという問題がある。本発明の目
的は半導体集積回路への内蔵を容易にし、かつ極性の変
更に対処可能なパワーオンリセット回路を提供すること
にある。
【０００４】
【課題を解決するための手段】本発明のパワーオンリセ
ット回路は、排他的論理和ゲートと、この排他的論理和
ゲートの二つの入力に夫々接続されたゲート回路とで構
成されており、これら二つのゲート回路の入力スレシホ
ールドレベルを相違させるとともに、各ゲート回路を夫
々正極性或いは負極性の電源に接続し、かつ排他的論理
和ゲートの出力をリセットパルスとして使用するように
構成する。
ット回路は、排他的論理和ゲートと、この排他的論理和
ゲートの二つの入力に夫々接続されたゲート回路とで構
成されており、これら二つのゲート回路の入力スレシホ
ールドレベルを相違させるとともに、各ゲート回路を夫
々正極性或いは負極性の電源に接続し、かつ排他的論理
和ゲートの出力をリセットパルスとして使用するように
構成する。
【０００５】
【作用】本発明によれば、二つのゲート回路は、各入力
スレシホールドレベルの相違により、同一電源に対する
出力が相違され、この相違を排他的論理和演算すること
で、リセットパルスを出力することが可能となる。
スレシホールドレベルの相違により、同一電源に対する
出力が相違され、この相違を排他的論理和演算すること
で、リセットパルスを出力することが可能となる。
【０００６】
【実施例】次に、本発明を図面を参照して説明する。図
１（ａ）は本発明の第１実施例の回路図であり、排他的
論理和ゲート（ＥＸＯＲゲート）１の二つの入力には夫
々ゲート回路２ａ，２ｂを接続し、各ゲート回路２ａ，
２ｂの入力を夫々正極性電源ＶＤＤに接続している。前
記ゲート回路２ａ，２ｂは夫々入力スレシホールドレベ
ルが相違されている。
１（ａ）は本発明の第１実施例の回路図であり、排他的
論理和ゲート（ＥＸＯＲゲート）１の二つの入力には夫
々ゲート回路２ａ，２ｂを接続し、各ゲート回路２ａ，
２ｂの入力を夫々正極性電源ＶＤＤに接続している。前
記ゲート回路２ａ，２ｂは夫々入力スレシホールドレベ
ルが相違されている。
【０００７】この回路では、図１（ｂ）に信号波形図を
示すように、正極性の電源ＶＤＤが印加されると、正極
性の電源が予め設定された電圧値に達成する迄の過渡状
態において、ゲート回路２ａ，２ｂの入力スレシホール
ドレベルの相違により、各ゲート回路２ａ，２ｂの出力
レベルはａ，ｂのようになる。そして、これら出力レベ
ルａ，ｂがＥＸＯＲゲート１により排他的論理和演算さ
れることで、ＥＸＯＲゲート１からの出力レベルはｃの
ようになり、この出力ｃがリセットパルスとなる。
示すように、正極性の電源ＶＤＤが印加されると、正極
性の電源が予め設定された電圧値に達成する迄の過渡状
態において、ゲート回路２ａ，２ｂの入力スレシホール
ドレベルの相違により、各ゲート回路２ａ，２ｂの出力
レベルはａ，ｂのようになる。そして、これら出力レベ
ルａ，ｂがＥＸＯＲゲート１により排他的論理和演算さ
れることで、ＥＸＯＲゲート１からの出力レベルはｃの
ようになり、この出力ｃがリセットパルスとなる。
【０００８】又、図２（ａ）のように、ゲート回路２ｃ
，２ｄに夫々逆極性のものを使用すれば、各入力に負極
性の電源−ＶＤＤを接続することにより、図２（ｂ）に
各信号α，β，γを示すように、同様のリセットパルス
を出力することができる。
，２ｄに夫々逆極性のものを使用すれば、各入力に負極
性の電源−ＶＤＤを接続することにより、図２（ｂ）に
各信号α，β，γを示すように、同様のリセットパルス
を出力することができる。
【０００９】図３（ａ）は本発明の第２実施例の回路図
であり、ＥＸＯＲゲート３の各入力に接続されるゲート
回路としてインバータ回路４ａ，４ｂを接続している。 そして、各インバータ回路４ａ，４ｂの入力スレシホー
ルドレベルを相違させるとともに、各インバータ回路４
ａ，４ｂを夫々正極性の電源ＶＤＤに接続している。こ
の回路では、図３（ｂ）に各信号をａ′，ｂ′，ｃ′に
示すように、各インバータ回路４ａ，４ｂの入力が夫々
異なるレベルで反転され、その出力がＥＸＯＲゲート３
で排他的論理和演算されることでＥＸＯＲゲート２から
リセットパルスが出力される。
であり、ＥＸＯＲゲート３の各入力に接続されるゲート
回路としてインバータ回路４ａ，４ｂを接続している。 そして、各インバータ回路４ａ，４ｂの入力スレシホー
ルドレベルを相違させるとともに、各インバータ回路４
ａ，４ｂを夫々正極性の電源ＶＤＤに接続している。こ
の回路では、図３（ｂ）に各信号をａ′，ｂ′，ｃ′に
示すように、各インバータ回路４ａ，４ｂの入力が夫々
異なるレベルで反転され、その出力がＥＸＯＲゲート３
で排他的論理和演算されることでＥＸＯＲゲート２から
リセットパルスが出力される。
【００１０】この回路においても、図４（ａ）のように
、逆極性のインバータ回路４ｃ，４ｄを使用し、かつ各
入力に負極性の電源−ＶＤＤを接続することで、図４（
ｂ）に各信号α′，β′，γ′を示すように、同様のリ
セットパルスを出力することができる。
、逆極性のインバータ回路４ｃ，４ｄを使用し、かつ各
入力に負極性の電源−ＶＤＤを接続することで、図４（
ｂ）に各信号α′，β′，γ′を示すように、同様のリ
セットパルスを出力することができる。
【００１１】
【発明の効果】以上説明したように本発明は、排他的論
理和ゲートと、この排他的論理和ゲートの二つの入力に
夫々接続されて入力スレシホールドレベルが相違するゲ
ート回路とで構成しているので、パワーオンリセット回
路に受動素子を使用する必要がなく、半導体集積回路に
内蔵する場合でも、受動素子を内蔵することにより生じ
ていた問題が回避でき、半導体集積回路の小型化、製造
プロセスの簡易化を図ることができる。又、ダイオード
を使用していないため、電源の極性を変更する場合にも
そのまま対処することができる。
理和ゲートと、この排他的論理和ゲートの二つの入力に
夫々接続されて入力スレシホールドレベルが相違するゲ
ート回路とで構成しているので、パワーオンリセット回
路に受動素子を使用する必要がなく、半導体集積回路に
内蔵する場合でも、受動素子を内蔵することにより生じ
ていた問題が回避でき、半導体集積回路の小型化、製造
プロセスの簡易化を図ることができる。又、ダイオード
を使用していないため、電源の極性を変更する場合にも
そのまま対処することができる。
【図１】（ａ）は本発明の第１実施例の回路図、（ｂ）
はその動作を説明するための信号波形図である。
はその動作を説明するための信号波形図である。
【図２】（ａ）は本発明の第１実施例の異なる態様の回
路図、（ｂ）はその動作を説明するための信号波形図で
ある。
路図、（ｂ）はその動作を説明するための信号波形図で
ある。
【図３】（ａ）は本発明の第２実施例の回路図、（ｂ）
はその動作を説明するための信号波形図である。
はその動作を説明するための信号波形図である。
【図４】（ａ）は本発明の第２実施例の異なる態様の回
路図、（ｂ）はその動作を説明するための信号波形図で
ある。
路図、（ｂ）はその動作を説明するための信号波形図で
ある。
【図５】（ａ）及び（ｂ）は夫々従来のパワーオンリセ
ット回路の異なる例の回路図である。
ット回路の異なる例の回路図である。
１，３ 排他的論理和ゲート
２ａ〜２ｄ ゲート回路
４ａ〜４ｄ インバータ回路
Claims (1)
- 【請求項１】 排他的論理和ゲートと、この排他的論
理和ゲートの二つの入力に夫々接続されたゲート回路と
で構成され、前記二つのゲート回路の入力スレシホール
ドレベルを相違させるとともに、各ゲート回路を夫々正
極性或いは負極性の電源に接続し、かつ排他的論理和ゲ
ートの出力をリセットパルスとして使用することを特徴
とするパワーオンリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14975991A JPH04347925A (ja) | 1991-05-24 | 1991-05-24 | パワーオンリセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14975991A JPH04347925A (ja) | 1991-05-24 | 1991-05-24 | パワーオンリセット回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04347925A true JPH04347925A (ja) | 1992-12-03 |
Family
ID=15482129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14975991A Pending JPH04347925A (ja) | 1991-05-24 | 1991-05-24 | パワーオンリセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04347925A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5523709A (en) * | 1994-11-30 | 1996-06-04 | Sgs-Thomson Microelectronics, Inc. | Power-on reset circuit and method |
| US5734280A (en) * | 1996-01-08 | 1998-03-31 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device having power on reset circuit |
-
1991
- 1991-05-24 JP JP14975991A patent/JPH04347925A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5523709A (en) * | 1994-11-30 | 1996-06-04 | Sgs-Thomson Microelectronics, Inc. | Power-on reset circuit and method |
| US5734280A (en) * | 1996-01-08 | 1998-03-31 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device having power on reset circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH08321183A (ja) | 半導体記憶装置のデータ入力回路 | |
| JPH02213771A (ja) | 供給電圧降下検出回路、および供給電圧降下を検出し、初期化回路をリセットする回路 | |
| JP2532740B2 (ja) | アドレス遷移検出回路 | |
| JPH0743933B2 (ja) | 遷移検出回路 | |
| JPH04347925A (ja) | パワーオンリセット回路 | |
| US6489811B2 (en) | Logic gate with symmetrical propagation delay from any input to any output and a controlled output pulse width | |
| EP0773627A1 (en) | Flip-flop circuit | |
| JPH0133052B2 (ja) | ||
| JPS5915208B2 (ja) | パワ−・オン・リセツト回路 | |
| JPS59117315A (ja) | パルス発生回路 | |
| JP3116706B2 (ja) | トリガ入力回路 | |
| JPH04273602A (ja) | 発振制御回路 | |
| JPH04291811A (ja) | ワンショットパルス生成回路 | |
| JPS60100820A (ja) | 単安定マルチバイブレ−タ | |
| JPH0347609B2 (ja) | ||
| JPH05268020A (ja) | クロック切換回路 | |
| JPS5811768B2 (ja) | コンパレ−タ回路 | |
| US20020153931A1 (en) | Level sensitive latch | |
| JPH0750557A (ja) | 論理回路 | |
| JP3584357B2 (ja) | プログラマブル・ディレー・ライン遅延量変更回路 | |
| JPH04297912A (ja) | 電源投入回路 | |
| JPS59219014A (ja) | 論理回路 | |
| JPH046912A (ja) | 遅延回路 | |
| JPH04237209A (ja) | 単安定マルチバイブレータ回路 | |
| JPH06177728A (ja) | 出力バッファ回路 |