JPH0750557A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPH0750557A JPH0750557A JP5193691A JP19369193A JPH0750557A JP H0750557 A JPH0750557 A JP H0750557A JP 5193691 A JP5193691 A JP 5193691A JP 19369193 A JP19369193 A JP 19369193A JP H0750557 A JPH0750557 A JP H0750557A
- Authority
- JP
- Japan
- Prior art keywords
- nand gate
- input terminal
- input
- output terminal
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【構成】ＮＡＮＤゲート３の一方の入力端子には外部回
路からの信号Ａが入力され、他方の入力端子にはＮＡＮ
Ｄゲート４の出力端子が接続される。ＮＡＮＤゲート４
の一方の入力端子にはＮＡＮＤゲート３の出力端子が接
続され、他方の入力端子には外部回路からの信号Ａがイ
ンバータ１と遅延要素２とを通して入力される。ＮＡＮ
Ｄゲート５の一方の入力端子にはＮＡＮＤゲート３の出
力端子が接続され、他方の入力端子にはＮＡＮＤゲート
６の出力端子が接続される。ＮＡＮＤゲート６の一方の
入力端子にはＮＡＮＤゲート５の出力端子が接続され、
他方の入力端子にはＮＡＮＤゲート４の出力端子が接続
される。 【効果】外部回路から入力される信号に重畳した幅の狭
いスパイクノイズを抵抗、コンデンサ等でのフィルタな
しで除去し回路の誤動作を防止する。
路からの信号Ａが入力され、他方の入力端子にはＮＡＮ
Ｄゲート４の出力端子が接続される。ＮＡＮＤゲート４
の一方の入力端子にはＮＡＮＤゲート３の出力端子が接
続され、他方の入力端子には外部回路からの信号Ａがイ
ンバータ１と遅延要素２とを通して入力される。ＮＡＮ
Ｄゲート５の一方の入力端子にはＮＡＮＤゲート３の出
力端子が接続され、他方の入力端子にはＮＡＮＤゲート
６の出力端子が接続される。ＮＡＮＤゲート６の一方の
入力端子にはＮＡＮＤゲート５の出力端子が接続され、
他方の入力端子にはＮＡＮＤゲート４の出力端子が接続
される。 【効果】外部回路から入力される信号に重畳した幅の狭
いスパイクノイズを抵抗、コンデンサ等でのフィルタな
しで除去し回路の誤動作を防止する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路などで
実現されるディジタル論理回路に利用される。
実現されるディジタル論理回路に利用される。
【０００２】
【従来の技術】半導体集積回路などで実現されるディジ
タル論理回路において、外部回路から入力される信号に
重畳したスパイクノイズによって回路が誤動作すること
がある。従来、このスパイクノイズによる誤動作への対
策として、入力部分に抵抗、コンデンサ等を接続してフ
ィルタを構成するなどの方法がとられてきた。
タル論理回路において、外部回路から入力される信号に
重畳したスパイクノイズによって回路が誤動作すること
がある。従来、このスパイクノイズによる誤動作への対
策として、入力部分に抵抗、コンデンサ等を接続してフ
ィルタを構成するなどの方法がとられてきた。
【０００３】
【発明が解決しようとする課題】半導体技術の発達に伴
う回路の集積化が進む中で、前述のスパイクノイズ対策
用の抵抗、コンデンサなどはディジタル回路と同一のチ
ップ上に集積しづらい素子である。特にゲートアレイ、
スタンダードセルなどのＡＳＩＣへのこれらの素子の搭
載はむずかしい。本発明は上記課題を解決し、外部回路
から入力される信号に重畳した幅の狭いスパイクノイズ
を抵抗、コンデンサ等でのフィルタなしで除去し回路の
誤動作を防止することである。
う回路の集積化が進む中で、前述のスパイクノイズ対策
用の抵抗、コンデンサなどはディジタル回路と同一のチ
ップ上に集積しづらい素子である。特にゲートアレイ、
スタンダードセルなどのＡＳＩＣへのこれらの素子の搭
載はむずかしい。本発明は上記課題を解決し、外部回路
から入力される信号に重畳した幅の狭いスパイクノイズ
を抵抗、コンデンサ等でのフィルタなしで除去し回路の
誤動作を防止することである。
【０００４】
【課題を解決するための手段】上記課題を解決するため
に、本発明の論理回路は、１個のインバータと１組の遅
延要素と４個の２入力ＮＡＮＤゲートとを有し、第１の
ＮＡＮＤゲートの一方の入力端子には外部回路からの信
号が入力され、他方の入力端子には第２のＮＡＮＤゲー
トの出力端子が接続され、第２のＮＡＮＤゲートの一方
の入力端子には第１のＮＡＮＤゲートの出力端子が接続
され、他方の入力端子には外部回路からの信号がインバ
ータと遅延要素とを通して入力される。第３のＮＡＮＤ
ゲートの一方の入力端子には第１のＮＡＮＤゲート３の
出力端子が接続され、他方の入力端子には第４のＮＡＮ
Ｄゲートの出力端子が接続され、第４のＮＡＮＤゲート
の一方の入力端子には第３のＮＡＮＤゲートの出力端子
が接続され、他方の入力端子には第２のＮＡＮＤゲート
の出力端子が接続される構成であり、入力信号に重畳す
るスパイクノイズのうち、インバータと遅延素子による
遅延時間より短いスパイクノイズを除去する手段をと
る。
に、本発明の論理回路は、１個のインバータと１組の遅
延要素と４個の２入力ＮＡＮＤゲートとを有し、第１の
ＮＡＮＤゲートの一方の入力端子には外部回路からの信
号が入力され、他方の入力端子には第２のＮＡＮＤゲー
トの出力端子が接続され、第２のＮＡＮＤゲートの一方
の入力端子には第１のＮＡＮＤゲートの出力端子が接続
され、他方の入力端子には外部回路からの信号がインバ
ータと遅延要素とを通して入力される。第３のＮＡＮＤ
ゲートの一方の入力端子には第１のＮＡＮＤゲート３の
出力端子が接続され、他方の入力端子には第４のＮＡＮ
Ｄゲートの出力端子が接続され、第４のＮＡＮＤゲート
の一方の入力端子には第３のＮＡＮＤゲートの出力端子
が接続され、他方の入力端子には第２のＮＡＮＤゲート
の出力端子が接続される構成であり、入力信号に重畳す
るスパイクノイズのうち、インバータと遅延素子による
遅延時間より短いスパイクノイズを除去する手段をと
る。
【０００５】
【実施例】次に、本発明の具体的な実施例について図面
を参照して説明する。
を参照して説明する。
【０００６】図１は、本発明の第１の実施例の構成をを
示す回路図である。図１によると本発明の第１の実施例
は、インバータ１と、遅延素子２と、２入力ＮＡＮＤゲ
ート３〜６とで構成さる。各構成要素はそれぞれ下記の
通り接続される。第１のＮＡＮＤゲート３の一方の入力
端子には外部回路からの信号Ａが入力され、他方の入力
端子には第２のＮＡＮＤゲート４の出力端子が接続さ
れ、第２のＮＡＮＤゲート４の一方の入力端子には第１
のＮＡＮＤゲート３の出力端子が接続され、他方の入力
端子には外部回路からの信号Ａがインバータ１と遅延要
素２とを通して入力される。第３のＮＡＮＤゲート５の
一方の入力端子には第１のＮＡＮＤゲート３の出力端子
が接続され、他方の入力端子には第４のＮＡＮＤゲート
６の出力端子が接続され、第４のＮＡＮＤゲート６の一
方の入力端子には第３のＮＡＮＤゲート５の出力端子が
接続され、他方の入力端子には第２のＮＡＮＤゲート４
の出力端子が接続される。
示す回路図である。図１によると本発明の第１の実施例
は、インバータ１と、遅延素子２と、２入力ＮＡＮＤゲ
ート３〜６とで構成さる。各構成要素はそれぞれ下記の
通り接続される。第１のＮＡＮＤゲート３の一方の入力
端子には外部回路からの信号Ａが入力され、他方の入力
端子には第２のＮＡＮＤゲート４の出力端子が接続さ
れ、第２のＮＡＮＤゲート４の一方の入力端子には第１
のＮＡＮＤゲート３の出力端子が接続され、他方の入力
端子には外部回路からの信号Ａがインバータ１と遅延要
素２とを通して入力される。第３のＮＡＮＤゲート５の
一方の入力端子には第１のＮＡＮＤゲート３の出力端子
が接続され、他方の入力端子には第４のＮＡＮＤゲート
６の出力端子が接続され、第４のＮＡＮＤゲート６の一
方の入力端子には第３のＮＡＮＤゲート５の出力端子が
接続され、他方の入力端子には第２のＮＡＮＤゲート４
の出力端子が接続される。
【０００７】図２は、本発明の第１の実施例の動作を説
明するタイミング波形図である。図２において、本発明
の論理回路への入力信号Ａがまずロウレベルからハイレ
ベルへ変化し、次にハイレベルからロウレベルへ変化す
ると、回路内の各部（Ｂ〜Ｅ）が図２に示すように動作
して、出力信号Ｆが入力信号Ａの変化からある時間遅れ
てロウレベルからハイレベルへ、さらにハイレベルから
ロウレベルへと変化する。ここで、入力信号Ａの変化か
ら出力信号Ｆの変化までの遅延時間は、ロウレベルから
ハイレベルへの変化の場合は、Ｔd（インバータ１と遅
延要素２とによる遅延時間）と２入力ＮＡＮＤゲート４
個分の遅延時間を合計した時間となり、ハイレベルから
ロウレベルへの変化の場合は、Ｔdと２入力ＮＡＮＤゲ
ート３個分の遅延時間を合計した時間となる。
明するタイミング波形図である。図２において、本発明
の論理回路への入力信号Ａがまずロウレベルからハイレ
ベルへ変化し、次にハイレベルからロウレベルへ変化す
ると、回路内の各部（Ｂ〜Ｅ）が図２に示すように動作
して、出力信号Ｆが入力信号Ａの変化からある時間遅れ
てロウレベルからハイレベルへ、さらにハイレベルから
ロウレベルへと変化する。ここで、入力信号Ａの変化か
ら出力信号Ｆの変化までの遅延時間は、ロウレベルから
ハイレベルへの変化の場合は、Ｔd（インバータ１と遅
延要素２とによる遅延時間）と２入力ＮＡＮＤゲート４
個分の遅延時間を合計した時間となり、ハイレベルから
ロウレベルへの変化の場合は、Ｔdと２入力ＮＡＮＤゲ
ート３個分の遅延時間を合計した時間となる。
【０００８】図３および図４は、入力信号Ａが一旦変化
したが、非常に短い時間で元の状態に戻った場合、つま
り、入力信号Ａにスパイクノイズが重畳した場合の本発
明の実施例の動作を説明するタイミング波形図である。
図３は、スパイクノイズの幅がＴdより狭い場合、図４
は、広い場合の動作を説明している。
したが、非常に短い時間で元の状態に戻った場合、つま
り、入力信号Ａにスパイクノイズが重畳した場合の本発
明の実施例の動作を説明するタイミング波形図である。
図３は、スパイクノイズの幅がＴdより狭い場合、図４
は、広い場合の動作を説明している。
【０００９】図３および図４に示すように、入力信号Ａ
がロウレベルの時に重畳するスパイクノイズの幅がＴd
と２入力ＮＡＮＤゲート１個分の遅延時間の合計より狭
い場合および、入力信号Ａがハイレベルの時に重畳する
スパイクノイズの幅がＴdより狭い場合には、スパイク
ノイズは出力信号Ｆまで伝搬しない。
がロウレベルの時に重畳するスパイクノイズの幅がＴd
と２入力ＮＡＮＤゲート１個分の遅延時間の合計より狭
い場合および、入力信号Ａがハイレベルの時に重畳する
スパイクノイズの幅がＴdより狭い場合には、スパイク
ノイズは出力信号Ｆまで伝搬しない。
【００１０】図５は、本発明の第２の実施例の構成を示
す回路図である。図５において本発明の第２の実施例
は、奇数個のインバータ１１〜１３と４個の２入力ＮＡ
ＮＤゲート１４〜１７とで構成され、各構成要素はそれ
ぞれ図５に示すように接続される。ここで図２の奇数個
のインバータ１１〜１３は、図１のインバータ１と、遅
延素子２をおきかえたものである。
す回路図である。図５において本発明の第２の実施例
は、奇数個のインバータ１１〜１３と４個の２入力ＮＡ
ＮＤゲート１４〜１７とで構成され、各構成要素はそれ
ぞれ図５に示すように接続される。ここで図２の奇数個
のインバータ１１〜１３は、図１のインバータ１と、遅
延素子２をおきかえたものである。
【００１１】ここで、奇数個のインバータ１１〜１３に
よる遅延時間をＴdとすると、図２〜図４のタイミング
波形図をよって、第２の実施例が第１の実施例と同様の
動作をすることがわかる。
よる遅延時間をＴdとすると、図２〜図４のタイミング
波形図をよって、第２の実施例が第１の実施例と同様の
動作をすることがわかる。
【００１２】また、図１での２入力ＮＡＮＤ回路３、４
および５、６と図５での２入力ＮＡＮＤ回路１４、１５
および１６、１７は、２入力ＮＡＮＤ２個でひとつのＲ
Ｓフリップフロップ回路構造となっている。ＲＳフリッ
プフロップ回路は、ＮＡＮＤ回路以外の論理回路要素の
組合せでも容易に構成可能であり、本発明はＮＡＮＤ回
路を他の論回路理と置き換えてもＲＳフリップフロップ
回路構造となっていれば実施可能である。このため本発
明は２つのＲＳフリップフロップと１つのインバータと
１つの遅延要素の組合せで実現できるといえる。
および５、６と図５での２入力ＮＡＮＤ回路１４、１５
および１６、１７は、２入力ＮＡＮＤ２個でひとつのＲ
Ｓフリップフロップ回路構造となっている。ＲＳフリッ
プフロップ回路は、ＮＡＮＤ回路以外の論理回路要素の
組合せでも容易に構成可能であり、本発明はＮＡＮＤ回
路を他の論回路理と置き換えてもＲＳフリップフロップ
回路構造となっていれば実施可能である。このため本発
明は２つのＲＳフリップフロップと１つのインバータと
１つの遅延要素の組合せで実現できるといえる。
【００１３】
【発明の効果】以上説明したように、本発明の論理回路
を用いると、抵抗、コンデンサ等のフィルタなしで外部
回路から入力信号に重畳するスパイクノイズのうち、回
路を構成する遅延要素などの遅延時間によって決まる時
間より幅が狭いスパイクノイズを除去でき、回路の誤動
作を防止することができる。
を用いると、抵抗、コンデンサ等のフィルタなしで外部
回路から入力信号に重畳するスパイクノイズのうち、回
路を構成する遅延要素などの遅延時間によって決まる時
間より幅が狭いスパイクノイズを除去でき、回路の誤動
作を防止することができる。
【図１】 本発明の第１の実施例の構成を示す回路図。
【図２】 入力信号にスパイクノイズが重畳しない場合
の、本発明の論理回路の動作を説明するタイミング波形
図。
の、本発明の論理回路の動作を説明するタイミング波形
図。
【図３】 幅がＴd（インバータと遅延要素による遅延
時間）より狭いスパイクノイズが入力信号に重畳した場
合の、本発明の論理回路の動作を説明するタイミング波
形図。
時間）より狭いスパイクノイズが入力信号に重畳した場
合の、本発明の論理回路の動作を説明するタイミング波
形図。
【図４】 幅がＴdより広いスパイクノイズが入力信号
に重畳した場合の、本発明の論理回路の動作を説明する
タイミング波形図。
に重畳した場合の、本発明の論理回路の動作を説明する
タイミング波形図。
【図５】 本発明の第２の実施例の構成を示す回路図。
１ インバータ ２ 遅延要素 ３〜６ ２入力ＮＡＮＤゲート １１〜１３ インバータ １４〜１７ ２入力ＮＡＮＤゲート
Claims (1)
- 【請求項１】 ４個の２入力ＮＡＮＤゲートと１個のイ
ンバータと１組の遅延要素とで構成され、第１のＮＡＮ
Ｄゲートの一方の入力端子には外部回路からの信号が入
力され、他方の入力端子には第２のＮＡＮＤゲートの出
力端子が接続され、該第２のＮＡＮＤゲートの一方の入
力端子には前記第１のＮＡＮＤゲートの出力端子が接続
され、他方の入力端子には前記外部回路からの信号がイ
ンバータと遅延要素とを通して入力され、第３のＮＡＮ
Ｄゲートの一方の入力端子には前記第１のＮＡＮＤゲー
トの出力端子が接続され、他方の入力端子には第４のＮ
ＡＮＤゲートの出力端子が接続され、該第４のＮＡＮＤ
ゲートの一方の入力端子には前記第３のＮＡＮＤゲート
の出力端子が接続され、他方の入力端子には前記第２の
ＮＡＮＤゲートの出力端子が接続されることを特徴とす
る論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5193691A JPH0750557A (ja) | 1993-08-04 | 1993-08-04 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5193691A JPH0750557A (ja) | 1993-08-04 | 1993-08-04 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0750557A true JPH0750557A (ja) | 1995-02-21 |
Family
ID=16312180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5193691A Pending JPH0750557A (ja) | 1993-08-04 | 1993-08-04 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0750557A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009124465A (ja) * | 2007-11-15 | 2009-06-04 | Seiko Epson Corp | ノイズフィルタ回路、およびその方法、ならびに、サーマルヘッドドライバ、サーマルヘッド、電子機器、および印刷システム |
-
1993
- 1993-08-04 JP JP5193691A patent/JPH0750557A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009124465A (ja) * | 2007-11-15 | 2009-06-04 | Seiko Epson Corp | ノイズフィルタ回路、およびその方法、ならびに、サーマルヘッドドライバ、サーマルヘッド、電子機器、および印刷システム |
| US7839180B2 (en) | 2007-11-15 | 2010-11-23 | Seiko Epson Corporation | Noise filter circuit, noise filtering method, thermal head driver, thermal head, electronic instrument, and printing system |
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