JPH0750558A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPH0750558A JPH0750558A JP5193692A JP19369293A JPH0750558A JP H0750558 A JPH0750558 A JP H0750558A JP 5193692 A JP5193692 A JP 5193692A JP 19369293 A JP19369293 A JP 19369293A JP H0750558 A JPH0750558 A JP H0750558A
- Authority
- JP
- Japan
- Prior art keywords
- input
- terminal
- output
- changes
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】半導体集積回路において、抵抗、コンデンサ等
の素子を使用せずに、入力スパイクノイズを除去する回
路をディジタル回路にて実現する。 【構成】位相差を持つ２種類のクロックでそれぞれ動作
する２個のＦＦと２個のＲＳ−ＦＦにより構成する。Ｆ
Ｆ１、ＦＦ２のデータ入力端子には同じ入力信号が外部
回路から入力され、ＦＦ１のクロック入力端子とＦＦ２
のクロック入力端子には互いに位相差をもつクロック信
号Ｂ、Ｃがそれぞれ外部回路から入力される。ＲＳ−Ｆ
Ｆ１のＳ端子にはＦＦ１の出力端子が接続され、ＲＳ−
ＦＦ１のＲ端子にはＦＦ２の反転出力端子が接続され、
ＲＳ−ＦＦ２のＳ端子にはＲＳ−ＦＦ１の出力端子が接
続され、ＲＳ−ＦＦ２のＲ端子にはＲＳ−ＦＦ１の反転
出力端子が接続される。クロック信号ＢとＣとの両方の
立ち上がり時に同じレベルの入力信号としてＦＦに保持
できない入力信号Ａは、出力信号Ｉに伝搬しない。
の素子を使用せずに、入力スパイクノイズを除去する回
路をディジタル回路にて実現する。 【構成】位相差を持つ２種類のクロックでそれぞれ動作
する２個のＦＦと２個のＲＳ−ＦＦにより構成する。Ｆ
Ｆ１、ＦＦ２のデータ入力端子には同じ入力信号が外部
回路から入力され、ＦＦ１のクロック入力端子とＦＦ２
のクロック入力端子には互いに位相差をもつクロック信
号Ｂ、Ｃがそれぞれ外部回路から入力される。ＲＳ−Ｆ
Ｆ１のＳ端子にはＦＦ１の出力端子が接続され、ＲＳ−
ＦＦ１のＲ端子にはＦＦ２の反転出力端子が接続され、
ＲＳ−ＦＦ２のＳ端子にはＲＳ−ＦＦ１の出力端子が接
続され、ＲＳ−ＦＦ２のＲ端子にはＲＳ−ＦＦ１の反転
出力端子が接続される。クロック信号ＢとＣとの両方の
立ち上がり時に同じレベルの入力信号としてＦＦに保持
できない入力信号Ａは、出力信号Ｉに伝搬しない。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路などで
実現されるディジタル論理回路に関する。
実現されるディジタル論理回路に関する。
【０００２】
【従来の技術】半導体集積回路などで実現されるディジ
タル論理回路に於て、外部回路から入力される信号に重
畳するスパイクノイズによって、回路が誤動作すること
が問題となっている。従来の技術では、このスパイクノ
イズを除去する方法として、入力部分に抵抗、コンデン
サ等を接続してフィルタを構成していた。
タル論理回路に於て、外部回路から入力される信号に重
畳するスパイクノイズによって、回路が誤動作すること
が問題となっている。従来の技術では、このスパイクノ
イズを除去する方法として、入力部分に抵抗、コンデン
サ等を接続してフィルタを構成していた。
【０００３】
【発明が解決しようとする課題】半導体集積回路におい
て、前述のスパイクノイズを除去するための抵抗、コン
デンサ等の素子は、ディジタル回路と同一のチップ上に
集積しにくい素子である。
て、前述のスパイクノイズを除去するための抵抗、コン
デンサ等の素子は、ディジタル回路と同一のチップ上に
集積しにくい素子である。
【０００４】特にゲートアレイ、スタンダードセルなど
のＡＳＩＣへのこれらの素子の搭載は困難である。本発
明は以上述べたような従来の技術が有する課題を解決す
るためになされたものであり、抵抗、コンデンサ等の素
子を使用せずに、スパイクノイズを除去する回路をディ
ジタル回路にて実現することを目的とする。
のＡＳＩＣへのこれらの素子の搭載は困難である。本発
明は以上述べたような従来の技術が有する課題を解決す
るためになされたものであり、抵抗、コンデンサ等の素
子を使用せずに、スパイクノイズを除去する回路をディ
ジタル回路にて実現することを目的とする。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に本発明の論理回路は、位相差を持つ２種類のクロック
でそれぞれ動作する２個のＦＦと２個のＲＳ−ＦＦとを
有する。
に本発明の論理回路は、位相差を持つ２種類のクロック
でそれぞれ動作する２個のＦＦと２個のＲＳ−ＦＦとを
有する。
【０００６】
【作用】本発明の上記構成によれば、第１のＦＦのクロ
ック入力端子に入力されるクロック信号と、第２のＦＦ
のクロック入力端子に入力されるクロック信号との両方
の立ち上がり時に同じレベルの入力信号として保持でき
ない入力信号は、出力信号に伝搬しない。
ック入力端子に入力されるクロック信号と、第２のＦＦ
のクロック入力端子に入力されるクロック信号との両方
の立ち上がり時に同じレベルの入力信号として保持でき
ない入力信号は、出力信号に伝搬しない。
【０００７】
【実施例】以下、本発明の実施例を図面により説明す
る。
る。
【０００８】図１は、本発明の第１の実施例の構成を示
す回路図である。１、２はＦＦで互いに位相差を持って
いるクロック信号Ｂ、Ｃにより、入力信号Ａを保持す
る。３〜６は２入力ＮＡＮＤゲートで、３と４、５と６
でそれぞれＲＳ−ＦＦを構成する。各構成要素は、図１
に示すように接続される。
す回路図である。１、２はＦＦで互いに位相差を持って
いるクロック信号Ｂ、Ｃにより、入力信号Ａを保持す
る。３〜６は２入力ＮＡＮＤゲートで、３と４、５と６
でそれぞれＲＳ−ＦＦを構成する。各構成要素は、図１
に示すように接続される。
【０００９】図２〜図７は、本発明の第１の実施例の動
作を説明するタイミング波形図で、入力信号の変化によ
る各構成要素の出力の変化を示している。
作を説明するタイミング波形図で、入力信号の変化によ
る各構成要素の出力の変化を示している。
【００１０】図２は、入力信号Ａにハイレベルのスパイ
クノイズが重畳した場合の動作を示すタイミング波形図
の一例で、入力信号Ａが図２に示したように与えられた
場合の動作を示している。クロック信号Ｂの３個めの立
ち上がり時にＦＦ１の出力Ｄがロウレベルからハイレベ
ルに変化する。しかし、ＮＡＮＤゲート３の出力Ｆは他
方の入力Ｇがロウレベルのため、ハイレベルのままであ
り、ＮＡＮＤゲート５の出力Ｉはロウレベルのままであ
る。次に、クロック信号Ｃの３個めの立ち上がり時に、
ＦＦ２の反転出力Ｅはハイレベルで変化しないので、そ
の他の出力も変化しない。また、ＦＦ１の出力Ｄは、入
力信号Ａがロウレベルに変化した直後のクロック信号Ｂ
の立ち上がり時にロウレベルに変化し、各構成要素の状
態は最初の状態に戻る。以上の動作より、入力信号Ａ
が、クロック信号Ｂの立ち上がり時にのみハイレベルと
してＦＦ１に保持される場合、出力信号Ｉはロウレベル
のままであることがわかる。
クノイズが重畳した場合の動作を示すタイミング波形図
の一例で、入力信号Ａが図２に示したように与えられた
場合の動作を示している。クロック信号Ｂの３個めの立
ち上がり時にＦＦ１の出力Ｄがロウレベルからハイレベ
ルに変化する。しかし、ＮＡＮＤゲート３の出力Ｆは他
方の入力Ｇがロウレベルのため、ハイレベルのままであ
り、ＮＡＮＤゲート５の出力Ｉはロウレベルのままであ
る。次に、クロック信号Ｃの３個めの立ち上がり時に、
ＦＦ２の反転出力Ｅはハイレベルで変化しないので、そ
の他の出力も変化しない。また、ＦＦ１の出力Ｄは、入
力信号Ａがロウレベルに変化した直後のクロック信号Ｂ
の立ち上がり時にロウレベルに変化し、各構成要素の状
態は最初の状態に戻る。以上の動作より、入力信号Ａ
が、クロック信号Ｂの立ち上がり時にのみハイレベルと
してＦＦ１に保持される場合、出力信号Ｉはロウレベル
のままであることがわかる。
【００１１】図３は、入力信号Ａにハイレベルのスパイ
クノイズが重畳した場合の動作を示すタイミング波形図
の一例で、入力信号Ａが図３に示したように与えられた
場合の動作を示している。クロック信号Ｃの２個め立ち
上がり時にＦＦ２の反転出力Ｅがハイレベルからロウレ
ベルに変化し、ＮＡＮＤゲート４の出力Ｇはロウレベル
からハイレベルに変化する。しかし、ＮＡＮＤゲート６
の出力Ｈは他方の入力Ｉがロウレベルのため、ハイレベ
ルのままである。次に、クロック信号Ｂの３個めの立ち
上がり時に、ＦＦ１の出力Ｄはロウレベルで変化しない
ので、その他の出力も変化しない。また、ＦＦ２の反転
出力Ｅは、入力信号Ａがロウレベルに変化した直後のク
ロック信号Ｃの立ち上がり時にハイレベルに変化し、Ｎ
ＡＮＤゲート４の出力Ｇはロウレベルに変化し、各構成
要素の状態は最初の状態に戻る。以上の動作より、入力
信号Ａが、クロック信号Ｃの立ち上がり時にのみハイレ
ベルとしてＦＦ２に保持される場合、出力信号Ｉはロウ
レベルのままであることがわかる。
クノイズが重畳した場合の動作を示すタイミング波形図
の一例で、入力信号Ａが図３に示したように与えられた
場合の動作を示している。クロック信号Ｃの２個め立ち
上がり時にＦＦ２の反転出力Ｅがハイレベルからロウレ
ベルに変化し、ＮＡＮＤゲート４の出力Ｇはロウレベル
からハイレベルに変化する。しかし、ＮＡＮＤゲート６
の出力Ｈは他方の入力Ｉがロウレベルのため、ハイレベ
ルのままである。次に、クロック信号Ｂの３個めの立ち
上がり時に、ＦＦ１の出力Ｄはロウレベルで変化しない
ので、その他の出力も変化しない。また、ＦＦ２の反転
出力Ｅは、入力信号Ａがロウレベルに変化した直後のク
ロック信号Ｃの立ち上がり時にハイレベルに変化し、Ｎ
ＡＮＤゲート４の出力Ｇはロウレベルに変化し、各構成
要素の状態は最初の状態に戻る。以上の動作より、入力
信号Ａが、クロック信号Ｃの立ち上がり時にのみハイレ
ベルとしてＦＦ２に保持される場合、出力信号Ｉはロウ
レベルのままであることがわかる。
【００１２】図２、図３で説明した動作より、クロック
信号Ｂ及びクロック信号Ｃのどちらか一方の立ち上がり
時にのみハイレベルとしてＦＦ１及びＦＦ２に保持され
る入力信号Ａは、出力信号Ｉまで伝搬しないことがわか
る。
信号Ｂ及びクロック信号Ｃのどちらか一方の立ち上がり
時にのみハイレベルとしてＦＦ１及びＦＦ２に保持され
る入力信号Ａは、出力信号Ｉまで伝搬しないことがわか
る。
【００１３】図４は、入力信号Ａにロウレベルのスパイ
クノイズが重畳した場合の動作を示すタイミング波形図
の一例で、入力信号Ａが図４に示したように与えられた
場合の動作を示している。クロック信号Ｂの３個めの立
ち上がり時にＦＦ１の出力Ｄがハイレベルからロウレベ
ルに変化し、ＮＡＮＤゲート３の出力Ｆはロウレベルか
らハイレベルに変化する。しかし、ＮＡＮＤゲート５の
出力Ｉは他方の入力Ｈがロウレベルのため、ハイレベル
のままである。次に、クロック信号Ｃの３個めの立ち上
がり時に、ＦＦ２の反転出力Ｅはロウレベルで変化しな
いので、その他の出力も変化しない。また、ＦＦ１の出
力Ｄは、入力信号Ａがハイレベルに変化した直後のクロ
ック信号Ｂの立ち上がり時にハイレベルに変化し、ＮＡ
ＮＤゲート３の出力Ｆはハイレベルからロウレベルに変
化し、各構成要素の状態は最初の状態に戻る。以上の動
作より、入力信号Ａが、クロック信号Ｂの立ち上がり時
にのみロウレベルとしてＦＦ１に保持される場合、出力
信号Ｉはハイレベルのままであることがわかる。
クノイズが重畳した場合の動作を示すタイミング波形図
の一例で、入力信号Ａが図４に示したように与えられた
場合の動作を示している。クロック信号Ｂの３個めの立
ち上がり時にＦＦ１の出力Ｄがハイレベルからロウレベ
ルに変化し、ＮＡＮＤゲート３の出力Ｆはロウレベルか
らハイレベルに変化する。しかし、ＮＡＮＤゲート５の
出力Ｉは他方の入力Ｈがロウレベルのため、ハイレベル
のままである。次に、クロック信号Ｃの３個めの立ち上
がり時に、ＦＦ２の反転出力Ｅはロウレベルで変化しな
いので、その他の出力も変化しない。また、ＦＦ１の出
力Ｄは、入力信号Ａがハイレベルに変化した直後のクロ
ック信号Ｂの立ち上がり時にハイレベルに変化し、ＮＡ
ＮＤゲート３の出力Ｆはハイレベルからロウレベルに変
化し、各構成要素の状態は最初の状態に戻る。以上の動
作より、入力信号Ａが、クロック信号Ｂの立ち上がり時
にのみロウレベルとしてＦＦ１に保持される場合、出力
信号Ｉはハイレベルのままであることがわかる。
【００１４】図５は、入力信号Ａにロウレベルのスパイ
クノイズが重畳した場合の動作を示すタイミング波形図
の一例で、入力信号Ａが図５に示したように与えられた
場合の動作を示している。クロック信号Ｃの２個め立ち
上がり時にＦＦ２の反転出力Ｅがロウレベルからハイレ
ベルに変化する。しかし、ＮＡＮＤゲート４の出力Ｇは
他方の入力Ｆがロウレベルのため、ハイレベルのままで
あり、ＮＡＮＤゲート６の出力Ｈはロウレベル、ＮＡＮ
Ｄゲート５の出力Ｉはハイレベルのままである。次に、
クロック信号Ｂの３個めの立ち上がり時に、ＦＦ１の出
力Ｄはハイレベルで変化しないので、その他の出力も変
化しない。また、ＦＦ２の反転出力Ｅは、入力信号Ａが
ハイレベルに変化した直後のクロック信号Ｃの立ち上が
り時にロウレベルに変化し、各構成要素の状態は最初の
状態に戻る。以上の動作より、入力信号Ａが、クロック
信号Ｃの立ち上がり時にのみロウレベルとしてＦＦ２に
保持される場合、出力信号Ｉはハイレベルのままである
ことがわかる。
クノイズが重畳した場合の動作を示すタイミング波形図
の一例で、入力信号Ａが図５に示したように与えられた
場合の動作を示している。クロック信号Ｃの２個め立ち
上がり時にＦＦ２の反転出力Ｅがロウレベルからハイレ
ベルに変化する。しかし、ＮＡＮＤゲート４の出力Ｇは
他方の入力Ｆがロウレベルのため、ハイレベルのままで
あり、ＮＡＮＤゲート６の出力Ｈはロウレベル、ＮＡＮ
Ｄゲート５の出力Ｉはハイレベルのままである。次に、
クロック信号Ｂの３個めの立ち上がり時に、ＦＦ１の出
力Ｄはハイレベルで変化しないので、その他の出力も変
化しない。また、ＦＦ２の反転出力Ｅは、入力信号Ａが
ハイレベルに変化した直後のクロック信号Ｃの立ち上が
り時にロウレベルに変化し、各構成要素の状態は最初の
状態に戻る。以上の動作より、入力信号Ａが、クロック
信号Ｃの立ち上がり時にのみロウレベルとしてＦＦ２に
保持される場合、出力信号Ｉはハイレベルのままである
ことがわかる。
【００１５】図４、図５で説明した動作より、クロック
信号Ｂ及びクロック信号Ｃのどちらか一方の立ち上がり
時にのみロウレベルとしてＦＦ１及びＦＦ２に保持され
る入力信号Ａは、出力信号Ｉまで伝搬しないことがわか
る。
信号Ｂ及びクロック信号Ｃのどちらか一方の立ち上がり
時にのみロウレベルとしてＦＦ１及びＦＦ２に保持され
る入力信号Ａは、出力信号Ｉまで伝搬しないことがわか
る。
【００１６】図６は、入力信号Ａがハイレベルからロウ
レベルに変化した場合の動作を示すタイミング波形図
で、クロック信号Ｃの２個め立ち上がり時にＦＦ２の反
転出力Ｅがロウレベルからハイレベルに変化するが、Ｎ
ＡＮＤゲート４の出力Ｇは他方の入力Ｆがロウレベルの
ため、ハイレベルのままである。次に、クロック信号Ｂ
の３個めの立ち上がり時にＦＦ１の出力Ｄはハイレベル
からロウレベルに変化する。これによってＮＡＮＤゲー
ト３の出力Ｆはロウレベルからハイレベルに変化し、Ｎ
ＡＮＤゲート４の出力Ｇはハイレベルからロウレベルに
変化する。同様に順次ＮＡＮＤゲート６の出力Ｈはハイ
レベルに、ＮＡＮＤゲート５の出力Ｉはロウレベルに変
化する。よって出力信号Ｉは、入力信号Ａの変化の直後
のクロック信号Ｂの立ち上がり時よりある時間遅れてハ
イレベルからロウレベルに変化する。ここでのある時間
はＦＦの出力信号が変化するまでの遅延時間と、２入力
ＮＡＮＤゲート４個分の遅延時間を合計した時間であ
る。同様に、入力信号が変化後、クロック信号Ｂが立ち
上がり、次にクロック信号Ｃが立ち上がる場合も考えら
れるが、この場合の出力信号Ｉは、入力信号Ａの変化後
のクロック信号Ｃの立ち上がり時よりある時間遅れてハ
イレベルからロウレベルに変化することがわかる。ここ
でのある時間は、ＦＦの反転出力信号が変化するまでの
遅延時間と、２入力ＮＡＮＤゲート３個分の遅延時間を
合計した時間である。
レベルに変化した場合の動作を示すタイミング波形図
で、クロック信号Ｃの２個め立ち上がり時にＦＦ２の反
転出力Ｅがロウレベルからハイレベルに変化するが、Ｎ
ＡＮＤゲート４の出力Ｇは他方の入力Ｆがロウレベルの
ため、ハイレベルのままである。次に、クロック信号Ｂ
の３個めの立ち上がり時にＦＦ１の出力Ｄはハイレベル
からロウレベルに変化する。これによってＮＡＮＤゲー
ト３の出力Ｆはロウレベルからハイレベルに変化し、Ｎ
ＡＮＤゲート４の出力Ｇはハイレベルからロウレベルに
変化する。同様に順次ＮＡＮＤゲート６の出力Ｈはハイ
レベルに、ＮＡＮＤゲート５の出力Ｉはロウレベルに変
化する。よって出力信号Ｉは、入力信号Ａの変化の直後
のクロック信号Ｂの立ち上がり時よりある時間遅れてハ
イレベルからロウレベルに変化する。ここでのある時間
はＦＦの出力信号が変化するまでの遅延時間と、２入力
ＮＡＮＤゲート４個分の遅延時間を合計した時間であ
る。同様に、入力信号が変化後、クロック信号Ｂが立ち
上がり、次にクロック信号Ｃが立ち上がる場合も考えら
れるが、この場合の出力信号Ｉは、入力信号Ａの変化後
のクロック信号Ｃの立ち上がり時よりある時間遅れてハ
イレベルからロウレベルに変化することがわかる。ここ
でのある時間は、ＦＦの反転出力信号が変化するまでの
遅延時間と、２入力ＮＡＮＤゲート３個分の遅延時間を
合計した時間である。
【００１７】図７は、入力信号Ａがロウレベルからハイ
レベルに変化した場合の動作を示すタイミング波形図
で、クロック信号Ｃの２個めの立ち上がり時にＦＦ２の
反転出力Ｅがハイレベルからロウレベルに変化し、ＮＡ
ＮＤゲート４の出力Ｇはロウレベルからハイレベルに変
化する。次に、クロック信号Ｂの３個めの立ち上がり時
にＦＦ１の出力Ｄはロウレベルからハイレベルに変化
し、ＮＡＮＤゲート３の出力Ｆはハイレベルからロウレ
ベルに変化し、ＮＡＮＤゲート５の出力Ｉはロウレベル
からハイレベルに変化する。よって出力信号Ｉは、入力
信号Ａの変化の直後のクロック信号Ｂの立ち上がり時よ
り、ある時間遅れてロウレベルからハイレベルに変化す
る。ここでのある時間はＦＦの出力信号が変化するまで
の遅延時間と、２入力ＮＡＮＤゲート２個分の遅延時間
を合計した時間である。同様に、入力信号Ａが変化後、
クロック信号Ｂが立ち上がり、次にクロック信号Ｃが立
ち上がる場合も考えられるが、この場合の出力信号Ｉ
は、入力信号Ａの変化後のクロック信号Ｃの立ち上がり
時よりある時間遅れてロウレベルからハイレベルに変化
する。ここでのある時間は、ＦＦの反転出力信号が変化
するまでの遅延時間と、２入力ＮＡＮＤゲート３個分の
遅延時間を合計した時間である。
レベルに変化した場合の動作を示すタイミング波形図
で、クロック信号Ｃの２個めの立ち上がり時にＦＦ２の
反転出力Ｅがハイレベルからロウレベルに変化し、ＮＡ
ＮＤゲート４の出力Ｇはロウレベルからハイレベルに変
化する。次に、クロック信号Ｂの３個めの立ち上がり時
にＦＦ１の出力Ｄはロウレベルからハイレベルに変化
し、ＮＡＮＤゲート３の出力Ｆはハイレベルからロウレ
ベルに変化し、ＮＡＮＤゲート５の出力Ｉはロウレベル
からハイレベルに変化する。よって出力信号Ｉは、入力
信号Ａの変化の直後のクロック信号Ｂの立ち上がり時よ
り、ある時間遅れてロウレベルからハイレベルに変化す
る。ここでのある時間はＦＦの出力信号が変化するまで
の遅延時間と、２入力ＮＡＮＤゲート２個分の遅延時間
を合計した時間である。同様に、入力信号Ａが変化後、
クロック信号Ｂが立ち上がり、次にクロック信号Ｃが立
ち上がる場合も考えられるが、この場合の出力信号Ｉ
は、入力信号Ａの変化後のクロック信号Ｃの立ち上がり
時よりある時間遅れてロウレベルからハイレベルに変化
する。ここでのある時間は、ＦＦの反転出力信号が変化
するまでの遅延時間と、２入力ＮＡＮＤゲート３個分の
遅延時間を合計した時間である。
【００１８】図８は、本発明の第２の実施例の構成を示
す回路図である。図８に於て、７はインバータで、１つ
のクロック信号から逆相のクロック信号を生成してい
る。その他の構成は、図１の回路の構成と同じで、図８
の回路が図１の回路と同様の動作をすることがわかる。
す回路図である。図８に於て、７はインバータで、１つ
のクロック信号から逆相のクロック信号を生成してい
る。その他の構成は、図１の回路の構成と同じで、図８
の回路が図１の回路と同様の動作をすることがわかる。
【００１９】
【発明の効果】以上説明したように、本発明の論理回路
を用いると、第１のＦＦのクロック入力端子に入力され
るクロック信号と、第２のＦＦのクロック入力端子に入
力されるクロック信号との両方の立ち上がり時に同じレ
ベルの入力信号としてＦＦに保持できない入力信号は、
出力信号に伝搬しないという効果がある。
を用いると、第１のＦＦのクロック入力端子に入力され
るクロック信号と、第２のＦＦのクロック入力端子に入
力されるクロック信号との両方の立ち上がり時に同じレ
ベルの入力信号としてＦＦに保持できない入力信号は、
出力信号に伝搬しないという効果がある。
【図１】本発明の第１の実施例の構成を示す回路図であ
る。
る。
【図２】本発明の論理回路の動作を説明するタイミング
波形図である。
波形図である。
【図３】本発明の論理回路の動作を説明するタイミング
波形図である。
波形図である。
【図４】本発明の論理回路の動作を説明するタイミング
波形図である。
波形図である。
【図５】本発明の論理回路の動作を説明するタイミング
波形図である。
波形図である。
【図６】本発明の論理回路の動作を説明するタイミング
波形図である。
波形図である。
【図７】本発明の論理回路の動作を説明するタイミング
波形図である。
波形図である。
【図８】本発明の第２の実施例の構成を示す回路図であ
る。
る。
１、２ フリップフロップ ３〜６ ２入力ＮＡＮＤゲート ７ インバータ
Claims (1)
- 【請求項１】 ２個のＲＳフリップフロップ（以下、Ｒ
Ｓ−ＦＦという）と２個のフリップフロップ（以下、Ｆ
Ｆという）とで構成され、第１のＦＦのデータ入力端子
と第２のＦＦのデータ入力端子には同じ入力信号が外部
回路から入力され、該第１のＦＦのクロック入力端子と
該第２のＦＦのクロック入力端子には互いに位相差をも
つクロック信号がそれぞれ外部回路から入力され、第１
のＲＳ−ＦＦのＳ端子には前記第１のＦＦの出力端子が
接続され、該第１のＲＳ−ＦＦのＲ端子には前期第２の
ＦＦの反転出力端子が接続され、第２のＲＳ−ＦＦのＳ
端子には前記第１のＲＳ−ＦＦの出力端子が接続され、
該第２のＲＳ−ＦＦのＲ端子には前期第１のＲＳ−ＦＦ
の反転出力端子が接続されることを特徴とする論理回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5193692A JPH0750558A (ja) | 1993-08-04 | 1993-08-04 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5193692A JPH0750558A (ja) | 1993-08-04 | 1993-08-04 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0750558A true JPH0750558A (ja) | 1995-02-21 |
Family
ID=16312197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5193692A Pending JPH0750558A (ja) | 1993-08-04 | 1993-08-04 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0750558A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6839798B1 (en) | 1998-12-14 | 2005-01-04 | Renesas Technology Corp. | Flash memory capable of storing frequently rewritten data |
-
1993
- 1993-08-04 JP JP5193692A patent/JPH0750558A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6839798B1 (en) | 1998-12-14 | 2005-01-04 | Renesas Technology Corp. | Flash memory capable of storing frequently rewritten data |
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