JPH0750558A - 論理回路 - Google Patents

論理回路

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JPH0750558A
JPH0750558A JP5193692A JP19369293A JPH0750558A JP H0750558 A JPH0750558 A JP H0750558A JP 5193692 A JP5193692 A JP 5193692A JP 19369293 A JP19369293 A JP 19369293A JP H0750558 A JPH0750558 A JP H0750558A
Authority
JP
Japan
Prior art keywords
input
terminal
output
changes
signal
Prior art date
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Pending
Application number
JP5193692A
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English (en)
Inventor
Kota Onishi
幸太 大西
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
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Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
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Publication of JPH0750558A publication Critical patent/JPH0750558A/ja
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Abstract

(57)【要約】 【目的】半導体集積回路において、抵抗、コンデンサ等
の素子を使用せずに、入力スパイクノイズを除去する回
路をディジタル回路にて実現する。 【構成】位相差を持つ2種類のクロックでそれぞれ動作
する2個のFFと2個のRS−FFにより構成する。F
F1、FF2のデータ入力端子には同じ入力信号が外部
回路から入力され、FF1のクロック入力端子とFF2
のクロック入力端子には互いに位相差をもつクロック信
号B、Cがそれぞれ外部回路から入力される。RS−F
F1のS端子にはFF1の出力端子が接続され、RS−
FF1のR端子にはFF2の反転出力端子が接続され、
RS−FF2のS端子にはRS−FF1の出力端子が接
続され、RS−FF2のR端子にはRS−FF1の反転
出力端子が接続される。クロック信号BとCとの両方の
立ち上がり時に同じレベルの入力信号としてFFに保持
できない入力信号Aは、出力信号Iに伝搬しない。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体集積回路などで
実現されるディジタル論理回路に関する。
【0002】
【従来の技術】半導体集積回路などで実現されるディジ
タル論理回路に於て、外部回路から入力される信号に重
畳するスパイクノイズによって、回路が誤動作すること
が問題となっている。従来の技術では、このスパイクノ
イズを除去する方法として、入力部分に抵抗、コンデン
サ等を接続してフィルタを構成していた。
【0003】
【発明が解決しようとする課題】半導体集積回路におい
て、前述のスパイクノイズを除去するための抵抗、コン
デンサ等の素子は、ディジタル回路と同一のチップ上に
集積しにくい素子である。
【0004】特にゲートアレイ、スタンダードセルなど
のASICへのこれらの素子の搭載は困難である。本発
明は以上述べたような従来の技術が有する課題を解決す
るためになされたものであり、抵抗、コンデンサ等の素
子を使用せずに、スパイクノイズを除去する回路をディ
ジタル回路にて実現することを目的とする。
【0005】
【課題を解決するための手段】上記課題を解決するため
に本発明の論理回路は、位相差を持つ2種類のクロック
でそれぞれ動作する2個のFFと2個のRS−FFとを
有する。
【0006】
【作用】本発明の上記構成によれば、第1のFFのクロ
ック入力端子に入力されるクロック信号と、第2のFF
のクロック入力端子に入力されるクロック信号との両方
の立ち上がり時に同じレベルの入力信号として保持でき
ない入力信号は、出力信号に伝搬しない。
【0007】
【実施例】以下、本発明の実施例を図面により説明す
る。
【0008】図1は、本発明の第1の実施例の構成を示
す回路図である。1、2はFFで互いに位相差を持って
いるクロック信号B、Cにより、入力信号Aを保持す
る。3〜6は2入力NANDゲートで、3と4、5と6
でそれぞれRS−FFを構成する。各構成要素は、図1
に示すように接続される。
【0009】図2〜図7は、本発明の第1の実施例の動
作を説明するタイミング波形図で、入力信号の変化によ
る各構成要素の出力の変化を示している。
【0010】図2は、入力信号Aにハイレベルのスパイ
クノイズが重畳した場合の動作を示すタイミング波形図
の一例で、入力信号Aが図2に示したように与えられた
場合の動作を示している。クロック信号Bの3個めの立
ち上がり時にFF1の出力Dがロウレベルからハイレベ
ルに変化する。しかし、NANDゲート3の出力Fは他
方の入力Gがロウレベルのため、ハイレベルのままであ
り、NANDゲート5の出力Iはロウレベルのままであ
る。次に、クロック信号Cの3個めの立ち上がり時に、
FF2の反転出力Eはハイレベルで変化しないので、そ
の他の出力も変化しない。また、FF1の出力Dは、入
力信号Aがロウレベルに変化した直後のクロック信号B
の立ち上がり時にロウレベルに変化し、各構成要素の状
態は最初の状態に戻る。以上の動作より、入力信号A
が、クロック信号Bの立ち上がり時にのみハイレベルと
してFF1に保持される場合、出力信号Iはロウレベル
のままであることがわかる。
【0011】図3は、入力信号Aにハイレベルのスパイ
クノイズが重畳した場合の動作を示すタイミング波形図
の一例で、入力信号Aが図3に示したように与えられた
場合の動作を示している。クロック信号Cの2個め立ち
上がり時にFF2の反転出力Eがハイレベルからロウレ
ベルに変化し、NANDゲート4の出力Gはロウレベル
からハイレベルに変化する。しかし、NANDゲート6
の出力Hは他方の入力Iがロウレベルのため、ハイレベ
ルのままである。次に、クロック信号Bの3個めの立ち
上がり時に、FF1の出力Dはロウレベルで変化しない
ので、その他の出力も変化しない。また、FF2の反転
出力Eは、入力信号Aがロウレベルに変化した直後のク
ロック信号Cの立ち上がり時にハイレベルに変化し、N
ANDゲート4の出力Gはロウレベルに変化し、各構成
要素の状態は最初の状態に戻る。以上の動作より、入力
信号Aが、クロック信号Cの立ち上がり時にのみハイレ
ベルとしてFF2に保持される場合、出力信号Iはロウ
レベルのままであることがわかる。
【0012】図2、図3で説明した動作より、クロック
信号B及びクロック信号Cのどちらか一方の立ち上がり
時にのみハイレベルとしてFF1及びFF2に保持され
る入力信号Aは、出力信号Iまで伝搬しないことがわか
る。
【0013】図4は、入力信号Aにロウレベルのスパイ
クノイズが重畳した場合の動作を示すタイミング波形図
の一例で、入力信号Aが図4に示したように与えられた
場合の動作を示している。クロック信号Bの3個めの立
ち上がり時にFF1の出力Dがハイレベルからロウレベ
ルに変化し、NANDゲート3の出力Fはロウレベルか
らハイレベルに変化する。しかし、NANDゲート5の
出力Iは他方の入力Hがロウレベルのため、ハイレベル
のままである。次に、クロック信号Cの3個めの立ち上
がり時に、FF2の反転出力Eはロウレベルで変化しな
いので、その他の出力も変化しない。また、FF1の出
力Dは、入力信号Aがハイレベルに変化した直後のクロ
ック信号Bの立ち上がり時にハイレベルに変化し、NA
NDゲート3の出力Fはハイレベルからロウレベルに変
化し、各構成要素の状態は最初の状態に戻る。以上の動
作より、入力信号Aが、クロック信号Bの立ち上がり時
にのみロウレベルとしてFF1に保持される場合、出力
信号Iはハイレベルのままであることがわかる。
【0014】図5は、入力信号Aにロウレベルのスパイ
クノイズが重畳した場合の動作を示すタイミング波形図
の一例で、入力信号Aが図5に示したように与えられた
場合の動作を示している。クロック信号Cの2個め立ち
上がり時にFF2の反転出力Eがロウレベルからハイレ
ベルに変化する。しかし、NANDゲート4の出力Gは
他方の入力Fがロウレベルのため、ハイレベルのままで
あり、NANDゲート6の出力Hはロウレベル、NAN
Dゲート5の出力Iはハイレベルのままである。次に、
クロック信号Bの3個めの立ち上がり時に、FF1の出
力Dはハイレベルで変化しないので、その他の出力も変
化しない。また、FF2の反転出力Eは、入力信号Aが
ハイレベルに変化した直後のクロック信号Cの立ち上が
り時にロウレベルに変化し、各構成要素の状態は最初の
状態に戻る。以上の動作より、入力信号Aが、クロック
信号Cの立ち上がり時にのみロウレベルとしてFF2に
保持される場合、出力信号Iはハイレベルのままである
ことがわかる。
【0015】図4、図5で説明した動作より、クロック
信号B及びクロック信号Cのどちらか一方の立ち上がり
時にのみロウレベルとしてFF1及びFF2に保持され
る入力信号Aは、出力信号Iまで伝搬しないことがわか
る。
【0016】図6は、入力信号Aがハイレベルからロウ
レベルに変化した場合の動作を示すタイミング波形図
で、クロック信号Cの2個め立ち上がり時にFF2の反
転出力Eがロウレベルからハイレベルに変化するが、N
ANDゲート4の出力Gは他方の入力Fがロウレベルの
ため、ハイレベルのままである。次に、クロック信号B
の3個めの立ち上がり時にFF1の出力Dはハイレベル
からロウレベルに変化する。これによってNANDゲー
ト3の出力Fはロウレベルからハイレベルに変化し、N
ANDゲート4の出力Gはハイレベルからロウレベルに
変化する。同様に順次NANDゲート6の出力Hはハイ
レベルに、NANDゲート5の出力Iはロウレベルに変
化する。よって出力信号Iは、入力信号Aの変化の直後
のクロック信号Bの立ち上がり時よりある時間遅れてハ
イレベルからロウレベルに変化する。ここでのある時間
はFFの出力信号が変化するまでの遅延時間と、2入力
NANDゲート4個分の遅延時間を合計した時間であ
る。同様に、入力信号が変化後、クロック信号Bが立ち
上がり、次にクロック信号Cが立ち上がる場合も考えら
れるが、この場合の出力信号Iは、入力信号Aの変化後
のクロック信号Cの立ち上がり時よりある時間遅れてハ
イレベルからロウレベルに変化することがわかる。ここ
でのある時間は、FFの反転出力信号が変化するまでの
遅延時間と、2入力NANDゲート3個分の遅延時間を
合計した時間である。
【0017】図7は、入力信号Aがロウレベルからハイ
レベルに変化した場合の動作を示すタイミング波形図
で、クロック信号Cの2個めの立ち上がり時にFF2の
反転出力Eがハイレベルからロウレベルに変化し、NA
NDゲート4の出力Gはロウレベルからハイレベルに変
化する。次に、クロック信号Bの3個めの立ち上がり時
にFF1の出力Dはロウレベルからハイレベルに変化
し、NANDゲート3の出力Fはハイレベルからロウレ
ベルに変化し、NANDゲート5の出力Iはロウレベル
からハイレベルに変化する。よって出力信号Iは、入力
信号Aの変化の直後のクロック信号Bの立ち上がり時よ
り、ある時間遅れてロウレベルからハイレベルに変化す
る。ここでのある時間はFFの出力信号が変化するまで
の遅延時間と、2入力NANDゲート2個分の遅延時間
を合計した時間である。同様に、入力信号Aが変化後、
クロック信号Bが立ち上がり、次にクロック信号Cが立
ち上がる場合も考えられるが、この場合の出力信号I
は、入力信号Aの変化後のクロック信号Cの立ち上がり
時よりある時間遅れてロウレベルからハイレベルに変化
する。ここでのある時間は、FFの反転出力信号が変化
するまでの遅延時間と、2入力NANDゲート3個分の
遅延時間を合計した時間である。
【0018】図8は、本発明の第2の実施例の構成を示
す回路図である。図8に於て、7はインバータで、1つ
のクロック信号から逆相のクロック信号を生成してい
る。その他の構成は、図1の回路の構成と同じで、図8
の回路が図1の回路と同様の動作をすることがわかる。
【0019】
【発明の効果】以上説明したように、本発明の論理回路
を用いると、第1のFFのクロック入力端子に入力され
るクロック信号と、第2のFFのクロック入力端子に入
力されるクロック信号との両方の立ち上がり時に同じレ
ベルの入力信号としてFFに保持できない入力信号は、
出力信号に伝搬しないという効果がある。
【図面の簡単な説明】
【図1】本発明の第1の実施例の構成を示す回路図であ
る。
【図2】本発明の論理回路の動作を説明するタイミング
波形図である。
【図3】本発明の論理回路の動作を説明するタイミング
波形図である。
【図4】本発明の論理回路の動作を説明するタイミング
波形図である。
【図5】本発明の論理回路の動作を説明するタイミング
波形図である。
【図6】本発明の論理回路の動作を説明するタイミング
波形図である。
【図7】本発明の論理回路の動作を説明するタイミング
波形図である。
【図8】本発明の第2の実施例の構成を示す回路図であ
る。
【符号の説明】
1、2 フリップフロップ 3〜6 2入力NANDゲート 7 インバータ

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 2個のRSフリップフロップ(以下、R
    S−FFという)と2個のフリップフロップ(以下、F
    Fという)とで構成され、第1のFFのデータ入力端子
    と第2のFFのデータ入力端子には同じ入力信号が外部
    回路から入力され、該第1のFFのクロック入力端子と
    該第2のFFのクロック入力端子には互いに位相差をも
    つクロック信号がそれぞれ外部回路から入力され、第1
    のRS−FFのS端子には前記第1のFFの出力端子が
    接続され、該第1のRS−FFのR端子には前期第2の
    FFの反転出力端子が接続され、第2のRS−FFのS
    端子には前記第1のRS−FFの出力端子が接続され、
    該第2のRS−FFのR端子には前期第1のRS−FF
    の反転出力端子が接続されることを特徴とする論理回
    路。
JP5193692A 1993-08-04 1993-08-04 論理回路 Pending JPH0750558A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP5193692A JPH0750558A (ja) 1993-08-04 1993-08-04 論理回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5193692A JPH0750558A (ja) 1993-08-04 1993-08-04 論理回路

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Publication Number Publication Date
JPH0750558A true JPH0750558A (ja) 1995-02-21

Family

ID=16312197

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Application Number Title Priority Date Filing Date
JP5193692A Pending JPH0750558A (ja) 1993-08-04 1993-08-04 論理回路

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JP (1) JPH0750558A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6839798B1 (en) 1998-12-14 2005-01-04 Renesas Technology Corp. Flash memory capable of storing frequently rewritten data

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6839798B1 (en) 1998-12-14 2005-01-04 Renesas Technology Corp. Flash memory capable of storing frequently rewritten data

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