JPH05114838A - ノイズ除去回路 - Google Patents
ノイズ除去回路Info
- Publication number
- JPH05114838A JPH05114838A JP3274244A JP27424491A JPH05114838A JP H05114838 A JPH05114838 A JP H05114838A JP 3274244 A JP3274244 A JP 3274244A JP 27424491 A JP27424491 A JP 27424491A JP H05114838 A JPH05114838 A JP H05114838A
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- JP
- Japan
- Prior art keywords
- circuit
- noise
- input
- output signal
- clock signal
- Prior art date
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- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【目的】本発明は入力信号に含まれるノイズを除去して
出力するノイズ除去回路を提供することを目的とする。 【構成】入力信号ＣＬＫ１がインバータ回路１に入力さ
れ、前記インバータ回路１の出力信号がＮＡＮＤ回路２
の一方の入力端子に入力されるとともに、前記ＮＡＮＤ
回路２の他方の入力端子には前記インバータ回路１の出
力信号がディレイ回路４を介して入力されて構成する。
出力するノイズ除去回路を提供することを目的とする。 【構成】入力信号ＣＬＫ１がインバータ回路１に入力さ
れ、前記インバータ回路１の出力信号がＮＡＮＤ回路２
の一方の入力端子に入力されるとともに、前記ＮＡＮＤ
回路２の他方の入力端子には前記インバータ回路１の出
力信号がディレイ回路４を介して入力されて構成する。
Description
【０００１】
【産業上の利用分野】この発明はクロック信号等の入力
信号からノイズを除去するためのノイズ除去回路に関す
るものである。
信号からノイズを除去するためのノイズ除去回路に関す
るものである。
【０００２】半導体記憶装置の一種類であるデュアルポ
ートＲＡＭでは高速化及び多ビット化が進み、共通のク
ロック信号で多ビットの出力信号が同時に出力される。
このようなデュアルポートＲＡＭでは同時に出力される
出力信号により電源にノイズが発生し易く、この電源ノ
イズによりクロック信号に発生するノイズがこのクロッ
ク信号に基づいて動作する内部回路の誤動作の原因とな
るため、クロック信号でのノイズの発生を防止すること
が要請されている。
ートＲＡＭでは高速化及び多ビット化が進み、共通のク
ロック信号で多ビットの出力信号が同時に出力される。
このようなデュアルポートＲＡＭでは同時に出力される
出力信号により電源にノイズが発生し易く、この電源ノ
イズによりクロック信号に発生するノイズがこのクロッ
ク信号に基づいて動作する内部回路の誤動作の原因とな
るため、クロック信号でのノイズの発生を防止すること
が要請されている。
【０００３】
【従来の技術】例えば従来のデュアルポートＲＡＭで
は、図６に示すようにクロック信号発生回路から入力さ
れる共通のクロック信号ＣＬＫに基づいて多ビットの出
力信号ＯＵＴが出力される。このように多ビットの出力
信号が同時に出力されると、グランドＧＮＤにそのレベ
ルが一時的に上昇するようなノイズＮ１が発生したり、
あるいは電源電圧にそのレベルが一時的に低下するよう
なノイズが発生することがある。
は、図６に示すようにクロック信号発生回路から入力さ
れる共通のクロック信号ＣＬＫに基づいて多ビットの出
力信号ＯＵＴが出力される。このように多ビットの出力
信号が同時に出力されると、グランドＧＮＤにそのレベ
ルが一時的に上昇するようなノイズＮ１が発生したり、
あるいは電源電圧にそのレベルが一時的に低下するよう
なノイズが発生することがある。
【０００４】
【発明が解決しようとする課題】上記のようにグランド
ＧＮＤあるいは電源に発生するノイズに基づいてクロッ
ク信号ＣＬＫにもノイズＮ２が発生する。すると、この
クロック信号ＣＬＫのノイズＮ２を内部回路が同クロッ
ク信号ＣＬＫの立ち下がり及び立ち上がりと誤認識して
誤動作することがあるという問題点があった。
ＧＮＤあるいは電源に発生するノイズに基づいてクロッ
ク信号ＣＬＫにもノイズＮ２が発生する。すると、この
クロック信号ＣＬＫのノイズＮ２を内部回路が同クロッ
ク信号ＣＬＫの立ち下がり及び立ち上がりと誤認識して
誤動作することがあるという問題点があった。
【０００５】この発明の目的は、入力信号に含まれるノ
イズを除去して出力し得るノイズ除去回路を提供するこ
とにある。
イズを除去して出力し得るノイズ除去回路を提供するこ
とにある。
【０００６】
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、入力信号ＣＬＫ１がインバータ回
路１に入力され、前記インバータ回路１の出力信号がＮ
ＡＮＤ回路２の一方の入力端子に入力されるとともに、
前記ＮＡＮＤ回路２の他方の入力端子には前記インバー
タ回路１の出力信号がディレイ回路４を介して入力され
ている。
図である。すなわち、入力信号ＣＬＫ１がインバータ回
路１に入力され、前記インバータ回路１の出力信号がＮ
ＡＮＤ回路２の一方の入力端子に入力されるとともに、
前記ＮＡＮＤ回路２の他方の入力端子には前記インバー
タ回路１の出力信号がディレイ回路４を介して入力され
ている。
【０００７】また、図４に示すように前記ディレイ回路
４はインバータ回路１と抵抗Ｒとが直列に偶数段接続さ
れ、各インバータ回路１の入力端子とグランドＧとが容
量Ｃを介して接続されている。
４はインバータ回路１と抵抗Ｒとが直列に偶数段接続さ
れ、各インバータ回路１の入力端子とグランドＧとが容
量Ｃを介して接続されている。
【０００８】また、前記ディレイ回路４は遅延時間の異
なる回路が並列に接続されて構成される。
なる回路が並列に接続されて構成される。
【０００９】
【作用】ＮＡＮＤ回路２の入力信号であるインバータ回
路１及びディレイ回路４の出力信号はディレイ回路によ
り時間差が生じるため、入力信号ＣＬＫ１に含まれるノ
イズはＮＡＮＤ回路２により除去されて出力される。
路１及びディレイ回路４の出力信号はディレイ回路によ
り時間差が生じるため、入力信号ＣＬＫ１に含まれるノ
イズはＮＡＮＤ回路２により除去されて出力される。
【００１０】
【実施例】以下、この発明を具体化したノイズ除去回路
の第一の実施例を図２に従って説明すると、クロック信
号発生回路から出力されるクロック信号ＣＬＫ１はイン
バータ回路１ａに入力され、同インバータ回路１ａの出
力信号はＮＡＮＤ回路２の一方の入力端子に入力される
とともに、偶数段のインバータ回路１ｂ〜１ｅ及び各イ
ンバータ回路１ｂ〜１ｅ間に介在された抵抗Ｒと、イン
バータ回路１ｃ〜１ｅの入力端子とグランドＧとの間に
それぞれ接続された容量Ｃとから構成されるディレイ回
路４を介して前記ＮＡＮＤ回路２ａの他方の入力端子に
入力されている。
の第一の実施例を図２に従って説明すると、クロック信
号発生回路から出力されるクロック信号ＣＬＫ１はイン
バータ回路１ａに入力され、同インバータ回路１ａの出
力信号はＮＡＮＤ回路２の一方の入力端子に入力される
とともに、偶数段のインバータ回路１ｂ〜１ｅ及び各イ
ンバータ回路１ｂ〜１ｅ間に介在された抵抗Ｒと、イン
バータ回路１ｃ〜１ｅの入力端子とグランドＧとの間に
それぞれ接続された容量Ｃとから構成されるディレイ回
路４を介して前記ＮＡＮＤ回路２ａの他方の入力端子に
入力されている。
【００１１】このように構成されたノイズ除去回路で
は、クロック信号発生回路からクロック信号ＣＬＫ１が
入力されると、図３に示すようにインバータ回路１ａか
らクロック信号ＣＬＫを反転させた出力信号ＳＧ１が出
力され、その出力信号ＳＧ１がＮＡＮＤ回路２に入力さ
れる。
は、クロック信号発生回路からクロック信号ＣＬＫ１が
入力されると、図３に示すようにインバータ回路１ａか
らクロック信号ＣＬＫを反転させた出力信号ＳＧ１が出
力され、その出力信号ＳＧ１がＮＡＮＤ回路２に入力さ
れる。
【００１２】また、前記出力信号ＳＧ１は前記ディレイ
回路４を介して出力信号ＳＧ２としてインバータ回路１
ｅから出力されてＮＡＮＤ回路２の他方の入力端子に入
力される。そして、この出力信号ＳＧ２は前記出力信号
ＳＧ１に対し各インバータ回路１ｂ〜１ｅ、抵抗Ｒ及び
容量Ｃにより設定される遅延時間に基づいて遅延してい
る。従って、ＮＡＮＤ回路２の出力信号ＣＬＫ２はイン
バータ回路１ａの出力信号ＳＧ１の立ち下がりに基づい
て立ち上がり、インバータ回路１ｅの出力信号の立ち上
がりに基づいて立ち下がる。
回路４を介して出力信号ＳＧ２としてインバータ回路１
ｅから出力されてＮＡＮＤ回路２の他方の入力端子に入
力される。そして、この出力信号ＳＧ２は前記出力信号
ＳＧ１に対し各インバータ回路１ｂ〜１ｅ、抵抗Ｒ及び
容量Ｃにより設定される遅延時間に基づいて遅延してい
る。従って、ＮＡＮＤ回路２の出力信号ＣＬＫ２はイン
バータ回路１ａの出力信号ＳＧ１の立ち下がりに基づい
て立ち上がり、インバータ回路１ｅの出力信号の立ち上
がりに基づいて立ち下がる。
【００１３】従って、クロック信号ＣＬＫ１にノイズＮ
３が発生しても、そのノイズＮ３に基づいて出力信号Ｓ
Ｇ１，ＳＧ２に発生するノイズＮ４，Ｎ５に上記遅延時
間に基づく時間差が生じる。この結果、ＮＡＮＤ回路２
の動作により同ＮＡＮＤ回路２の出力信号ＣＬＫ２には
ノイズの混入が防止され、この出力信号ＣＬＫ２を内部
クロック信号として使用すれば、クロック信号のノイズ
による内部回路の誤動作を防止することができる。
３が発生しても、そのノイズＮ３に基づいて出力信号Ｓ
Ｇ１，ＳＧ２に発生するノイズＮ４，Ｎ５に上記遅延時
間に基づく時間差が生じる。この結果、ＮＡＮＤ回路２
の動作により同ＮＡＮＤ回路２の出力信号ＣＬＫ２には
ノイズの混入が防止され、この出力信号ＣＬＫ２を内部
クロック信号として使用すれば、クロック信号のノイズ
による内部回路の誤動作を防止することができる。
【００１４】次に、この発明を具体化した第二の実施例
を図４に従って説明すると、この実施例は出力信号ＳＧ
１を二段のインバータ回路１ｆ，１ｇと抵抗Ｒ及び容量
Ｃを介して出力信号ＳＧ３としてＮＡＮＤ回路２ａに出
力する回路を前記第一の実施例のディレイ回路に対し並
列に加えてディレイ回路４が構成され、前記実施例と同
様に出力信号ＳＧ１，ＳＧ２，ＳＧ３の時間差により入
力されるクロックＣＬＫ１にノイズが混入してもＮＡＮ
Ｄ回路２の出力信号ＣＬＫ２ではそのノイズが除去され
て出力される。
を図４に従って説明すると、この実施例は出力信号ＳＧ
１を二段のインバータ回路１ｆ，１ｇと抵抗Ｒ及び容量
Ｃを介して出力信号ＳＧ３としてＮＡＮＤ回路２ａに出
力する回路を前記第一の実施例のディレイ回路に対し並
列に加えてディレイ回路４が構成され、前記実施例と同
様に出力信号ＳＧ１，ＳＧ２，ＳＧ３の時間差により入
力されるクロックＣＬＫ１にノイズが混入してもＮＡＮ
Ｄ回路２の出力信号ＣＬＫ２ではそのノイズが除去され
て出力される。
【００１５】また、図５に示すように入力信号ＣＬＫ１
を二段のインバータ回路１ｈ，１ｉを介してＮＯＲ回路
３の一方の入力端子に入力し、前記第一の実施例と同様
なディレイ回路４の出力信号ＳＧ２をＮＯＲ回路３の他
方の入力端子に入力し、ＮＯＲ回路３の出力信号をイン
バータ回路１ｊを介して出力信号ＣＬＫ２として出力す
ると、前記第一の実施例と同様な効果を得ることができ
る。
を二段のインバータ回路１ｈ，１ｉを介してＮＯＲ回路
３の一方の入力端子に入力し、前記第一の実施例と同様
なディレイ回路４の出力信号ＳＧ２をＮＯＲ回路３の他
方の入力端子に入力し、ＮＯＲ回路３の出力信号をイン
バータ回路１ｊを介して出力信号ＣＬＫ２として出力す
ると、前記第一の実施例と同様な効果を得ることができ
る。
【００１６】
【発明の効果】以上詳述したように、この発明は入力信
号に含まれるノイズを除去して出力し得るノイズ除去回
路を提供することができる優れた効果を発揮する。
号に含まれるノイズを除去して出力し得るノイズ除去回
路を提供することができる優れた効果を発揮する。
【図１】本発明の原理説明図である。
【図２】本発明の第一の実施例を示す回路図である。
【図３】第一の実施例の動作を示す波形図である。
【図４】第二の実施例を示す回路図である。
【図５】第三の実施例を示す回路図である。
【図６】従来例の動作を示す波形図である。
１ インバータ回路 ２ ＮＡＮＤ回路 ４ ディレイ回路 ＣＬＫ１ 入力信号
Claims (3)
- 【請求項１】 入力信号（ＣＬＫ１）をインバータ回路
（１）に入力し、前記インバータ回路（１）の出力信号
をＮＡＮＤ回路（２）の一方の入力端子に入力するとと
もに、前記ＮＡＮＤ回路（２）の他方の入力端子には前
記インバータ回路（１）の出力信号をディレイ回路
（４）を介して入力したことを特徴とするノイズ除去回
路。 - 【請求項２】 前記ディレイ回路（４）はインバータ回
路（１）と抵抗（Ｒ）とを直列に偶数段接続し、各イン
バータ回路（１）の入力端子とグランド（Ｇ）とを容量
（Ｃ）を介して接続して構成したことを特徴とする請求
項１記載のノイズ除去回路。 - 【請求項３】 前記ディレイ回路（４）は遅延時間の異
なる回路を並列に接続して構成したことを特徴とする請
求項１記載のノイズ除去回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3274244A JPH05114838A (ja) | 1991-10-22 | 1991-10-22 | ノイズ除去回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3274244A JPH05114838A (ja) | 1991-10-22 | 1991-10-22 | ノイズ除去回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05114838A true JPH05114838A (ja) | 1993-05-07 |
Family
ID=17539011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3274244A Withdrawn JPH05114838A (ja) | 1991-10-22 | 1991-10-22 | ノイズ除去回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05114838A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6445753B1 (en) | 1997-08-04 | 2002-09-03 | Infineon Technologies Ag | Method and circuit configuration for processing digital signals |
| JP2007179450A (ja) * | 2005-12-28 | 2007-07-12 | Toshiba Corp | 半導体集積回路 |
| CN106936411A (zh) * | 2015-12-30 | 2017-07-07 | 格科微电子（上海）有限公司 | 抗噪声干扰的数字触发器 |
-
1991
- 1991-10-22 JP JP3274244A patent/JPH05114838A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6445753B1 (en) | 1997-08-04 | 2002-09-03 | Infineon Technologies Ag | Method and circuit configuration for processing digital signals |
| JP2007179450A (ja) * | 2005-12-28 | 2007-07-12 | Toshiba Corp | 半導体集積回路 |
| JP4602246B2 (ja) * | 2005-12-28 | 2010-12-22 | 株式会社東芝 | 半導体集積回路 |
| CN106936411A (zh) * | 2015-12-30 | 2017-07-07 | 格科微电子（上海）有限公司 | 抗噪声干扰的数字触发器 |
| CN106936411B (zh) * | 2015-12-30 | 2021-07-27 | 格科微电子（上海）有限公司 | 抗噪声干扰的数字触发器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990107 |