JPS5932897B2 - 集積回路 - Google Patents

Description

【発明の詳細な説明】 この発明は発振回路を内蔵する集積回路に係り、なお特
に外部リード端子数が少なくなるよう改善された発振回
路内蔵集積回路に関する。

集積回路技術は目覚しく進歩しつつあるが、その方向と
して「集積回路１アップ当りの面積を小さくすること」
、「集積回路１チップ当りの機能を多くすること」、「
集積回路の測定を容易にすること」等があげられる。

１チップ当りの機能を多くすればする程、一般に集積回
路の良否等の測定は複雑となる。

この為集積回路には測定専用のテスト用リード端子が設
けられ、測定を出来るだけ容易に行なえるよう工夫され
ている。

このことを第１図を参照しながら説明する。

第１図に於て番号１は集積回路を示し、集積回路１には
パルスψ１、ψ２によつて作動する種々の回路２及びこ
れら回路２の信号を集積回路１外部に出力する為のバッ
ファ回路３等が内蔵されている。集積回路１を測定する
のには、全ての内蔵回路２、３を測定することを避け、
バッファ回路３のみを測定することで代用される。

この為、集積回路１内には前記回路２以外に、例えば同
図に示すような測定回路４が設けられている。

測定回路４には、テスト用リード端子Ｔからのテスト用
信号と第１及び第２信号入力端子Ｉｎｌ、Ｉｎ２からの
入力信号と回路２からの信号とが入力され、これら信号
が相互に関係しあい、バッファ回路３を通つて信号出力
端子ｏに出力されるようになつている。

テスト用リード端子Ｔ及び第１信号入力端子ｌｎｌに夫
々高レベル信号を強制的に印加すれば、バッファ回路３
には回路２の状態に関係せず高レベル信号が入力され、
バッファ回路３の高レベル入力時での特性を測定できる
。

又テスト用リード端子Ｔ及び第２信号入力端子Ｉｎ２に
夫々高レベル信号を強制的に印加すれば、バッファ回路
３には回路２の状態に関係せず低レベル信号が入力され
、バッファ回路３の低レベル入力時での特性を測定でき
る。測定しない時（テスト用リード端子Ｔに低レベル信
号を与える時）、バッファ回路３には回路２の状態がそ
のまま入力される。

このようにテスト用リード端子にテスト用信号を印加す
ることで集積回路の測定を行なつているのであるが、こ
のテスト用リード端子は集積回路そのものの機能には何
ら寄与していない。

前記したように、「集積回路１チツプ当りの面積を小さ
くすること」、「集積回路１チツプ当りの機能を多くす
ること」等が要求されているが、１チツプ当りの機能を
多くすればする程、一般に外部リード端子数は多くなる
。

一方集積回路１チツプ当りの面積は外部リード端子数に
影響を受け、外部リード端子数が多くなれば面積も大き
くなるので外部リード端子数は少ない方が好ましい。

又外部リード端子を１本増加したい場合でも、集積回路
を収納するパツケージの問題もあつて必らずしも１本増
加するだけでよいのではなく、数本増加しなければなら
ないことが多いので、集積回路の外部リード端子は１本
でも少ない方がよい。従つてこの発明の目的とするとこ
ろは、テスト用リード端子を態々設けずとも測定可能な
集積回路を提供することにある。

以下この発明による代表的一実施例を第３図及び第４図
を参照して説明する。

第３図に於て番号１は集積回路を示し、集積回路１には
従来集積回路と同様に、発振回路２と発振回路２に接続
されたバツフア回路３とが内蔵されている。

同図に示すように、例えば第１及び第２インバータ１１
，２（同図に於ては各インバータ１１，１２はコンプリ
メンタリ型モストランジスタ回路で構成されている）を
縦続接続して構成された発振回路２は、３本の外部リー
ド端子Ｌｌ，Ｌ２，Ｌ３を有している。

即ち第１インバータ１１の入力部はゲート保護用抵抗Ｒ
を介して第１外部リード端子Ｌ１に接続され、第２イン
バータ１２の入力゛部（第１インバータ１１と第２イン
バータＩ，との接続点）は第２外部リード端子Ｌ２に接
続され、第２インバータ１２の出力端子は第３外部リー
ド端子Ｌ３に接続されている。

第１外部リード端子Ｌ１と第２外部リード端子Ｌ２との
間には抵抗Ｒ。

が、又第１外部リード端子Ｌ１と第３外部リード端子Ｌ
，との間にはコンデンサＣ。が夫々外部から取付けられ
ている。これら外部から取付ける抵抗Ｒ。

及びコンデンサＣＯと前記第１及び第２インバータ１１
，１２とを含めて、本来発振回路と呼ぶべきであるが、
この明細書内では外部から取付ける抵抗Ｒ。とコンデン
サＣＯとを除いたものを発振回路２と呼んでいる。なお
図中、第１インバータ１２の入力部にはダイオードＤｌ
，Ｄ２が接続されているが、特公昭４３一４４５号に記
載されているように、第１インバータ１１のゲート保護
の為のものである。なお発振回路２のＮチヤンネル側は
低レベル電源ＶＤＤが又Ｐチヤンネル側は高レベル電源
Ｓｓが接続される。

前記第１インバータ１１の出力側には、波形整形の為に
バツフア回路３が接続されている。バツフア回路３は、
第３インバータ１３と第４インバータ１４とを縦続接続
して構成され、Ｎチヤンネル側は電源ＶＤＤが、又Ｐチ
ヤンネル側は電源Ｖｓｓが接続される。

クロツクパルスＣＰ及びクロツクパルスＣＰを反転した
クロツクパルスＣＰは、夫々第３インバータ１３の出力
側及び第４インバータ１４の出力側からとり出されるよ
うになつている。

以上説明した発振回路２及びバツフア回路３は、従来集
積回路に内蔵されているものでよく、その構成の変形は
後記するように、外部リード端子数が複数個あればどん
なものでもよい。

同図中のＡ点（インバータ１１の入力部）、Ｂ点（イン
バータ１１の出力部）、Ｃ点（インバータ１２の出力部
）の波形及びクロツクパルスＣＰ，ＣＰの波形は周知の
ように第４図のようになるが、従来のものと変らないの
でその説明は省略する。

（但し第４図における各波形は、コンデンサＣ。及び抵
抗Ｒ。をとりつけた状態のものである。）この発明では
前記発振回路２に、ある状態をパルス入力時に読み込み
、その状態を次のパルス入力時まで保持するラツナ回路
１０例えばクロツクドコンプリメンタリ型モストランジ
スタ回路（以下Ｃ２モスという。）を接続する。即ち第
３図に於ては第５インバータ６からなる遅延回路９を介
しで、第２インバータ１２の出力端子に第１Ｃ２モス１
１と第２Ｃ２モス１２とを縦続してなるラツチ回路１０
が接続されている。

この結果同図に示すように、第１インバータ１１、第２
インバータ２、第５インバータ１５、第１Ｃ２モス１１
．第２Ｃ２モス１２は全て縦続接続された形となる。な
お、第１Ｃ２モス１１のＮチヤンネルクロツク入力用端
子及びＰチヤンネルクロツク入力用端子には夫々前記ク
ロツクパルスＣＰ、クロツクパルスＣＰが入力され、第
２Ｃ２モス１２のＮチヤンネルクロツク入力用端子及び
Ｐチヤンネルクロツク入力用端子には夫々クロツクパル
スＣＰｌクロツクパルスＣＰが入力されるようになつて
いるρまり第１Ｃ２モス１１はクロツクパルスＣｐの低
レベル入力時にのみ入力信号を読み込むことができ、第
２Ｃ２モス１２はクロツクパルスＣＰの低レベル入力時
にのみ入力信号を読むことができる。

図中のコンデンサＣＳｌ，ＣＳ，は各Ｃ２モス１１，，
１２の出力側に寄生する容量で、ここに状態（入力信号
）が記憶される。このようにラツチ回路１０が接続され
た回路に於て、図中各点Ａ，Ｂ，Ｃ，Ｄ（遅延回路９の
出力部）、Ｅ（第１Ｃ２モス１１の出力部）、Ｆ蔦２Ｃ
２モス１２の出力部）の波形は第４図のようになる。

（ただしコンデンサＣ。及び抵抗Ｒ。をとりつけた状態
のもの）点Ａ，Ｂ，Ｃの波形は前記したとおりであるが
、点Ｄの波形は遅延回路９の存在の為に、点Ｃの波形に
比べ若干遅れ且つインバートされた波形となつている。

なおこの遅延回路９は、発振回路２の出力信号（点Ｃの
信号）がクロツクパルスＣＰ，ＣＰ（特にクロツクパル
スＣＰ）より進んでいる場合に必要であつて、同時ある
いは遅れている場合（例えば発振回路２を構成するイン
バータを３段以上縦続接続することにより得られる。

）には必らずしも必要でない。遅延回路９によつて、ク
ロツクパルスＣＰ，ＣＰに対し進まないようにされた信
号（点Ｄの信号）は、第１Ｃ２モス１１に入力される。

点Ｄの信号は、第１Ｃ２モス１１のクロツク用端子にク
ロツクパルスＣＰ，ＣＰが入力される毎に第１Ｃ２モス
１１に読み込まれるので、第１Ｃ２１１の出力信号（点
Ｅの信号）は第４図Ｅのようになる。

第１Ｃ２モス１１の出力信号には、点Ｄの信号がクロツ
クパルスＣＰより遅れている為第４図に示すようなひげ
ｈが含まれる。

このヒゲｈが無視できるほど小さければ、点Ｅの信号を
テスト用信号として利用してもよいが、ノブ この実施例ではヒゲｈが無視できない程大きい場合を考
慮し、この点Ｅの信号を更に第２Ｃ，モス１２に入力さ
せて、第２Ｃ２モス１２の出力信号（点Ｆの信号）をテ
スト用信号とする。

なお点Ｆの信号は、第２Ｃ２モス１２の入力信号をクロ
ツクパルスＣＰで制御することにより得られるので、第
４図に示すように点Ｅの信号にみられたヒゲｈを含まな
い。

以上説明したようにこの発明によれば、集積回路１に外
部からのコンデンサＣ。

及び抵抗Ｒ。を取り付けた状態（集積回路１を測定して
いない状態）即ち集積回路１の通常動作時に於いては、
ラツチ回路１０の出力信号は一定したレベル（この実施
例では高電位であるＶｓｓ）となるので、集積回路１の
通常動作（第１図での説明では回路２の動作）を妨げな
いようにできる。次に主に第３図及び第５図を参照しな
がら、集積回路１の測定時について説明する。

第５図に於ける各波形の点線で示す部分は前記説明の通
常動作時での波形で、第４図のものと同じなので説明は
省略する。

今説明しようとしている測定時の波形は、信号印加時間
Ｔ１中あるいは測定時間Ｔ中の実線で示された部分であ
る。

集積回路１を測定するとき、第３図の回路に於ける外部
リード端子Ｌ１には、第５図波形Ａの信号印加時間Ｔｉ
ｎ中の信号が外部から強制的に印加される。

第３図中Ａ点信号が第５図の波形Ａを有した場合、第３
図中Ｂ点信号はインバートされて第５図の波形Ｂのよう
になる。

又それぞれのクロツクパルスＣＰ，ＣＰも同第５図に示
す波形となる。

一方第３図の回路に於ける外部リード端子Ｌ３には、第
５図波形Ｃの実線部の信号が外部から強制的に外部から
印加される。

この手段としては、外部リード端子Ｌ３からみた第２イ
ンバータ１２の出力インピーダンスより低い出力インピ
ーダンスを有するバツフアがよい。

この結果第３図中Ｄ点、Ｅ点、Ｆ点の各信号は第５図Ｄ
，Ｅ，Ｆの波形となる。即ちラツチ回路１０の出力信号
（点Ｆの信号）は、測定時間Ｔ中一定低電位レベルとな
り、通電動作時での出力信号が丁度インバートされた波
形となるので、テス卜時でのテスト用信号として使用で
きる。なお第１図の説明では、テスト用リード端子１か
らのテスト用信号は通常動作時に高レベルとなり、テス
ト時に低レベルとなつており、第１図の説明に合わせよ
うとすれば第３図のラツチ回路１０の出力を更にインバ
ータを通して利用すればよい。

要するにテスト用信号は、テスト時波形が〜一定レベル
を有し、且つ通常動作時波形と異なつたレベルを有する
ようになつておればよい。

従つて以上の記載から明らかなように、この発明によれ
ばテスト用リード端子を態々設けずとも、外部リード端
子を複数個有する発振回路にラツチ回路を接続するだけ
で、測定可能な信号（テスト用信号）を発生させる集積
回路を提供できる。この実施例ではラツチ回路１０とし
てＣ２モスを利用したが、第２図に示すようなコンプリ
メンタリ型トランスミツシヨンゲート回路を使用しても
同様に本発明の効果を期待できる。要するにある状態を
パルス入力時に読み込み、その状態を次のパルス入力時
まで保持するものであればよい。又クロツクパルスＣＰ
，ＣＰは必らずしもバツフア回路３から発生せずとも、
発振回路２を多段のインバータから構成して、発振回路
２自身から発生させてもよいことは言うに及ばない。更
に又実施例ではコンデンサＣ。

及び抵抗Ｒ。を名付けしたが、２本の外部リード端子Ｌ
ｌ，Ｌ３が存在すれば集積回路１に内蔵させてもよく、
あるいは発振回路２として１個のインバータ回路を用い
、インバータ回路に水晶振動子を外付けし、この水晶振
動子両端を２本の外部リード端子として利用しても本発
明の効果を期待できる。要するに複数個の外部リード端
子を有する発振回路なら、この発振回路にテスト用信号
を発生するラツチ回路を接続して本発明を構成できる。
実施例では全てコンプリメンタリ型モストランジスタ回
路を用いたが、Ｐチヤンネル型あるいはＮチヤンネル型
モストランジスタ回路を用いても、あるいはバイポーラ
型トランジスタ回路、Ｉ，Ｌ回路を用いても本発明の構
成は可能である。

なお、この発明によつて得られるテスト用信号は第１図
で説明した測定方法に限定されることなく、種々の集積
回路の測定にも利用できることは勿論である。

【図面の簡単な説明】

第１図は集積回路の一測定方法を示す図である。 第３図はこの発明による代表的一実施例を示す回路図で
あり、第４図及び第５図は第３図回路中の各点に於ける
信号の波形を示す波形図であり、第２図は第３図回路中
のラツチ回路１０の他の例を示す回路図である。Ｌｌ，
Ｌ２，Ｌ３・・・・・・外部リード端子、２・・・・・
・発振回路、１０・・・・・・ラツチ回路。

Claims (1)

1. 【特許請求の範囲】 １ 下記構成要件を備えることを特徴とする集積回路。 （ａ）測定時の信号印加時間中に、外部から強制的に信
   号が印加される外部リード端子、（ｂ）外部リード端子
   に接続された発振回路、（ｃ）発振回路に接続され、通
   常動作時に、ある一定したレベルの信号を発生し、測定
   時の測定時間中に、他の一定したレベルのテスト用信号
   を発生するよう構成されたラッチ回路。