JPH1152008A - 半導体装置の入力遅延時間の測定回路及びその測定方法 - Google Patents
半導体装置の入力遅延時間の測定回路及びその測定方法Info
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- JPH1152008A JPH1152008A JP10090158A JP9015898A JPH1152008A JP H1152008 A JPH1152008 A JP H1152008A JP 10090158 A JP10090158 A JP 10090158A JP 9015898 A JP9015898 A JP 9015898A JP H1152008 A JPH1152008 A JP H1152008A
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Abstract
(57)【要約】
【課題】半導体装置の入力遅延時間の測定回路及びその
測定方法を提供する。 【解決手段】外部データを入力する入力パッドを含む半
導体装置において、外部制御信号を入力する調整用パッ
ドと、入力遅延時間の測定モードにおいて、前記調整用
パッドに入力される外部制御信号に応答して、前記入力
パッドの出力端の電圧を所定の電圧に固定する電圧固定
手段とを具備する。そして、半導体装置の入力遅延時間
を測定する際に、半導体装置の内部の入力パッド以降の
端子を接地することにより、半導体装置の外部のピンと
半導体装置の内部の入力パッドとの間に生じるリード線
のインダクタンス及びキャパシタンス成分による遅延時
間を補償対象として考慮することができ、その結果、半
導体装置の特性の把握時に生じる測定誤差を最小化する
ことができる。
測定方法を提供する。 【解決手段】外部データを入力する入力パッドを含む半
導体装置において、外部制御信号を入力する調整用パッ
ドと、入力遅延時間の測定モードにおいて、前記調整用
パッドに入力される外部制御信号に応答して、前記入力
パッドの出力端の電圧を所定の電圧に固定する電圧固定
手段とを具備する。そして、半導体装置の入力遅延時間
を測定する際に、半導体装置の内部の入力パッド以降の
端子を接地することにより、半導体装置の外部のピンと
半導体装置の内部の入力パッドとの間に生じるリード線
のインダクタンス及びキャパシタンス成分による遅延時
間を補償対象として考慮することができ、その結果、半
導体装置の特性の把握時に生じる測定誤差を最小化する
ことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の入力
遅延時間の測定回路及びその測定方法に係り、特に半導
体装置の動作特性の測定時にチップ内部の入力パッドの
電位を所定の電位に固定し、この状態で、信号がチップ
外部の信号発生源からチップ内部の入力パッドまで達す
るのに要する時間を精度良く測定可能な半導体装置の入
力遅延時間の測定回路及びその測定方法に関する。
遅延時間の測定回路及びその測定方法に係り、特に半導
体装置の動作特性の測定時にチップ内部の入力パッドの
電位を所定の電位に固定し、この状態で、信号がチップ
外部の信号発生源からチップ内部の入力パッドまで達す
るのに要する時間を精度良く測定可能な半導体装置の入
力遅延時間の測定回路及びその測定方法に関する。
【０００２】
【従来の技術】一般に、動作速度等の半導体装置の特性
を測定する場合は、外部においてテストシステムを利用
して信号を発生し、この信号に応じて試験対象の半導体
装置を駆動する。また、試験対象の半導体装置は所定の
動作を行なってから出力信号を発生し、テストシステム
は該出力信号を分析し、これにより、試験対象の半導体
装置の動作速度が分析される。
を測定する場合は、外部においてテストシステムを利用
して信号を発生し、この信号に応じて試験対象の半導体
装置を駆動する。また、試験対象の半導体装置は所定の
動作を行なってから出力信号を発生し、テストシステム
は該出力信号を分析し、これにより、試験対象の半導体
装置の動作速度が分析される。
【０００３】ところが、テストシステムで発生する信号
は、システム外部のテストボード上の伝送線とソケット
のリード線とを介して半導体装置のピンに一定の時間後
に達する。そのため、半導体装置の的確な動作速度の測
定は、かかる入力遅延時間を考慮した上で行なうべきで
ある。このように、入力遅延時間を補償する方法として
汎用されているのが、時間領域反射（TDR：TIME DOMAIN
REFLECTION）補償方式である。TDR補償方式は、遅延時
間を測定する地点を接地し、この接地によって生じた吸
収波をテストシステムで測定する方式である。また、TD
R補償方式では、該吸収波を分析して遅延時間に対する
補償値を決め、その結果をテストシステム内の補償回路
に帰還する。
は、システム外部のテストボード上の伝送線とソケット
のリード線とを介して半導体装置のピンに一定の時間後
に達する。そのため、半導体装置の的確な動作速度の測
定は、かかる入力遅延時間を考慮した上で行なうべきで
ある。このように、入力遅延時間を補償する方法として
汎用されているのが、時間領域反射（TDR：TIME DOMAIN
REFLECTION）補償方式である。TDR補償方式は、遅延時
間を測定する地点を接地し、この接地によって生じた吸
収波をテストシステムで測定する方式である。また、TD
R補償方式では、該吸収波を分析して遅延時間に対する
補償値を決め、その結果をテストシステム内の補償回路
に帰還する。
【０００４】図1は、従来の半導体装置の入力遅延時間
の測定方法を示す図面である。図1に示すように、従来
は、半導体装置の内部に別個の入力遅延時間の測定のた
めの測定回路を設けておらず、単なる入力パッドのみが
半導体装置の内部に存在している。また、半導体装置の
入力遅延時間をTDR補償方式で測定する場合には、信号
を入力するピンを接地して測定する。しかしながら、か
かる仕組みにTDR補償方式を採用し、半導体装置の入力
遅延時間を測定する場合は、半導体装置の外部のピンと
半導体装置の内部の入力パッドとの間に生成されるリー
ド線のインダクタンス及びキャパシタンス成分による遅
延時間が補償対象から除外されるために、特性の把握時
に誤差が生じてしまう。
の測定方法を示す図面である。図1に示すように、従来
は、半導体装置の内部に別個の入力遅延時間の測定のた
めの測定回路を設けておらず、単なる入力パッドのみが
半導体装置の内部に存在している。また、半導体装置の
入力遅延時間をTDR補償方式で測定する場合には、信号
を入力するピンを接地して測定する。しかしながら、か
かる仕組みにTDR補償方式を採用し、半導体装置の入力
遅延時間を測定する場合は、半導体装置の外部のピンと
半導体装置の内部の入力パッドとの間に生成されるリー
ド線のインダクタンス及びキャパシタンス成分による遅
延時間が補償対象から除外されるために、特性の把握時
に誤差が生じてしまう。
【０００５】
【発明が解決しようとする課題】本発明の目的は、TDR
補償方式で入力遅延時間を測定する際に、半導体装置の
内部の入力パッド以降の端子を所定の電位に固定するこ
とにより、半導体装置の特性の把握時に生じる測定誤差
を最小化することにある。
補償方式で入力遅延時間を測定する際に、半導体装置の
内部の入力パッド以降の端子を所定の電位に固定するこ
とにより、半導体装置の特性の把握時に生じる測定誤差
を最小化することにある。
【０００６】
【課題を解決するための手段】本発明に係る半導体装置
の入力遅延時間の測定回路及びその測定方法は以下のよ
うな特徴を有する。
の入力遅延時間の測定回路及びその測定方法は以下のよ
うな特徴を有する。
【０００７】第１に、本発明に係る半導体装置の入力遅
延時間の測定回路は、外部データを入力する入力パッド
を含む半導体装置において、外部制御信号を入力する調
整用パッドと、入力遅延時間の測定モードにおいて、前
記調整用パッドに入力される外部制御信号に応答して、
前記入力パッドの出力端の電圧を所定の電圧に固定する
電圧固定手段とを具備する。
延時間の測定回路は、外部データを入力する入力パッド
を含む半導体装置において、外部制御信号を入力する調
整用パッドと、入力遅延時間の測定モードにおいて、前
記調整用パッドに入力される外部制御信号に応答して、
前記入力パッドの出力端の電圧を所定の電圧に固定する
電圧固定手段とを具備する。
【０００８】第２に、本発明に係る半導体装置の入力遅
延時間の測定方法は、外部信号とデータとを入力する第
1、第2及び第3の入力パッドをチップ上に含む半導体装
置の入力遅延時間の測定方法において、前記第1入力パ
ッドに第1制御信号を入力し、前記第2入力パッドに第2
制御信号を入力する制御信号入力段階と、前記制御信号
入力段階で入力された制御信号に応答して、ラッチ手段
がその出力信号をラッチするラッチ段階と、前記ラッチ
段階でラッチされたラッチ信号に応じて第3入力パッド
の出力端の電圧を所定の電圧に固定する電圧固定段階
と、信号発生源から前記第3入力パッドまでの信号の入
力遅延時間を測定する測定段階とを含む。
延時間の測定方法は、外部信号とデータとを入力する第
1、第2及び第3の入力パッドをチップ上に含む半導体装
置の入力遅延時間の測定方法において、前記第1入力パ
ッドに第1制御信号を入力し、前記第2入力パッドに第2
制御信号を入力する制御信号入力段階と、前記制御信号
入力段階で入力された制御信号に応答して、ラッチ手段
がその出力信号をラッチするラッチ段階と、前記ラッチ
段階でラッチされたラッチ信号に応じて第3入力パッド
の出力端の電圧を所定の電圧に固定する電圧固定段階
と、信号発生源から前記第3入力パッドまでの信号の入
力遅延時間を測定する測定段階とを含む。
【０００９】
【発明の実施の形態】以下、添付図面を参照しながら本
発明の好適な実施の形態を説明する。
発明の好適な実施の形態を説明する。
【００１０】（第１の実施の形態）図2は、本発明に係
る半導体装置の入力遅延時間の測定回路及びその測定方
法の第１の実施の形態を説明するための図面である。図
2に示すように、本発明の第１の実施の形態に係る入力
遅延時間の測定回路は、外部データを入力する入力パッ
ド203を含む半導体装置において、調整用パッド201及び
電圧固定手段205を具備する。
る半導体装置の入力遅延時間の測定回路及びその測定方
法の第１の実施の形態を説明するための図面である。図
2に示すように、本発明の第１の実施の形態に係る入力
遅延時間の測定回路は、外部データを入力する入力パッ
ド203を含む半導体装置において、調整用パッド201及び
電圧固定手段205を具備する。
【００１１】調整用パッド201は、外部制御信号XCON1を
入力する。また、電圧固定手段205は、入力遅延時間の
測定モードにおいて、調整用パッド201に入力される外
部制御信号XCON1に応答して、入力パッドの出力線N204
を所定の電圧に固定する。本実施の形態では、電圧固定
手段205はＮＭＯＳトランジスタ209で構成される。この
ＮＭＯＳトランジスタ209は、接地電圧VSSがソース端子
に接続され、入力パッド203の出力ノードN204がドレイ
ン端子に接続されている。また、このＮＭＯＳトランジ
スタ209は、そのゲート端子に調整用パッド201を介して
入力される外部制御信号XCON1が印加される。
入力する。また、電圧固定手段205は、入力遅延時間の
測定モードにおいて、調整用パッド201に入力される外
部制御信号XCON1に応答して、入力パッドの出力線N204
を所定の電圧に固定する。本実施の形態では、電圧固定
手段205はＮＭＯＳトランジスタ209で構成される。この
ＮＭＯＳトランジスタ209は、接地電圧VSSがソース端子
に接続され、入力パッド203の出力ノードN204がドレイ
ン端子に接続されている。また、このＮＭＯＳトランジ
スタ209は、そのゲート端子に調整用パッド201を介して
入力される外部制御信号XCON1が印加される。
【００１２】図3は、図2に示す測定回路における入力遅
延時間の測定方法を示す流れ図である。図3に示すよう
に、図2に示す半導体装置における入力遅延時間の測定
方法は、制御信号入力段階301、電圧固定段階303及び測
定段階305を含む。
延時間の測定方法を示す流れ図である。図3に示すよう
に、図2に示す半導体装置における入力遅延時間の測定
方法は、制御信号入力段階301、電圧固定段階303及び測
定段階305を含む。
【００１３】制御信号入力段階301では、調整用パッド2
01に外部制御信号XCON1を入力する。次いで、電圧固定
段階303では、制御信号入力段階301で入力された制御信
号に応じて入力パッド203の出力ノードN204を所定の電
圧に固定する。次いで、測定段階305では、信号発生源2
07から入力パッド203までの入力遅延時間を測定する。
01に外部制御信号XCON1を入力する。次いで、電圧固定
段階303では、制御信号入力段階301で入力された制御信
号に応じて入力パッド203の出力ノードN204を所定の電
圧に固定する。次いで、測定段階305では、信号発生源2
07から入力パッド203までの入力遅延時間を測定する。
【００１４】図2及び図3に示す例において、入力遅延時
間を測定する場合には、外部制御信号XCON1を"ハイ"に
する。これにより、外部制御信号XCON1が調整用パッド2
01を介して半導体装置の内部に印加され、ＮＭＯＳトラ
ンジスタ209が"ターンオン"する。その結果、入力パッ
ド203の出力端N204は接地電圧VSSに固定される。次い
で、信号発生源207で"ロー"から"ハイ"に遷移する測定
信号を発生し、TDR方式で、この測定信号が入力パッド2
03に達するまでの入力遅延時間を測定する。
間を測定する場合には、外部制御信号XCON1を"ハイ"に
する。これにより、外部制御信号XCON1が調整用パッド2
01を介して半導体装置の内部に印加され、ＮＭＯＳトラ
ンジスタ209が"ターンオン"する。その結果、入力パッ
ド203の出力端N204は接地電圧VSSに固定される。次い
で、信号発生源207で"ロー"から"ハイ"に遷移する測定
信号を発生し、TDR方式で、この測定信号が入力パッド2
03に達するまでの入力遅延時間を測定する。
【００１５】一方、ノーマル動作時は、外部制御信号XC
ON1を"ロー"に固定してＮＭＯＳトランジスタ209を"タ
ーンオフ"させる。これにより、入力パッド203は、一般
的な信号入力の機能を有する入力パッドになる。
ON1を"ロー"に固定してＮＭＯＳトランジスタ209を"タ
ーンオフ"させる。これにより、入力パッド203は、一般
的な信号入力の機能を有する入力パッドになる。
【００１６】図2及び図3では、入力パッドの出力端を接
地電圧VSSに固定する回路及び方法が示されている。し
かし、入力パッドの出力端を電源電圧VCCに固定する方
法もある。この場合は、図2において、例えば、電圧固
定手段205をＰＭＯＳトランジスタで構成すればよい。
この場合、該ＰＭＯＳトランジスタは、電源電圧VCCが
ソース端子に接続され、入力パッド203の出力N204がド
レイン端子に接続される。また、該ＰＭＯＳトランジス
タは、そのゲート端子に調整用パッド201を介して入力
される外部制御信号XCON1が印加される。この構成にお
いては、入力遅延時間を測定する場合は、外部制御信号
XCON1を"ロー"にする。そして、信号発生源207で、"ロ
ー"から"ハイ"に遷移する測定信号を発生し、TDR方式
で、この測定信号が入力パッド203に達するまでの入力
遅延時間を測定する。
地電圧VSSに固定する回路及び方法が示されている。し
かし、入力パッドの出力端を電源電圧VCCに固定する方
法もある。この場合は、図2において、例えば、電圧固
定手段205をＰＭＯＳトランジスタで構成すればよい。
この場合、該ＰＭＯＳトランジスタは、電源電圧VCCが
ソース端子に接続され、入力パッド203の出力N204がド
レイン端子に接続される。また、該ＰＭＯＳトランジス
タは、そのゲート端子に調整用パッド201を介して入力
される外部制御信号XCON1が印加される。この構成にお
いては、入力遅延時間を測定する場合は、外部制御信号
XCON1を"ロー"にする。そして、信号発生源207で、"ロ
ー"から"ハイ"に遷移する測定信号を発生し、TDR方式
で、この測定信号が入力パッド203に達するまでの入力
遅延時間を測定する。
【００１７】（第２の実施の形態）図4は、本発明に係
るの半導体装置の入力遅延時間の測定回路及びその測定
方法の第２の実施の形態を説明するための図である。図
4に示すように、本発明の第２の実施の形態に係る入力
遅延時間の測定回路は、外部制御信号とデータとを入力
する第1、第2、第3の入力パッド401、403、405をチップ
上に含む半導体装置において、ラッチ手段407及び電圧
固定手段409を具備する。
るの半導体装置の入力遅延時間の測定回路及びその測定
方法の第２の実施の形態を説明するための図である。図
4に示すように、本発明の第２の実施の形態に係る入力
遅延時間の測定回路は、外部制御信号とデータとを入力
する第1、第2、第3の入力パッド401、403、405をチップ
上に含む半導体装置において、ラッチ手段407及び電圧
固定手段409を具備する。
【００１８】ラッチ手段409は、入力遅延時間の測定モ
ードにおいて、第1入力パッド401に入力される第1制御
信号XCON2と、第2入力パッド403に入力される第2制御信
号XCON3とに応じて、その出力信号XLATをラッチする。
ードにおいて、第1入力パッド401に入力される第1制御
信号XCON2と、第2入力パッド403に入力される第2制御信
号XCON3とに応じて、その出力信号XLATをラッチする。
【００１９】図4に示す例では、ラッチ手段407は、Dフ
リップフロップ411と2つのインバータ413、415を含む。
Dフリップフロップ411は、第1入力パッド401を介して第
1制御信号XCON2を、第2入力パッド403を介して第2制御
信号XCON3を入力信号として取り込む。この第1制御信号
XCON2は、Dフリップフロップ411のデータ入力端Dに接続
され、この第2制御信号XCON3は、Dフリップフロップ411
のクロック入力端Eに接続される。また、このDフリップ
フロップ411の出力端N412の信号は2つのインバータ41
3、415を通過してラッチ信号XLATとして出力される。こ
のラッチ信号XLATは、ＮＭＯＳトランジスタ417及び419
のゲートに印加される。
リップフロップ411と2つのインバータ413、415を含む。
Dフリップフロップ411は、第1入力パッド401を介して第
1制御信号XCON2を、第2入力パッド403を介して第2制御
信号XCON3を入力信号として取り込む。この第1制御信号
XCON2は、Dフリップフロップ411のデータ入力端Dに接続
され、この第2制御信号XCON3は、Dフリップフロップ411
のクロック入力端Eに接続される。また、このDフリップ
フロップ411の出力端N412の信号は2つのインバータ41
3、415を通過してラッチ信号XLATとして出力される。こ
のラッチ信号XLATは、ＮＭＯＳトランジスタ417及び419
のゲートに印加される。
【００２０】電圧固定手段409は、入力遅延時間の測定
モードにおいて、ラッチ手段407の出力信号XLATに応答
して、第3入力パッド405の出力端N406を所定の電圧に固
定する。図4に示す例では、電圧固定手段409は、ＮＭＯ
Ｓトランジスタ421で構成されている。このＮＭＯＳト
ランジスタ421は、接地電圧VSSがソース端子に接続さ
れ、第3入力パッド405の出力N406信号がドレイン端子に
接続されている。また、このＮＭＯＳトランジスタ421
は、そのゲート端子にラッチ手段407の出力信号XLATが
印加される。
モードにおいて、ラッチ手段407の出力信号XLATに応答
して、第3入力パッド405の出力端N406を所定の電圧に固
定する。図4に示す例では、電圧固定手段409は、ＮＭＯ
Ｓトランジスタ421で構成されている。このＮＭＯＳト
ランジスタ421は、接地電圧VSSがソース端子に接続さ
れ、第3入力パッド405の出力N406信号がドレイン端子に
接続されている。また、このＮＭＯＳトランジスタ421
は、そのゲート端子にラッチ手段407の出力信号XLATが
印加される。
【００２１】図5は、図4に示す測定回路における入力遅
延時間の測定方法を示す流れ図である。図5に示すよう
に、図4に示す第２の実施の形態に係る半導体装置にお
ける入力遅延時間の測定方法は、制御信号入力段階50
1、ラッチ段階503、電圧固定段階505及び測定段階507を
含む。
延時間の測定方法を示す流れ図である。図5に示すよう
に、図4に示す第２の実施の形態に係る半導体装置にお
ける入力遅延時間の測定方法は、制御信号入力段階50
1、ラッチ段階503、電圧固定段階505及び測定段階507を
含む。
【００２２】制御信号の入力段階501では、第1入力パッ
ド401より第1制御信号XCON2を、第2入力パッド403より
第2制御信号XCON3を入力する。ラッチ段階503では、制
御信号の入力段階501で入力された第1及び第2の制御信
号に応答して、ラッチ手段407により、その出力信号XLA
Tをラッチする。電圧固定段階505では、ラッチ段階503
でラッチされたラッチ信号XLATに応じて第3入力パッド4
05の出力端N406を所定の電圧に固定する。測定段階507
では、信号発生源423から第3入力パッド405までの入力
遅延時間を測定する。
ド401より第1制御信号XCON2を、第2入力パッド403より
第2制御信号XCON3を入力する。ラッチ段階503では、制
御信号の入力段階501で入力された第1及び第2の制御信
号に応答して、ラッチ手段407により、その出力信号XLA
Tをラッチする。電圧固定段階505では、ラッチ段階503
でラッチされたラッチ信号XLATに応じて第3入力パッド4
05の出力端N406を所定の電圧に固定する。測定段階507
では、信号発生源423から第3入力パッド405までの入力
遅延時間を測定する。
【００２３】図4及び図5に示す例において、入力遅延時
間を測定する場合には、第1制御信号XCON2及び第2制御
信号XCON3の双方を、"ロー"から"ハイ"（アクティブ）
に遷移させた後に再び"ロー"に遷移させてパルスを印加
する。これにより、ラッチ手段407の出力信号であるラ
ッチ信号XLATは"ハイ"レベルにラッチされる。その結
果、ラッチ信号XLATに応じてＮＭＯＳトランジスタ421
が"ターンオン"し、第3入力パッド405の出力端N406は接
地電圧VSSに固定される。そして、信号発生源423におい
て"ロー"から"ハイ"に遷移される測定信号を発生し、TD
R方式で、その測定信号が第3入力パッド405に達するま
での入力遅延時間を測定する。
間を測定する場合には、第1制御信号XCON2及び第2制御
信号XCON3の双方を、"ロー"から"ハイ"（アクティブ）
に遷移させた後に再び"ロー"に遷移させてパルスを印加
する。これにより、ラッチ手段407の出力信号であるラ
ッチ信号XLATは"ハイ"レベルにラッチされる。その結
果、ラッチ信号XLATに応じてＮＭＯＳトランジスタ421
が"ターンオン"し、第3入力パッド405の出力端N406は接
地電圧VSSに固定される。そして、信号発生源423におい
て"ロー"から"ハイ"に遷移される測定信号を発生し、TD
R方式で、その測定信号が第3入力パッド405に達するま
での入力遅延時間を測定する。
【００２４】一方、ノーマル動作に移行するためには、
第1制御信号XCON2を"ロー"にし、第2制御信号XCON3から
前述のようなパルスを入力する。これにより、ラッチ手
段407の出力信号XLATは"ロー"になり、ＮＭＯＳトラン
ジスタ421は"オフ"状態になる。これにより、第3入力パ
ッド405は、一般的な信号入力の機能を有する入力パッ
ドになる。
第1制御信号XCON2を"ロー"にし、第2制御信号XCON3から
前述のようなパルスを入力する。これにより、ラッチ手
段407の出力信号XLATは"ロー"になり、ＮＭＯＳトラン
ジスタ421は"オフ"状態になる。これにより、第3入力パ
ッド405は、一般的な信号入力の機能を有する入力パッ
ドになる。
【００２５】図4及び図5では、第3入力パッドの出力端
を接地電圧VSSに固定する回路及び該方法が示されてい
る。しかし、第3入力パッド405の出力端を電源電圧VCC
に固定する方法もある。この場合は、図4において、例
えば、電圧固定手段409をＰＭＯＳトランジスタで構成
すればよい。この場合、該ＰＭＯＳトランジスタは、電
源電圧VCCがソース端子に接続され、第3入力パッド405
の出力ノードN406がドレイン端子に接続される。また、
該ＰＭＯＳトランジスタは、そのゲート端子にラッチ信
号XLATが印加される。この構成においては、入力遅延時
間を測定する場合は、第1制御信号XCON2を"ハイ"から"
ロー"（アクティブ）に遷移させた後に再び"ハイ"に遷
移させてパルスを入力する。そして、同時に、第2制御
信号XCON3を"ロー"から"ハイ"（アクティブ）に遷移さ
せた後に再び"ロー"に遷移させてパルスを入力する。そ
して、信号発生源423で、"ロー"から"ハイ"に遷移する
測定信号を発生し、TDR方式で、この測定信号が第3入力
パッド405に達するまでの入力遅延時間を測定する。
を接地電圧VSSに固定する回路及び該方法が示されてい
る。しかし、第3入力パッド405の出力端を電源電圧VCC
に固定する方法もある。この場合は、図4において、例
えば、電圧固定手段409をＰＭＯＳトランジスタで構成
すればよい。この場合、該ＰＭＯＳトランジスタは、電
源電圧VCCがソース端子に接続され、第3入力パッド405
の出力ノードN406がドレイン端子に接続される。また、
該ＰＭＯＳトランジスタは、そのゲート端子にラッチ信
号XLATが印加される。この構成においては、入力遅延時
間を測定する場合は、第1制御信号XCON2を"ハイ"から"
ロー"（アクティブ）に遷移させた後に再び"ハイ"に遷
移させてパルスを入力する。そして、同時に、第2制御
信号XCON3を"ロー"から"ハイ"（アクティブ）に遷移さ
せた後に再び"ロー"に遷移させてパルスを入力する。そ
して、信号発生源423で、"ロー"から"ハイ"に遷移する
測定信号を発生し、TDR方式で、この測定信号が第3入力
パッド405に達するまでの入力遅延時間を測定する。
【００２６】図6は、信号が信号発生源から入力ピンま
で達するのに要する入力遅延時間の測定と、信号が信号
発生源から入力パッドまで達するのに要する入力遅延時
間の測定とをシミュレーションした結果を示す図面であ
る。
で達するのに要する入力遅延時間の測定と、信号が信号
発生源から入力パッドまで達するのに要する入力遅延時
間の測定とをシミュレーションした結果を示す図面であ
る。
【００２７】測定方法は次の通りである。まず、測定地
点を接地し、次いで、信号発生源で"ロー"から"ハイ"に
遷移する測定信号を発生する。この測定信号は、測定地
点で反射され、一定の時間だけ遅延して信号発生源に戻
り、信号発生源の地点の電位は再び"ロー"に遷移する。
したがって、測定信号の上昇エッジから下降エッジまで
の幅（パルス幅）は入力遅延時間の２倍になる。即ち、
入力遅延時間は測定信号のパルス幅の1／2である。
点を接地し、次いで、信号発生源で"ロー"から"ハイ"に
遷移する測定信号を発生する。この測定信号は、測定地
点で反射され、一定の時間だけ遅延して信号発生源に戻
り、信号発生源の地点の電位は再び"ロー"に遷移する。
したがって、測定信号の上昇エッジから下降エッジまで
の幅（パルス幅）は入力遅延時間の２倍になる。即ち、
入力遅延時間は測定信号のパルス幅の1／2である。
【００２８】図中の線Aは、従来の方法により入力ピン
を接地した場合のシミュレーション結果であり、線B
は、本発明の方法により入力パッドを接地した場合のシ
ミュレーション結果である。線A上のaと線B上bとを比較
すると、測定信号のパルス幅に誤差があることが分か
る。この誤差の1／2は、入力ピンから入力パッドまでの
遅延要素による遅延時間に相当し、本発明により考慮さ
れるものである。
を接地した場合のシミュレーション結果であり、線B
は、本発明の方法により入力パッドを接地した場合のシ
ミュレーション結果である。線A上のaと線B上bとを比較
すると、測定信号のパルス幅に誤差があることが分か
る。この誤差の1／2は、入力ピンから入力パッドまでの
遅延要素による遅延時間に相当し、本発明により考慮さ
れるものである。
【００２９】本発明は、上記の実施の形態に限定され
ず、本発明の技術的思想内で様々な変形が可能である。
ず、本発明の技術的思想内で様々な変形が可能である。
【００３０】
【発明の効果】本発明によれば、例えば、TDR補償方式
を採用して半導体装置の入力遅延時間を測定する場合
に、半導体装置の内部の入力パッド以降の端子を所定の
電圧に固定することによって、半導体装置の外部のピン
と半導体装置の内部の入力パッドとの間に生じるリード
線のインダクタンス及びキャパシタンス成分による遅延
時間を補償対象として考慮することができ、その結果、
半導体装置の特性の把握時に生じる測定誤差を小さくす
ることができる。
を採用して半導体装置の入力遅延時間を測定する場合
に、半導体装置の内部の入力パッド以降の端子を所定の
電圧に固定することによって、半導体装置の外部のピン
と半導体装置の内部の入力パッドとの間に生じるリード
線のインダクタンス及びキャパシタンス成分による遅延
時間を補償対象として考慮することができ、その結果、
半導体装置の特性の把握時に生じる測定誤差を小さくす
ることができる。
【００３１】
【図１】従来の半導体装置の入力遅延時間の測定方法を
示す図面である。
示す図面である。
【図２】本発明の第１の実施の形態に係る半導体装置の
入力遅延時間の測定回路及びその測定方法を説明するた
めの図である。
入力遅延時間の測定回路及びその測定方法を説明するた
めの図である。
【図３】図2に示す測定回路における入力遅延時間の測
定方法を示す流れ図である。
定方法を示す流れ図である。
【図４】本発明の第２の実施の形態に係る半導体装置の
入力遅延時間の測定回路及びその測定方法を説明するた
めの図である。
入力遅延時間の測定回路及びその測定方法を説明するた
めの図である。
【図５】図4に示す測定回路における入力遅延時間の測
定方法を示す流れ図である。
定方法を示す流れ図である。
【図６】信号が信号発生源から入力ピンまで達するのに
要する入力遅延時間の測定と、信号が信号発生源から入
力パッドまで達するのに要する入力遅延時間の測定とを
シミュレーションした結果を示す図である。
要する入力遅延時間の測定と、信号が信号発生源から入
力パッドまで達するのに要する入力遅延時間の測定とを
シミュレーションした結果を示す図である。
Claims (8)
- 【請求項１】 外部データを入力する入力パッドを含む
半導体装置において、 外部制御信号を入力する調整用パッドと、 入力遅延時間の測定モードにおいて、前記調整用パッド
に入力される外部制御信号に応答して、前記入力パッド
の出力端の電圧を所定の電圧に固定する電圧固定手段
と、 を具備することを特徴とする半導体装置の入力遅延時間
の測定回路。 - 【請求項２】 前記電圧固定手段は、接地電圧がそのソ
ース端子に印加され、前記入力パッドの出力信号がその
ドレイン端子に印加され、そのゲート端子に前記外部制
御信号が印加されるＮＭＯＳトランジスタを具備するこ
とを特徴とする請求項１に記載の半導体装置の入力遅延
時間の測定回路。 - 【請求項３】 外部データを入力する第1、第2及び第3
の入力パッドをチップ上に含む半導体装置において、 入力遅延時間の測定モードにおいて、前記第1入力パッ
ドに入力される第1制御信号と前記第2入力パッドに入力
される第2制御信号とに応じて、その出力信号をラッチ
するラッチ手段と、 入力遅延時間の測定モードにおいて、前記ラッチ手段の
出力信号に応答し、前記第3入力パッドの出力端の電圧
を所定の電圧に固定する電圧固定手段と、 を具備することを特徴とする半導体装置の入力遅延時間
の測定回路。 - 【請求項４】 前記電圧固定手段は、接地電圧がそのソ
ース端子に印加され、前記第3入力パッドの出力信号が
そのドレイン端子に印加され、そのゲート端子に前記外
部制御信号が印加されるＮＭＯＳトランジスタを具備す
ることを特徴とする請求項３に記載の半導体装置の入力
遅延時間の測定回路。 - 【請求項５】 外部制御信号を入力する調整用パッド及
び外部データを入力する入力パッドをチップ上に含む半
導体装置の入力遅延時間の測定方法において、 前記調整用パッドに外部制御信号を入力する制御信号入
力段階と、 前記制御信号入力段階で入力された制御信号に応じて前
記入力パッドの出力端の電圧を所定の電圧に固定する電
圧固定段階と、 信号発生源から前記入力パッドまでの信号の入力遅延時
間を測定する測定段階と、 を含むことを特徴とする半導体装置の入力遅延時間の測
定方法。 - 【請求項６】 前記電圧固定段階は、前記制御信号入力
段階で入力された制御信号に応じて前記入力パッドの出
力端を接地電圧に固定させる接地電圧固定段階を具備す
ることを特徴とする請求項５に記載の半導体装置の入力
遅延時間の測定方法。 - 【請求項７】 外部信号とデータとを入力する第1、第2
及び第3の入力パッドをチップ上に含む半導体装置の入
力遅延時間の測定方法において、 前記第1入力パッドに第1制御信号を入力し、前記第2入
力パッドに第2制御信号を入力する制御信号入力段階
と、 前記制御信号入力段階で入力された制御信号に応答し、
ラッチ手段がその出力信号をラッチするラッチ段階と、 前記ラッチ段階でラッチされたラッチ信号に応じて第3
入力パッドの出力端の電圧を所定の電圧に固定する電圧
固定段階と、 信号発生源から前記第3入力パッドまでの信号の入力遅
延時間を測定する測定段階と、 を含むことを特徴とする半導体装置の入力遅延時間の測
定方法。 - 【請求項８】 前記電圧固定段階は、前記ラッチ段階で
ラッチされたラッチ信号に応じて前記第3入力パッドの
出力端の電圧を接地電圧に固定する接地電圧固定段階を
具備することを特徴とする請求項７に記載の半導体装置
の入力遅延時間の測定方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR97-35592 | 1997-07-28 | ||
| KR1019970035592A KR100219545B1 (ko) | 1997-07-28 | 1997-07-28 | 반도체장치의 입력지연 측정회로 및 측정방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1152008A true JPH1152008A (ja) | 1999-02-26 |
Family
ID=19515973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10090158A Pending JPH1152008A (ja) | 1997-07-28 | 1998-04-02 | 半導体装置の入力遅延時間の測定回路及びその測定方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH1152008A (ja) |
| KR (1) | KR100219545B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7893695B2 (en) * | 2007-04-20 | 2011-02-22 | Verigy (Singapore) Pte. Ltd. | Apparatus, method, and computer program for obtaining a time-domain-reflection response-information |
| CN102879734A (zh) * | 2012-09-26 | 2013-01-16 | 宁夏电力公司电力科学研究院 | 智能变电站开关动作时间延迟的测试方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101592287B1 (ko) | 2015-09-04 | 2016-02-11 | (주)대한엔지니어링 | 피아노건반형 수문 시스템 |
-
1997
- 1997-07-28 KR KR1019970035592A patent/KR100219545B1/ko not_active IP Right Cessation
-
1998
- 1998-04-02 JP JP10090158A patent/JPH1152008A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7893695B2 (en) * | 2007-04-20 | 2011-02-22 | Verigy (Singapore) Pte. Ltd. | Apparatus, method, and computer program for obtaining a time-domain-reflection response-information |
| CN102879734A (zh) * | 2012-09-26 | 2013-01-16 | 宁夏电力公司电力科学研究院 | 智能变电站开关动作时间延迟的测试方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100219545B1 (ko) | 1999-09-01 |
| KR19990012251A (ko) | 1999-02-25 |
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