JPS60140834A - テスト回路内蔵型半導体集積回路 - Google Patents
テスト回路内蔵型半導体集積回路Info
- Publication number
- JPS60140834A JPS60140834A JP58247016A JP24701683A JPS60140834A JP S60140834 A JPS60140834 A JP S60140834A JP 58247016 A JP58247016 A JP 58247016A JP 24701683 A JP24701683 A JP 24701683A JP S60140834 A JPS60140834 A JP S60140834A
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- Japan
- Prior art keywords
- circuit
- test
- output
- input
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、回路機能評価用テスト回路（以下テスト回路
と称す）内蔵型半導体集積回路、特に内部にテスト回路
を有する集積回路において、入力端子から入力される直
列データの組み合せによって内蔵されているテスト回路
をアクティブにして特性評価・チェックを行うテスト回
路内蔵型半導体集積回路に関する。
と称す）内蔵型半導体集積回路、特に内部にテスト回路
を有する集積回路において、入力端子から入力される直
列データの組み合せによって内蔵されているテスト回路
をアクティブにして特性評価・チェックを行うテスト回
路内蔵型半導体集積回路に関する。
（従来技術）
近年、集積回路の回路・機能は複雑・多様化しているた
め、内部にテスト回路を有する集積回路が開発されてい
るが、テスト回路をアクティブにするには、テスト専用
のテスト用入力ピンを増設したシ、あるいは多機能入力
端子を設けて入力信号として電源電圧以上の電圧をかけ
るなどの方法が用いられた。
め、内部にテスト回路を有する集積回路が開発されてい
るが、テスト回路をアクティブにするには、テスト専用
のテスト用入力ピンを増設したシ、あるいは多機能入力
端子を設けて入力信号として電源電圧以上の電圧をかけ
るなどの方法が用いられた。
第１図に多機能入力端子の場合における従来方法の一例
のブロック構成図を示す。図に於いてＮ１１はＮチャン
ネルディプレッション型ＭＯ８）ランジスタ、Ｎｘ２は
Ｎチャンネルエンハンストメント型トランジスタである
。入力端子１０に印加する電圧振幅が電源電圧Ｖｃｃ以
内であると、インバータＧｌｌの閾値はＱＶ〜Ｖｃｃの
範囲内の所定値に設定されているので、出力１１は入力
端子１０に入力した信号に対応する動作を行ない、又、
Ａ点の電位はインバータＧ１２に対し常に１低ルベルと
なるように設定されているので、ラストモード用出力１
２は常時１高ルベルになり、このようにテスト回路イク
テイプ信号を１低ルベルに設定するとテスト回路はアク
ティブになっていない。入力端子１０に印加する電圧と
して電源電圧ＶＣＣを越えた電圧を加えると、 Ｖｃｃ
を越えた電圧が印加されている期間中は、Ａ点の電位は
インバータＧ１２に対し１高ルベルとなシ、出力１１．
１２は１低ルベルとなシ、テスト回路をアクティブにす
ることができる。この場合、テストモード期間中は、入
力端子１０に電源電圧Ｖｃｃを越える電圧を入力し続け
なくてはならない。
のブロック構成図を示す。図に於いてＮ１１はＮチャン
ネルディプレッション型ＭＯ８）ランジスタ、Ｎｘ２は
Ｎチャンネルエンハンストメント型トランジスタである
。入力端子１０に印加する電圧振幅が電源電圧Ｖｃｃ以
内であると、インバータＧｌｌの閾値はＱＶ〜Ｖｃｃの
範囲内の所定値に設定されているので、出力１１は入力
端子１０に入力した信号に対応する動作を行ない、又、
Ａ点の電位はインバータＧ１２に対し常に１低ルベルと
なるように設定されているので、ラストモード用出力１
２は常時１高ルベルになり、このようにテスト回路イク
テイプ信号を１低ルベルに設定するとテスト回路はアク
ティブになっていない。入力端子１０に印加する電圧と
して電源電圧ＶＣＣを越えた電圧を加えると、 Ｖｃｃ
を越えた電圧が印加されている期間中は、Ａ点の電位は
インバータＧ１２に対し１高ルベルとなシ、出力１１．
１２は１低ルベルとなシ、テスト回路をアクティブにす
ることができる。この場合、テストモード期間中は、入
力端子１０に電源電圧Ｖｃｃを越える電圧を入力し続け
なくてはならない。
第２図に以上の動作を説明するタイミングチャートを示
し、下はテスト期間を示す。
し、下はテスト期間を示す。
しかし集積回路を搭載するパッケージのピン数や集積回
路をテストするテストシステムには制限があるため、こ
のような方法では効牢の良いテストを行うことができな
くなってきた。
路をテストするテストシステムには制限があるため、こ
のような方法では効牢の良いテストを行うことができな
くなってきた。
（発明の目的）
本発明は従来のもののテストモード期間中は一定レベル
入力を入力し続けなければならない欠点をなくすと同時
に、テストモード中でも信号を入力できるテスト回路内
蔵型半導体集積回路を提供することにある。
入力を入力し続けなければならない欠点をなくすと同時
に、テストモード中でも信号を入力できるテスト回路内
蔵型半導体集積回路を提供することにある。
（発明の構成）
本発明によると回路機能を評価するためのテスト回路を
内蔵してなるテスト回路内蔵型半導体集積回路において
、内部のメモリに貯えられた組み合せデータと入力端子
から入力された直列データの組み合とを比較する比較回
路と、該比較回路の出力をラッチする回路とを含み、該
う・ソチ回路の出力をテスト用信号とすることを特徴と
するテスト回路内蔵型半導体集積回路が得られる。
内蔵してなるテスト回路内蔵型半導体集積回路において
、内部のメモリに貯えられた組み合せデータと入力端子
から入力された直列データの組み合とを比較する比較回
路と、該比較回路の出力をラッチする回路とを含み、該
う・ソチ回路の出力をテスト用信号とすることを特徴と
するテスト回路内蔵型半導体集積回路が得られる。
（実施例）
次に本発明の実施例を図面を参照して説明する。
第３図は本発明の一実施例のブロック構成図を示す。多
機能入力端子２１はテスト回路をアクティブにする機能
と、その他の機能を有しており。
機能入力端子２１はテスト回路をアクティブにする機能
と、その他の機能を有しており。
多機能入力端子２１には、信号２２をシフトクロックト
スる４ビツトのシストレジスタ１が接続されており、該
シフトレジスタ１の各々の要素Ａｌ。
スる４ビツトのシストレジスタ１が接続されており、該
シフトレジスタ１の各々の要素Ａｌ。
Ａ２．Ａ３．Ａ４の出力は、比較回路２に入力され、一
方該比較回路２には４ビツトのメモリ３の出力も入力さ
れており、シフトレジスタ１から出力されるデータとメ
モリ３から出力されているデータｆ比Ｍし、４ビツトす
べてのデータが一致したとき、信号３２を出力しこの信
号３２はラッチ回路４の入力信号となっているためラッ
チ回路４の出力信号３３は信号３２によって変化し、同
時にその出力を保持する。このラッチ回路４の出力３３
はテスト用回路をアクティブにするための信号である。
方該比較回路２には４ビツトのメモリ３の出力も入力さ
れており、シフトレジスタ１から出力されるデータとメ
モリ３から出力されているデータｆ比Ｍし、４ビツトす
べてのデータが一致したとき、信号３２を出力しこの信
号３２はラッチ回路４の入力信号となっているためラッ
チ回路４の出力信号３３は信号３２によって変化し、同
時にその出力を保持する。このラッチ回路４の出力３３
はテスト用回路をアクティブにするための信号である。
第４図に本発明の一具体例の回路図を示し、Ｔ１〜Ｔ１
２１ｄＮ＋−ヤネルエンハンスメント型ＭＯＳトランジ
スタ、Ｎ１〜Ｎ８はインバータ回路、Ｔ１３はＮチャネ
ルディプレッション型ＭＯ８）ランジスタ、Ｎ９〜Ｎ１
２はＥＸＯＲ回路、Ｎ１３〜Ｎ１４はＮＯＲ回路を示す
。
２１ｄＮ＋−ヤネルエンハンスメント型ＭＯＳトランジ
スタ、Ｎ１〜Ｎ８はインバータ回路、Ｔ１３はＮチャネ
ルディプレッション型ＭＯ８）ランジスタ、Ｎ９〜Ｎ１
２はＥＸＯＲ回路、Ｎ１３〜Ｎ１４はＮＯＲ回路を示す
。
５−
次にこの回路の動作について説明すると、多機能入力端
子２１に印加される１高１．′低１の信号は、ＴＩ、Ｎ
ｌ〜Ｔ８．Ｎ８で構成されている４ビツトのシフトレジ
スタ１に入力されておシ、シフトクロック２２によって
随時シフトされている。４ビツトメモリ３からは任意の
１高ＩＩ低１データが出力されており、各ピットの出力
と前記シフトレジスタ１の各々の出力とはビット毎にＥ
ＯＲ回路で構成する比較回路２で比較されている。比較
回路２の出力信号はＮ１３．Ｎ１４で構成するラッチ回
路４０入力となっておシ、ラッチ回路４の出力信号３２
をテスト回路のアクティブ信号としているＯ 多機能入力端子２１に印加される入力信号としてメモリ
３に貯わ見られている１高１１低１の組み合せ以外の直
列データ信号の場合には、比較回路２の出力は１低ルベ
ルとなっているため、テ哀ト回路のアクティブ信号３２
は１高ルベルを出力し続けている。同時に多機能入力端
子２１に入力されている信号は信号３１として集積回路
内６− 部に供給されている。
子２１に印加される１高１．′低１の信号は、ＴＩ、Ｎ
ｌ〜Ｔ８．Ｎ８で構成されている４ビツトのシフトレジ
スタ１に入力されておシ、シフトクロック２２によって
随時シフトされている。４ビツトメモリ３からは任意の
１高ＩＩ低１データが出力されており、各ピットの出力
と前記シフトレジスタ１の各々の出力とはビット毎にＥ
ＯＲ回路で構成する比較回路２で比較されている。比較
回路２の出力信号はＮ１３．Ｎ１４で構成するラッチ回
路４０入力となっておシ、ラッチ回路４の出力信号３２
をテスト回路のアクティブ信号としているＯ 多機能入力端子２１に印加される入力信号としてメモリ
３に貯わ見られている１高１１低１の組み合せ以外の直
列データ信号の場合には、比較回路２の出力は１低ルベ
ルとなっているため、テ哀ト回路のアクティブ信号３２
は１高ルベルを出力し続けている。同時に多機能入力端
子２１に入力されている信号は信号３１として集積回路
内６− 部に供給されている。
多機能入力端子２１にメモリ３に貯わえられている１高
１１低１の組み合と同一の直列データ信号が入力された
場合には、比較回路２の出力は１高ルベルとなって、テ
スト回路のアテイプ信号３２は１低ルベルとなる。この
ときの１低ルベル信号は集積回路内部のテスト回路をア
クティブにするよう働くため、集積回路内部の回路機能
を評価することができる。同時にこの時も多機能入力端
子２１に入力されている信号は信号３１として集積回路
内部に供給されている。また入力信号２３はラッチ回路
４をリセットするだめの信号で、′Ｗレベルを入力する
ことでテスト回路のアクティブ信号３２を１高ルベルと
し、テスト回路が動作しないように働かせるものである
。
１１低１の組み合と同一の直列データ信号が入力された
場合には、比較回路２の出力は１高ルベルとなって、テ
スト回路のアテイプ信号３２は１低ルベルとなる。この
ときの１低ルベル信号は集積回路内部のテスト回路をア
クティブにするよう働くため、集積回路内部の回路機能
を評価することができる。同時にこの時も多機能入力端
子２１に入力されている信号は信号３１として集積回路
内部に供給されている。また入力信号２３はラッチ回路
４をリセットするだめの信号で、′Ｗレベルを入力する
ことでテスト回路のアクティブ信号３２を１高ルベルと
し、テスト回路が動作しないように働かせるものである
。
第５図にこれまで述べた動作における各回路のタイミン
グチャートを示し、出力信号３２はＴで示した期間テス
ト回路がアクティブになるよう働かせるだめの信号とし
て使用する。
グチャートを示し、出力信号３２はＴで示した期間テス
ト回路がアクティブになるよう働かせるだめの信号とし
て使用する。
以上に説明した一具体例では４ビツトの組み合せで示し
たが、これ以外のビット長を使用したり、メモリ３には
固定の１高ＩＩ低ルベルを使ＬＨｌ、。
たが、これ以外のビット長を使用したり、メモリ３には
固定の１高ＩＩ低ルベルを使ＬＨｌ、。
だが、このメモリに書き込み可能なメモリを使用するこ
とは容易に推測できる。
とは容易に推測できる。
（発明の効果）
以上詳細に説明したように、本発明によれば、テスト回
路を内蔵する半導体集積回路に、テスト用入力端子を増
設したり多機能入力端子にテスト期間中、常時一定レベ
ルを入力させなくても良いため、パッケージのビン数の
削減ができる１１かテスト期間中でも入力端子から信号
を入力することができるため、半導体集積回路のテスト
を効率良く行うことができるという著しい効果がある。
路を内蔵する半導体集積回路に、テスト用入力端子を増
設したり多機能入力端子にテスト期間中、常時一定レベ
ルを入力させなくても良いため、パッケージのビン数の
削減ができる１１かテスト期間中でも入力端子から信号
を入力することができるため、半導体集積回路のテスト
を効率良く行うことができるという著しい効果がある。
第１図は従来のものの一例のブロック構成図、第２図は
その動作波形図、第３図は本発明の一実施例のブロック
構成図、第４図のその一具体回路図、第５図はその動作
波形図である。 １・・・・・・シフトレジスタ、２・・・・・・比較器
、３・・・・・・メモ１ハ ４・・・・・・ラッチ回路
。 ９− 躬７図 第２図 第３圀
その動作波形図、第３図は本発明の一実施例のブロック
構成図、第４図のその一具体回路図、第５図はその動作
波形図である。 １・・・・・・シフトレジスタ、２・・・・・・比較器
、３・・・・・・メモ１ハ ４・・・・・・ラッチ回路
。 ９− 躬７図 第２図 第３圀
Claims (1)
- 回路機能を評価するためのテスト回路を内蔵してなるテ
スト回路内蔵型半導体集積回路において、内部のメモリ
に貯えられた組み合せデータと入力端子から入力された
直列データの組み合とを比較する比較回路と、該比較回
路の出力を２ツチする回路とを含み、該ラッチ回路の出
力をテスト用信号とすることを特徴とするテスト回路内
蔵型半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58247016A JPS60140834A (ja) | 1983-12-28 | 1983-12-28 | テスト回路内蔵型半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58247016A JPS60140834A (ja) | 1983-12-28 | 1983-12-28 | テスト回路内蔵型半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60140834A true JPS60140834A (ja) | 1985-07-25 |
Family
ID=17157138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58247016A Pending JPS60140834A (ja) | 1983-12-28 | 1983-12-28 | テスト回路内蔵型半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60140834A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0262984A (ja) * | 1988-08-30 | 1990-03-02 | Toshiba Corp | 集積回路のテスト回路 |
| JPH02263176A (ja) * | 1987-11-05 | 1990-10-25 | Texas Instr Inc <Ti> | 集積回路 |
| US6611934B2 (en) | 1988-09-07 | 2003-08-26 | Texas Instruments Incorporated | Boundary scan test cell circuit |
| US6728915B2 (en) | 2000-01-10 | 2004-04-27 | Texas Instruments Incorporated | IC with shared scan cells selectively connected in scan path |
| US6763485B2 (en) | 1998-02-25 | 2004-07-13 | Texas Instruments Incorporated | Position independent testing of circuits |
| US6769080B2 (en) | 2000-03-09 | 2004-07-27 | Texas Instruments Incorporated | Scan circuit low power adapter with counter |
| KR100768160B1 (ko) * | 2006-05-16 | 2007-10-17 | 위니아만도 주식회사 | 룸에어컨의 실내기 전면 개폐구조 |
-
1983
- 1983-12-28 JP JP58247016A patent/JPS60140834A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02263176A (ja) * | 1987-11-05 | 1990-10-25 | Texas Instr Inc <Ti> | 集積回路 |
| JPH0262984A (ja) * | 1988-08-30 | 1990-03-02 | Toshiba Corp | 集積回路のテスト回路 |
| US6611934B2 (en) | 1988-09-07 | 2003-08-26 | Texas Instruments Incorporated | Boundary scan test cell circuit |
| US6813738B2 (en) | 1988-09-07 | 2004-11-02 | Texas Instruments Incorporated | IC test cell with memory output connected to input multiplexer |
| US6763485B2 (en) | 1998-02-25 | 2004-07-13 | Texas Instruments Incorporated | Position independent testing of circuits |
| US6728915B2 (en) | 2000-01-10 | 2004-04-27 | Texas Instruments Incorporated | IC with shared scan cells selectively connected in scan path |
| US6769080B2 (en) | 2000-03-09 | 2004-07-27 | Texas Instruments Incorporated | Scan circuit low power adapter with counter |
| KR100768160B1 (ko) * | 2006-05-16 | 2007-10-17 | 위니아만도 주식회사 | 룸에어컨의 실내기 전면 개폐구조 |
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