JPH0262984A - 集積回路のテスト回路 - Google Patents
集積回路のテスト回路Info
- Publication number
- JPH0262984A JPH0262984A JP63215909A JP21590988A JPH0262984A JP H0262984 A JPH0262984 A JP H0262984A JP 63215909 A JP63215909 A JP 63215909A JP 21590988 A JP21590988 A JP 21590988A JP H0262984 A JPH0262984 A JP H0262984A
- Authority
- JP
- Japan
- Prior art keywords
- test
- circuit
- signal
- integrated circuit
- match
- Prior art date
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- Pending
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- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は集積回路に内蔵され、テスト信号に基づいて前
記集積回路を通常動作モードからテストモードに切換え
る集積回路のテスト回路に関するものである。
記集積回路を通常動作モードからテストモードに切換え
る集積回路のテスト回路に関するものである。
（従来の技術）
集積回路に内蔵された従来のテスト回路は、外部から入
力されるテスト信号に基づいて上記集積回路を通常動作
モードからテストモードに切換えていた。このため、テ
スト信号を直接入力するテスト端子を上記集積回路に設
ける必要があった。
力されるテスト信号に基づいて上記集積回路を通常動作
モードからテストモードに切換えていた。このため、テ
スト信号を直接入力するテスト端子を上記集積回路に設
ける必要があった。
（発明が解決しようとする課題）
テスト端子を設けるためには、ピン数を増加する必要が
ある。こ、のためピン数に制限のある場合にはテスト端
子を設けることができなかった。
ある。こ、のためピン数に制限のある場合にはテスト端
子を設けることができなかった。
本発明は、テストピンを増すことなく、集積回路を通常
動作モードからテストモードに切換える集積回路のテス
ト回路を提供することを目的とする。
動作モードからテストモードに切換える集積回路のテス
ト回路を提供することを目的とする。
（課題を解決するための手段）
本発明は、集積回路に内蔵され、テスト信号に基づいて
、集積回路を通常動作モードからテストモードに切換え
る集積回路のテスト回路において、集積回路の入力端子
に入力される入力信号の時系列を記憶する記憶部と、こ
の記憶部に記憶されたビットパターンと予め設定される
パターンとを比較し、一致しているときに一致信号を出
力する比較部と、この比較部から出力される一致信号に
基づいてテスト信号を発生するテスト信号発生部とを設
けたことを特徴とする。
、集積回路を通常動作モードからテストモードに切換え
る集積回路のテスト回路において、集積回路の入力端子
に入力される入力信号の時系列を記憶する記憶部と、こ
の記憶部に記憶されたビットパターンと予め設定される
パターンとを比較し、一致しているときに一致信号を出
力する比較部と、この比較部から出力される一致信号に
基づいてテスト信号を発生するテスト信号発生部とを設
けたことを特徴とする。
（作 用）
このように構成される本発明による集積回路のテスト回
路によれば、集積回路の入力端子に入力される入力信号
の時系列が記憶部に記憶される。
路によれば、集積回路の入力端子に入力される入力信号
の時系列が記憶部に記憶される。
そして、この記憶部に記憶されたビットパターンと予め
設定されるパターンとが比較部において比較され、一致
しているときに一致信号が比較部から出力される。この
一致信号に基づいてテスト信号がテスト信号発生部から
発生され、集積回路が通常動作モードからテストモード
に切換わる。これによりテストピンを増すことなく集積
回路を通常動作モードからテストモードに切換えること
ができる。
設定されるパターンとが比較部において比較され、一致
しているときに一致信号が比較部から出力される。この
一致信号に基づいてテスト信号がテスト信号発生部から
発生され、集積回路が通常動作モードからテストモード
に切換わる。これによりテストピンを増すことなく集積
回路を通常動作モードからテストモードに切換えること
ができる。
（実施例）
第１図に本発明による集積回路のテスト回路の一実施例
を示す。この実施例のテスト回路はシフトレジスタ２と
、比較器３と、フリップフロップ４とを備えている。集
積回路の入力端子１から入力信号Ａが集積回路の内部回
路５に伝えられるとともに、シフトレジスタ２に入力さ
れる。そしてシフトレジスタ２において時系列としてビ
ットパターン（ａ ・・・、ａ９）が蓄えられる。こ
のシｌ フトレジスタ２に蓄えられたビットパターン（ａ ・
・・、ａ９）は予め設定されるビットバタＬ −ン（ｂｏ、・・・ｂ９）と比較器３において比較され
る。そして一致していれば比較器３から出力される出力
信号Ｃの値は“１“に、一致していなければ出力信号Ｃ
の値は“０”になる。この出力信号Ｃはフリップフロッ
プ４に送出される。そして出力信号Ｃの値が“１”のと
きにフリップフロップ４がセットされ、フリップフロッ
プ４から値が“１”のテスト信号が出力される。値が“
１”のテスト信号は集積回路の内部回路５に作用する。
を示す。この実施例のテスト回路はシフトレジスタ２と
、比較器３と、フリップフロップ４とを備えている。集
積回路の入力端子１から入力信号Ａが集積回路の内部回
路５に伝えられるとともに、シフトレジスタ２に入力さ
れる。そしてシフトレジスタ２において時系列としてビ
ットパターン（ａ ・・・、ａ９）が蓄えられる。こ
のシｌ フトレジスタ２に蓄えられたビットパターン（ａ ・
・・、ａ９）は予め設定されるビットバタＬ −ン（ｂｏ、・・・ｂ９）と比較器３において比較され
る。そして一致していれば比較器３から出力される出力
信号Ｃの値は“１“に、一致していなければ出力信号Ｃ
の値は“０”になる。この出力信号Ｃはフリップフロッ
プ４に送出される。そして出力信号Ｃの値が“１”のと
きにフリップフロップ４がセットされ、フリップフロッ
プ４から値が“１”のテスト信号が出力される。値が“
１”のテスト信号は集積回路の内部回路５に作用する。
すると、内部回路は通常動作モードからテストモードに
切り替る。一方テストモードを解除するにはフリップフ
ロップ４にリセット信号を入力し、テスト信号の値を“
０゛にすることにより達成される。
切り替る。一方テストモードを解除するにはフリップフ
ロップ４にリセット信号を入力し、テスト信号の値を“
０゛にすることにより達成される。
なお、第１図に示した比較器３の回路構成の一例を第２
図に示す。この比較器３は、ＥｘｃｌｕｓｉｖｅＯＲ回
路ｅ ｏ 、 ”・、 ｅ ｔａと、ＮＯＲＯＲ回路
用有している。各Ｅｘｃｌｕｓｉｖｅ ＯＲ回路ｅ、（
ｉ−０゜・・・、９）は人力ａ、およびす、が一致して
いるときのみ値“０”を出力し、不一致のときに値“１
”を出力する。そして、各Ｅｘｃｌｕｓ１ｖｅ ＯＲ回
路ｅ。
図に示す。この比較器３は、ＥｘｃｌｕｓｉｖｅＯＲ回
路ｅ ｏ 、 ”・、 ｅ ｔａと、ＮＯＲＯＲ回路
用有している。各Ｅｘｃｌｕｓｉｖｅ ＯＲ回路ｅ、（
ｉ−０゜・・・、９）は人力ａ、およびす、が一致して
いるときのみ値“０”を出力し、不一致のときに値“１
”を出力する。そして、各Ｅｘｃｌｕｓ１ｖｅ ＯＲ回
路ｅ。
（ｉ−０，・・・、９）の出力はＮＯＲＯＲ回路用出さ
れる。したがって、ビットパターン（ａＯｌ・・・ａ
９ ）が予め設定されるビットパターン（ｂ ｏ 。
れる。したがって、ビットパターン（ａＯｌ・・・ａ
９ ）が予め設定されるビットパターン（ｂ ｏ 。
”’、ｂ９）と一致すると、各Ｅｘｃｌｕｓｉｖｅ Ｏ
Ｒ回路ｅｉ（ｉ−Ｑ、・・・、９）の出力は“０”とな
り、これによりＮＯＲＯＲ回路用力はａ１′となる。
Ｒ回路ｅｉ（ｉ−Ｑ、・・・、９）の出力は“０”とな
り、これによりＮＯＲＯＲ回路用力はａ１′となる。
すなわち、一致しているかどうかを検出することができ
る。
る。
以上により本実施例によればテストピンを増すことなく
集積回路を通常動作モートからテストモードに切換える
ことができる。
集積回路を通常動作モートからテストモードに切換える
ことができる。
本発明のテスト回路によれば、テストピンを増すことな
く、集積回路を通常動作モードからテストモードに切換
えることができる。
く、集積回路を通常動作モードからテストモードに切換
えることができる。
第１図は本発明による集積回路のテスト回路の一実施例
を示すブロック図、第２図は、第１図に示した比較器３
の構成の一例を示す回路図である。 １・・・入力端子、２・・・シフトレジスタ、３・・・
比較器、 ４・・・フリップフロップ、 ５・・・内部回路。
を示すブロック図、第２図は、第１図に示した比較器３
の構成の一例を示す回路図である。 １・・・入力端子、２・・・シフトレジスタ、３・・・
比較器、 ４・・・フリップフロップ、 ５・・・内部回路。
Claims (1)
- 集積回路に内蔵され、テスト信号に基づいて、前記集積
回路を通常動作モードからテストモードに切換える集積
回路のテスト回路において、前記集積回路の入力端子に
入力される入力信号の時系列を記憶する記憶部と、この
記憶部に記憶されたビットパターンと予め設定されるパ
ターンとを比較し、一致しているときに一致信号を出力
する比較部と、この比較部から出力される一致信号に基
づいて前記テスト信号を発生するテスト信号発生部とを
設けたことを特徴とする集積回路のテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63215909A JPH0262984A (ja) | 1988-08-30 | 1988-08-30 | 集積回路のテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63215909A JPH0262984A (ja) | 1988-08-30 | 1988-08-30 | 集積回路のテスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0262984A true JPH0262984A (ja) | 1990-03-02 |
Family
ID=16680260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63215909A Pending JPH0262984A (ja) | 1988-08-30 | 1988-08-30 | 集積回路のテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0262984A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07146344A (ja) * | 1993-11-25 | 1995-06-06 | Nec Corp | 論理回路およびその試験方法 |
| JPH09171060A (ja) * | 1995-12-21 | 1997-06-30 | Nec Corp | 半導体集積回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60140834A (ja) * | 1983-12-28 | 1985-07-25 | Nec Corp | テスト回路内蔵型半導体集積回路 |
-
1988
- 1988-08-30 JP JP63215909A patent/JPH0262984A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60140834A (ja) * | 1983-12-28 | 1985-07-25 | Nec Corp | テスト回路内蔵型半導体集積回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07146344A (ja) * | 1993-11-25 | 1995-06-06 | Nec Corp | 論理回路およびその試験方法 |
| JPH09171060A (ja) * | 1995-12-21 | 1997-06-30 | Nec Corp | 半導体集積回路 |
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