JPH02116080A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH02116080A JPH02116080A JP63270017A JP27001788A JPH02116080A JP H02116080 A JPH02116080 A JP H02116080A JP 63270017 A JP63270017 A JP 63270017A JP 27001788 A JP27001788 A JP 27001788A JP H02116080 A JPH02116080 A JP H02116080A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- circuit
- clock
- address
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 24
- 230000015654 memory Effects 0.000 claims abstract description 36
- 238000010586 diagram Methods 0.000 description 5
- 230000010355 oscillation Effects 0.000 description 1
Landscapes
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は半導体メモリに関し、特にメモリのテスト用回
路を内蔵する半導体メモリに間する。
路を内蔵する半導体メモリに間する。
［従来の技術］
従来例としては、第３図に示すようにメモリ１０とこれ
を制御する制御回路９Ｃからなり、メモ［発明が解決し
ようとする問題点］ 上述した従来の半導体メモリ１ｃは、アドレス入力端子
２ｂ、書込データ端子３ａ及び読出出力端子５が直接半
導体メモリＩＣの外部へ接続されていたため、メモリ１
０の動作の確認を行うためにはＬＳＩテスター時の外部
の装置を使用してアドレス入力、書込データや制御系入
力を発生し、メモリの出力を外部の装置で発生した期待
値と当該装置内で比較していたため、ＬＳＩテスターな
どの外部の装置の性能以上の動作速度での半導体メモリ
のテストは行えないという欠点がある。
を制御する制御回路９Ｃからなり、メモ［発明が解決し
ようとする問題点］ 上述した従来の半導体メモリ１ｃは、アドレス入力端子
２ｂ、書込データ端子３ａ及び読出出力端子５が直接半
導体メモリＩＣの外部へ接続されていたため、メモリ１
０の動作の確認を行うためにはＬＳＩテスター時の外部
の装置を使用してアドレス入力、書込データや制御系入
力を発生し、メモリの出力を外部の装置で発生した期待
値と当該装置内で比較していたため、ＬＳＩテスターな
どの外部の装置の性能以上の動作速度での半導体メモリ
のテストは行えないという欠点がある。
［発明の従来波、術に対する相違点コ
上述した従来の半導体メモリに対し、本発明は半導体メ
モリ内部にテスト用回路としてアドレス及びクロック発
生回路またはアドレス、クロック。
モリ内部にテスト用回路としてアドレス及びクロック発
生回路またはアドレス、クロック。
データ発生回路及び比較回路を有するという相違点を有
する。
する。
［問題点を解決するための手段］
本発明の半導体メモリは、半導体メモリ内部にテスト時
のアドレスデータ、クロックなどを発生させるアドレス
発生回路、クロック発生回路を有したものである。そし
て、さらに具体的には、これら回路の他にメモリの、ア
ドレス人力をテスト時に外部入力から内部のアドレス発
生回路の出力へ接続するセレクタと、これらを制御する
制御回路を有したものである。そして、本発明の半導体
メモリとしての好ましい態様は、これらの回路の他にテ
スト時の書込データや、メモリの出力期待値を発生する
データ発生回路、メモリの出力とデータ出力回路の出力
期待値を比較する比較回路及び、メモリの書込データを
テスト時に外部入力から内部のデータ発生回路の出力へ
接続するセレクタを有したものである。
のアドレスデータ、クロックなどを発生させるアドレス
発生回路、クロック発生回路を有したものである。そし
て、さらに具体的には、これら回路の他にメモリの、ア
ドレス人力をテスト時に外部入力から内部のアドレス発
生回路の出力へ接続するセレクタと、これらを制御する
制御回路を有したものである。そして、本発明の半導体
メモリとしての好ましい態様は、これらの回路の他にテ
スト時の書込データや、メモリの出力期待値を発生する
データ発生回路、メモリの出力とデータ出力回路の出力
期待値を比較する比較回路及び、メモリの書込データを
テスト時に外部入力から内部のデータ発生回路の出力へ
接続するセレクタを有したものである。
［実施例］
次に、本発明を実施例により説明する。
第１図は本発明の一実施例の構成図である。半導体メモ
リ１ａはメモリ１０を中心に外部端子としてアドレス入
力端子２ａ、データ入力端子３ａ。
リ１ａはメモリ１０を中心に外部端子としてアドレス入
力端子２ａ、データ入力端子３ａ。
制御入力端子４ａ、読出出力端子５．及びテスト時のク
ロックを出力するクロックモニタ端子１１を有する。さ
らに、半導体メモリ１ａはメモリ１０のアドレス入力を
アドレス入力端子２ａからの外部入力と内部のアドレス
発生回路７の出力とを切り換えるセレクタ８ａと、テス
ト時のクロックを発生する可変長のリングオシレータよ
りなるクロック発生回路６と、このクロックによりメモ
リ１０に加えるアドレスを発生するカウンタを中心とし
たアドレス発生回路７と、これらの回路とメモリの書込
・読出時の制御を行う制御回路９ａとを有し、メモリ１
０の出力は直接、続出出力端子５へ接続されている。
ロックを出力するクロックモニタ端子１１を有する。さ
らに、半導体メモリ１ａはメモリ１０のアドレス入力を
アドレス入力端子２ａからの外部入力と内部のアドレス
発生回路７の出力とを切り換えるセレクタ８ａと、テス
ト時のクロックを発生する可変長のリングオシレータよ
りなるクロック発生回路６と、このクロックによりメモ
リ１０に加えるアドレスを発生するカウンタを中心とし
たアドレス発生回路７と、これらの回路とメモリの書込
・読出時の制御を行う制御回路９ａとを有し、メモリ１
０の出力は直接、続出出力端子５へ接続されている。
すなわち、テスト時には制御系入力端子４ａからの人力
及びクロック発生回路６からのクロックで制御回路９ａ
を作動させ、セレクタ８ａの切換によりアドレス発生回
路７の出力をメモリ１０のアドレス入力とする。そして
、続出出力端子５からのメモリ出力でテストを行う。こ
の場合、アドレス発生回路７は内部のカウンタの構成に
より、発生するアドレスのデータの組合せを変更してテ
ストパターンを変更することもできる。
及びクロック発生回路６からのクロックで制御回路９ａ
を作動させ、セレクタ８ａの切換によりアドレス発生回
路７の出力をメモリ１０のアドレス入力とする。そして
、続出出力端子５からのメモリ出力でテストを行う。こ
の場合、アドレス発生回路７は内部のカウンタの構成に
より、発生するアドレスのデータの組合せを変更してテ
ストパターンを変更することもできる。
第２図は本発明の他の実施例の構成図である。
本実施例では、半導体メモリｌｂは前期実施例の半導体
メモリ１ａと同様のアドレス入力回路を有し、書込デー
タ端子３ｂはセレクタ８ｂを介してメモリ１０へ人力さ
れている。カウンタを中心に構成された一データ発生回
路１２はテスト時の書込データ及びメモリ１０の出力期
待値をアドレス発生回路７の発生するアドレスに応じて
クロック発生回路６０発生したクロックにより発生する
。セレクタ８ｂはテスト時にメモリ１０の書込データ入
力を書込データ端子３ｂの外部入力からデータ発生回路
１２の出力へ切り換えるものである。比較回路１４はメ
モリ１０の読出出力端子５と同じデータと、データ発生
回路１２で発生された出力期待値を比較し、不良時にテ
スト結果出力端子１３に不良信号を出力するものである
。
メモリ１ａと同様のアドレス入力回路を有し、書込デー
タ端子３ｂはセレクタ８ｂを介してメモリ１０へ人力さ
れている。カウンタを中心に構成された一データ発生回
路１２はテスト時の書込データ及びメモリ１０の出力期
待値をアドレス発生回路７の発生するアドレスに応じて
クロック発生回路６０発生したクロックにより発生する
。セレクタ８ｂはテスト時にメモリ１０の書込データ入
力を書込データ端子３ｂの外部入力からデータ発生回路
１２の出力へ切り換えるものである。比較回路１４はメ
モリ１０の読出出力端子５と同じデータと、データ発生
回路１２で発生された出力期待値を比較し、不良時にテ
スト結果出力端子１３に不良信号を出力するものである
。
すなわち、テスト時には制御系入力端子４ｂの入力及び
クロックにより制御回路９ｂを作動させ、セレクタ８ａ
で切り換えてアドレス発生回路７の出力をメモリ１０の
アドレス入力とすると共に、これに同期してセレクタ８
ｂで切り換えてデータ発生回路１２の出力をメモリ１０
のデータ入力とする。そして、比較回路１４からの信号
をテスト結果出力端子１３から見ることによりテストを
行う。
クロックにより制御回路９ｂを作動させ、セレクタ８ａ
で切り換えてアドレス発生回路７の出力をメモリ１０の
アドレス入力とすると共に、これに同期してセレクタ８
ｂで切り換えてデータ発生回路１２の出力をメモリ１０
のデータ入力とする。そして、比較回路１４からの信号
をテスト結果出力端子１３から見ることによりテストを
行う。
この実施例では、半導体メモリｌｂ内でメモリ１０のテ
ストに必要なアドレス書込データ、出力期待値が発生で
き、メモリ１０の出力と期待値が内部で比較できるため
、制御系入力端子４ｂからの入力のみでメモリ１０のセ
ルフテストが行えるという利点がある。
ストに必要なアドレス書込データ、出力期待値が発生で
き、メモリ１０の出力と期待値が内部で比較できるため
、制御系入力端子４ｂからの入力のみでメモリ１０のセ
ルフテストが行えるという利点がある。
［発明の効果］
以上説明したように本発明は半導体メモリ内部にクロッ
ク発生回路とアドレス発生回路を有することにより外部
の発振回路やＬＳＩテスターを使用せずに半導体メモリ
の続出サイクルテストが行える。さらに、データ発生回
路や比較回路を有することにより、半導体メモリ内部で
書込みや読出のセルフテストを行うことができる。従っ
て、ＬＳＩテストなどの外部の装置の性能以上の動作速
度でのテストが実現できるという効果を有する。
ク発生回路とアドレス発生回路を有することにより外部
の発振回路やＬＳＩテスターを使用せずに半導体メモリ
の続出サイクルテストが行える。さらに、データ発生回
路や比較回路を有することにより、半導体メモリ内部で
書込みや読出のセルフテストを行うことができる。従っ
て、ＬＳＩテストなどの外部の装置の性能以上の動作速
度でのテストが実現できるという効果を有する。
特に、ＬＳＩテスターの性能より高速動作を行う超高速
ＲＡＭのような半導体メモリのテストが制御回路の入力
のみてテスト周波数やテストパターンを変更しながらメ
モリの良・不良の結果の出力を見ることにより、低速の
安価なＬＳＩテスターで行えるという効果がある。
ＲＡＭのような半導体メモリのテストが制御回路の入力
のみてテスト周波数やテストパターンを変更しながらメ
モリの良・不良の結果の出力を見ることにより、低速の
安価なＬＳＩテスターで行えるという効果がある。
第１図は本発明の一実施例の構成図、第２図は本発明の
他の一実施例の構成図、第３図は従来の半導体メモリの
構成図である。 ｌａ。 ２ａ。 ３ａ。 ４ａ。 ８ａ。 ９ａ。 １０・ １１・ １２・ １３・ １４・ ｌｂ。 ２ｂ ・ ３ｂ ・ ４ｂ。 ８ｂ ・ ９ｂ。
他の一実施例の構成図、第３図は従来の半導体メモリの
構成図である。 ｌａ。 ２ａ。 ３ａ。 ４ａ。 ８ａ。 ９ａ。 １０・ １１・ １２・ １３・ １４・ ｌｂ。 ２ｂ ・ ３ｂ ・ ４ｂ。 ８ｂ ・ ９ｂ。
Claims (1)
- メモリと該メモリの制御を行う制御回路からなる半導体
メモリにおいて、前記メモリのテスト回路として、テス
ト時のアドレスを発生するアドレス発生回路と、前記ア
ドレス発生回路と前記制御回路のテスト時のクロックを
発生するクロック発生回路を有することを特徴とする半
導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63270017A JPH02116080A (ja) | 1988-10-25 | 1988-10-25 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63270017A JPH02116080A (ja) | 1988-10-25 | 1988-10-25 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02116080A true JPH02116080A (ja) | 1990-04-27 |
Family
ID=17480383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63270017A Pending JPH02116080A (ja) | 1988-10-25 | 1988-10-25 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02116080A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0567399A (ja) * | 1991-06-28 | 1993-03-19 | Mitsubishi Electric Corp | バーンインモード確認手段を有する半導体記憶装置 |
| JP2008065862A (ja) * | 2006-09-04 | 2008-03-21 | System Fabrication Technologies Inc | 半導体記憶装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6325749A (ja) * | 1986-07-18 | 1988-02-03 | Nec Corp | 半導体記憶素子 |
| JPS63184989A (ja) * | 1987-01-28 | 1988-07-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH0196898A (ja) * | 1987-10-07 | 1989-04-14 | Toshiba Corp | 自己診断機能付き半導体記憶装置 |
-
1988
- 1988-10-25 JP JP63270017A patent/JPH02116080A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6325749A (ja) * | 1986-07-18 | 1988-02-03 | Nec Corp | 半導体記憶素子 |
| JPS63184989A (ja) * | 1987-01-28 | 1988-07-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH0196898A (ja) * | 1987-10-07 | 1989-04-14 | Toshiba Corp | 自己診断機能付き半導体記憶装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0567399A (ja) * | 1991-06-28 | 1993-03-19 | Mitsubishi Electric Corp | バーンインモード確認手段を有する半導体記憶装置 |
| JP2008065862A (ja) * | 2006-09-04 | 2008-03-21 | System Fabrication Technologies Inc | 半導体記憶装置 |
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