JPH07169299A - アドレスデータ発生装置 - Google Patents
アドレスデータ発生装置Info
- Publication number
- JPH07169299A JPH07169299A JP6214061A JP21406194A JPH07169299A JP H07169299 A JPH07169299 A JP H07169299A JP 6214061 A JP6214061 A JP 6214061A JP 21406194 A JP21406194 A JP 21406194A JP H07169299 A JPH07169299 A JP H07169299A
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- JP
- Japan
- Prior art keywords
- address data
- counter
- memory
- count
- address
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/20—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits using counters or linear-feedback shift registers [LFSR]
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/263—Generation of test inputs, e.g. test vectors, patterns or sequences ; with adaptation of the tested hardware for testability with external testers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
- G06F2201/88—Monitoring involving counting
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Dram (AREA)
- Electronic Switches (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Image Input (AREA)
Abstract
(57)【要約】
【目的】 任意に選択されたメモリ位置から順次メモリ
にアクセスするためのアドレスデータを発生させうる装
置を提供する。 【構成】 第１基準アドレスデータを設定する第１DIP
スイッチ30と、第１基準アドレスデータを第１初期カウ
ントとしてロードし、第１初期カウントを一つずつ増加
させ、増加されたカウントを下位アドレスデータとして
メモリに提供し、増加されたカウントが所定の値に到達
するとキャリ信号を発生する第１カウンタ10と、第２基
準アドレスデータを設定する第２DIP スイッチ40と、第
２基準アドレスデータを第２初期カウントとしてロード
し、第２初期カウントをキャリ信号に応答し一つずつ増
加させて、増加されたカウントを上位アドレスデータと
してメモリに提供する第２カウンタ20と、キャリ信号を
第２カウンタに結合させるAND ゲート15と、第１および
第２制御信号を発生するための制御装置50を含む。
にアクセスするためのアドレスデータを発生させうる装
置を提供する。 【構成】 第１基準アドレスデータを設定する第１DIP
スイッチ30と、第１基準アドレスデータを第１初期カウ
ントとしてロードし、第１初期カウントを一つずつ増加
させ、増加されたカウントを下位アドレスデータとして
メモリに提供し、増加されたカウントが所定の値に到達
するとキャリ信号を発生する第１カウンタ10と、第２基
準アドレスデータを設定する第２DIP スイッチ40と、第
２基準アドレスデータを第２初期カウントとしてロード
し、第２初期カウントをキャリ信号に応答し一つずつ増
加させて、増加されたカウントを上位アドレスデータと
してメモリに提供する第２カウンタ20と、キャリ信号を
第２カウンタに結合させるAND ゲート15と、第１および
第２制御信号を発生するための制御装置50を含む。
Description
【０００１】
【産業上の利用分野】本発明はアドレスデータを発生さ
せるための装置に関する。さらに詳しくは、テストパタ
ーン発生器で用いられ、任意に選択されたメモリ位置か
らメモリに順次アクセスするためのアドレスデータを発
生させうる装置に関する。
せるための装置に関する。さらに詳しくは、テストパタ
ーン発生器で用いられ、任意に選択されたメモリ位置か
らメモリに順次アクセスするためのアドレスデータを発
生させうる装置に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】一般
に、IC（integrated circuit）を分析するのに多様なテ
ストパターン発生器が用いられてきた。テストパターン
発生器は半導体ICをテストするためのICテスタの一部を
形成し、テストパターンを発生するが、各々のテストパ
ターンはテストされるICに印加されるテストデータとテ
ストされたICからの出力データとを比較するための基準
値を含む。
に、IC（integrated circuit）を分析するのに多様なテ
ストパターン発生器が用いられてきた。テストパターン
発生器は半導体ICをテストするためのICテスタの一部を
形成し、テストパターンを発生するが、各々のテストパ
ターンはテストされるICに印加されるテストデータとテ
ストされたICからの出力データとを比較するための基準
値を含む。
【０００３】通常、テストパターン発生器は多数のテス
トパターンを貯蔵するメモリと、メモリに貯蔵されたテ
ストパターンを順次にアクセスするためのアドレスデー
タを発生させるアドレス発生器とを含む。
トパターンを貯蔵するメモリと、メモリに貯蔵されたテ
ストパターンを順次にアクセスするためのアドレスデー
タを発生させるアドレス発生器とを含む。
【０００４】しかし、通常のアドレス発生器は、メモリ
に貯蔵されたテストパターンのある部分に選択的にアク
セス可能であるという適応性を有するアドレスデータを
発生することが困難であった。
に貯蔵されたテストパターンのある部分に選択的にアク
セス可能であるという適応性を有するアドレスデータを
発生することが困難であった。
【０００５】したがって、本発明の主な目的は任意に選
択されたメモリ位置からメモリにアクセスするためのア
ドレスデータを発生させうる装置を提供することであ
る。
択されたメモリ位置からメモリにアクセスするためのア
ドレスデータを発生させうる装置を提供することであ
る。
【０００６】
【課題を解決するための手段】本発明のアドレスデータ
発生装置は、上位アドレスおよび下位アドレスデータを
有し、メモリを任意に選択されたメモリ位置から順次に
アクセスするためのアドレスデータ発生装置において、
前記装置は、前記第１基準アドレスデータを第１制御信
号に応答して、第１初期カウントとしてロードし、前記
第１初期カウントを一つずつ増加させて、その増加され
たカウントを下位アドレスデータとして前記メモリに提
供し、前記増加されたカウントが所定の値に到達する
と、キャリ信号を発生する第１カウント手段と、第２基
準アドレスデータを手動で設定するための第２手段と、
前記第２基準アドレスデータを前記第１制御信号に応答
して、第２初期カウントとしてロードし、前記第２初期
カウントを前記キャリ信号に応答し一つずつ増加させ
て、その増加されたカウントを上位アドレスデータとし
て前記メモリに提供する第２カウント手段と、第２制御
信号に応答して、前記キャリ信号を前記第２カウント手
段に結合させる結合手段と、前記第１および第２制御信
号を発生するための制御手段を含むことを特徴としてい
る。
発生装置は、上位アドレスおよび下位アドレスデータを
有し、メモリを任意に選択されたメモリ位置から順次に
アクセスするためのアドレスデータ発生装置において、
前記装置は、前記第１基準アドレスデータを第１制御信
号に応答して、第１初期カウントとしてロードし、前記
第１初期カウントを一つずつ増加させて、その増加され
たカウントを下位アドレスデータとして前記メモリに提
供し、前記増加されたカウントが所定の値に到達する
と、キャリ信号を発生する第１カウント手段と、第２基
準アドレスデータを手動で設定するための第２手段と、
前記第２基準アドレスデータを前記第１制御信号に応答
して、第２初期カウントとしてロードし、前記第２初期
カウントを前記キャリ信号に応答し一つずつ増加させ
て、その増加されたカウントを上位アドレスデータとし
て前記メモリに提供する第２カウント手段と、第２制御
信号に応答して、前記キャリ信号を前記第２カウント手
段に結合させる結合手段と、前記第１および第２制御信
号を発生するための制御手段を含むことを特徴としてい
る。
【０００７】
【実施例】つぎに、本発明の実施例について図面を参照
しながらより詳しく説明する。
しながらより詳しく説明する。
【０００８】図１には、本発明の一実施例にかかわるア
ドレス発生器が示されている。図１において、アドレス
発生器は任意に選択されたメモリ位置を選択的にアクセ
スするためのアドレスデータを発生し、前記アドレスデ
ータは上位アドレスおよび下位アドレスデータを有す
る。
ドレス発生器が示されている。図１において、アドレス
発生器は任意に選択されたメモリ位置を選択的にアクセ
スするためのアドレスデータを発生し、前記アドレスデ
ータは上位アドレスおよび下位アドレスデータを有す
る。
【０００９】アドレス発生器は第１および第２DIP スイ
ッチ30、40と、第１および第２カウンタ10、20と、制御
装置50とを含む。当該技術分野で知られているとおり、
初期カウントを有するプリセットカウンタがカウンタ1
0、20として用いられうる。第１カウンタ10は第１DIP
スイッチ30から第１基準アドレスデータを第１初期カウ
ントとしてロードして、下位M-ビット（たとえば、4-ビ
ット）アドレスデータを生成する。第２カウンタ20は第
２DIP スイッチ40から第２基準アドレスデータを第２初
期カウントとしてロードして、上位M-ビット（たとえ
ば、4-ビット）アドレスデータを生成する。上位および
下位M-ビットアドレスデータはメモリ60にアクセスする
２Ｍービットアドレスデータ形態である。カウンタ10、
20は制御装置50によりイネーブルされる。制御装置50は
第１および第２制御信号を発生するが、第１制御信号は
第１および第２カウンタ10、20に印加され、第２制御信
号はAND ゲート15に印加される。
ッチ30、40と、第１および第２カウンタ10、20と、制御
装置50とを含む。当該技術分野で知られているとおり、
初期カウントを有するプリセットカウンタがカウンタ1
0、20として用いられうる。第１カウンタ10は第１DIP
スイッチ30から第１基準アドレスデータを第１初期カウ
ントとしてロードして、下位M-ビット（たとえば、4-ビ
ット）アドレスデータを生成する。第２カウンタ20は第
２DIP スイッチ40から第２基準アドレスデータを第２初
期カウントとしてロードして、上位M-ビット（たとえ
ば、4-ビット）アドレスデータを生成する。上位および
下位M-ビットアドレスデータはメモリ60にアクセスする
２Ｍービットアドレスデータ形態である。カウンタ10、
20は制御装置50によりイネーブルされる。制御装置50は
第１および第２制御信号を発生するが、第１制御信号は
第１および第２カウンタ10、20に印加され、第２制御信
号はAND ゲート15に印加される。
【００１０】DIP スイッチ30、40は、第１制御信号の正
エッジ（positive edge ）において、第１および第２カ
ウンタ10、20に第１および第２初期カウントとしてロー
ドされる第１および第２基準アドレスデータを発生する
ため、ユーザーにより手動で設定される。
エッジ（positive edge ）において、第１および第２カ
ウンタ10、20に第１および第２初期カウントとしてロー
ドされる第１および第２基準アドレスデータを発生する
ため、ユーザーにより手動で設定される。
【００１１】詳述すれば、第１カウンタ10は、制御装置
50からライン52を経てイネーブル端子E1に印加される論
理値「１」を有する第１制御信号によりイネーブルされ
る。イネーブルされた第１カウンタ10は端子LD1 へ同時
に印加される第１制御信号の正エッジに応答して、第１
DIP スイッチ30からライン32を経て端子LOAD1 に印加さ
れるM-ビットの第１基準アドレスデータを第１初期カウ
ントとしてロードし、クロックパルスP1（たとえば、50
％のデューティサイクル矩形波）が端子CLK1に印加され
る時ごとに、第１初期カウントを一つずつ増加させて、
その増加されたカウントを出力端子Q1からライン12上に
下位4-ビットアドレスデータとして出力する。また、第
１カウンタ10は増加されたカウントが所定の値（たとえ
ば、２進数1111）に到達されるごとに、論理値「１」の
キャリ信号を端子C1より生成して、それをライン14を経
てAND ゲート15の第１入力へ提供する。AND ゲート15の
第２入力には、制御装置50からライン54を経て第２制御
信号が印加される。AND ゲート15の出力は、二つの入力
が論理値「１」であるとき、論理値「１」となり、それ
以外の入力のときは論理値「０」となる。したがって、
AND ゲート15は第１入力に印加されたキャリ信号と第２
制御信号が同時に論理値「１」になるときだけ、論理値
「１」を出力する。
50からライン52を経てイネーブル端子E1に印加される論
理値「１」を有する第１制御信号によりイネーブルされ
る。イネーブルされた第１カウンタ10は端子LD1 へ同時
に印加される第１制御信号の正エッジに応答して、第１
DIP スイッチ30からライン32を経て端子LOAD1 に印加さ
れるM-ビットの第１基準アドレスデータを第１初期カウ
ントとしてロードし、クロックパルスP1（たとえば、50
％のデューティサイクル矩形波）が端子CLK1に印加され
る時ごとに、第１初期カウントを一つずつ増加させて、
その増加されたカウントを出力端子Q1からライン12上に
下位4-ビットアドレスデータとして出力する。また、第
１カウンタ10は増加されたカウントが所定の値（たとえ
ば、２進数1111）に到達されるごとに、論理値「１」の
キャリ信号を端子C1より生成して、それをライン14を経
てAND ゲート15の第１入力へ提供する。AND ゲート15の
第２入力には、制御装置50からライン54を経て第２制御
信号が印加される。AND ゲート15の出力は、二つの入力
が論理値「１」であるとき、論理値「１」となり、それ
以外の入力のときは論理値「０」となる。したがって、
AND ゲート15は第１入力に印加されたキャリ信号と第２
制御信号が同時に論理値「１」になるときだけ、論理値
「１」を出力する。
【００１２】また、第２カウンタ20も制御装置50からラ
イン52を経てイネーブル端子E2に印加された論理値
「１」の第１制御信号によりイネーブルされる。イネー
ブルされた第２カウンタ20は端子LD2 へ印加される第１
制御信号の正エッジに応答して、第２DIP スイッチ40か
らライン42を経て端子LOAD2 へ印加されるM-ビットの第
２基準アドレスデータを第２初期カウントとしてロード
し、端子CLK2に印加される第２クロックパルスP2（すな
わち、AND ゲート15の出力）に同期させて、第２初期カ
ウントを一つずつ増加させ、その増加されたカウントを
出力端子Q2でライン22上に上位M-ビットアドレスデータ
として出力する。第２カウンタ20の端子C2は接地され
る。
イン52を経てイネーブル端子E2に印加された論理値
「１」の第１制御信号によりイネーブルされる。イネー
ブルされた第２カウンタ20は端子LD2 へ印加される第１
制御信号の正エッジに応答して、第２DIP スイッチ40か
らライン42を経て端子LOAD2 へ印加されるM-ビットの第
２基準アドレスデータを第２初期カウントとしてロード
し、端子CLK2に印加される第２クロックパルスP2（すな
わち、AND ゲート15の出力）に同期させて、第２初期カ
ウントを一つずつ増加させ、その増加されたカウントを
出力端子Q2でライン22上に上位M-ビットアドレスデータ
として出力する。第２カウンタ20の端子C2は接地され
る。
【００１３】2M- ビット（すなわち、Ｍが４であれば8-
ビット）アドレスデータはライン12上の下位M-ビットア
ドレスデータと、ライン22上の上位M-ビットアドレスデ
ータにより形成され、ライン62を経てメモリ60へ印加さ
れ、かつ、ライン56を経て制御装置50に提供される。第
２制御信号が論理値「０」であり、制御装置50に提供さ
れる下位4-ビットアドレスが２進数1111であるばあい
か、または第２制御信号が論理値「１」であり、ライン
56を通じて制御装置50に提供される下位および上位4-ビ
ットアドレスデータが２進数1111であるばあいは、制御
装置50は論理値「０」である第１制御信号を発生する。
このとき、カウンタ10および20はディスエーブルされ
る。
ビット）アドレスデータはライン12上の下位M-ビットア
ドレスデータと、ライン22上の上位M-ビットアドレスデ
ータにより形成され、ライン62を経てメモリ60へ印加さ
れ、かつ、ライン56を経て制御装置50に提供される。第
２制御信号が論理値「０」であり、制御装置50に提供さ
れる下位4-ビットアドレスが２進数1111であるばあい
か、または第２制御信号が論理値「１」であり、ライン
56を通じて制御装置50に提供される下位および上位4-ビ
ットアドレスデータが２進数1111であるばあいは、制御
装置50は論理値「０」である第１制御信号を発生する。
このとき、カウンタ10および20はディスエーブルされ
る。
【００１４】前述した、本発明の好ましい実施例にかか
わるアドレス発生器の動作を、図２を参照して説明す
る。たとえば、第２制御信号が論理値「０」であり、第
１および第２基準アドレスデータが２進数0001（ポジシ
ョンＡ）および0010（ポジションＡ′）であれば、第１
カウンタ10は0001から1111までカウントして、ポジショ
ンＡとポジションＢとの間のアドレスデータ（たとえ
ば、0001〜1111）を下位4-ビットアドレスデータとして
ライン12上に順次提供し、第２カウンタ20はロードされ
た第２基準アドレスデータ（すなわち、0010）を上位4-
ビットアドレスデータとしてライン22上に提供する。し
たがって、8-ビットアドレスデータ（すなわち、001000
01〜00101111）が順次メモリ60に印加されて8-ビットア
ドレスデータに相当するメモリ位置が順次スキャニング
される。もし、第２制御信号が論理値「１」であり、第
１および第２基準アドレスデータが各々２進数0001（ポ
ジションＡ）および0010（ポジションＡ′）であれば、
第１カウンタ10は次の２進数シーケンス:0001,001
0,...,1110,1111,0000,0001,...,1110,1111（ポジショ
ンＡからポジションＤまで）を発生させて、ポジション
ＡとＤとのあいだのアドレスデータを下位4-ビットアド
レスデータとしてライン12上に順次提供する。第２カウ
ンタ20は第１カウンタ10の出力が1111から0000に変わる
とき、第２初期カウントを一つずつ増加させる。たとえ
ば、第１カウンタ10の出力が1111（たとえば、ポジショ
ンＢ）から0000（ポジションＣ）に変わるとき、第２カ
ウンタ20は0010（ポジションＢ′）から0011（ポジショ
ンＣ′）に変わる。したがって、8-ビットアドレスデー
タ（すなわち、00100001〜11111111）がメモリ60に印加
されて、8-ビットアドレスデータに相当するメモリ位置
が順次スキャニングされる。
わるアドレス発生器の動作を、図２を参照して説明す
る。たとえば、第２制御信号が論理値「０」であり、第
１および第２基準アドレスデータが２進数0001（ポジシ
ョンＡ）および0010（ポジションＡ′）であれば、第１
カウンタ10は0001から1111までカウントして、ポジショ
ンＡとポジションＢとの間のアドレスデータ（たとえ
ば、0001〜1111）を下位4-ビットアドレスデータとして
ライン12上に順次提供し、第２カウンタ20はロードされ
た第２基準アドレスデータ（すなわち、0010）を上位4-
ビットアドレスデータとしてライン22上に提供する。し
たがって、8-ビットアドレスデータ（すなわち、001000
01〜00101111）が順次メモリ60に印加されて8-ビットア
ドレスデータに相当するメモリ位置が順次スキャニング
される。もし、第２制御信号が論理値「１」であり、第
１および第２基準アドレスデータが各々２進数0001（ポ
ジションＡ）および0010（ポジションＡ′）であれば、
第１カウンタ10は次の２進数シーケンス:0001,001
0,...,1110,1111,0000,0001,...,1110,1111（ポジショ
ンＡからポジションＤまで）を発生させて、ポジション
ＡとＤとのあいだのアドレスデータを下位4-ビットアド
レスデータとしてライン12上に順次提供する。第２カウ
ンタ20は第１カウンタ10の出力が1111から0000に変わる
とき、第２初期カウントを一つずつ増加させる。たとえ
ば、第１カウンタ10の出力が1111（たとえば、ポジショ
ンＢ）から0000（ポジションＣ）に変わるとき、第２カ
ウンタ20は0010（ポジションＢ′）から0011（ポジショ
ンＣ′）に変わる。したがって、8-ビットアドレスデー
タ（すなわち、00100001〜11111111）がメモリ60に印加
されて、8-ビットアドレスデータに相当するメモリ位置
が順次スキャニングされる。
【００１５】以上、本発明を特定の実施例に基づいて説
明したが、本発明の範囲を逸脱することなく、当業者は
種々の改変をなしうる。
明したが、本発明の範囲を逸脱することなく、当業者は
種々の改変をなしうる。
【００１６】
【発明の効果】本発明のアドレスデータ発生器によれ
ば、メモリを任意に選択されたメモリ位置から順次にア
クセス可能なアドレスデータを発生させるので、所望の
テストパターンが貯蔵されたメモリ位置に選択的にアク
セスしうる。さらに、第２制御信号のタイミングを操作
することにより、スキャニングされるメモリ位置の範囲
を任意に変化させることができる。
ば、メモリを任意に選択されたメモリ位置から順次にア
クセス可能なアドレスデータを発生させるので、所望の
テストパターンが貯蔵されたメモリ位置に選択的にアク
セスしうる。さらに、第２制御信号のタイミングを操作
することにより、スキャニングされるメモリ位置の範囲
を任意に変化させることができる。
【図１】本発明による任意に選択されたメモリ位置を順
次にアクセスするためのアドレスデータを発生させうる
アドレスデータ発生器を示す図である。
次にアクセスするためのアドレスデータを発生させうる
アドレスデータ発生器を示す図である。
【図２】本発明によるアドレスデータ発生器の例示的な
動作を説明するためのアドレスデータを示した図であ
る。
動作を説明するためのアドレスデータを示した図であ
る。
１０、２０ 第１および第２カウンタ １５ AND ゲート ３０、４０ DIP スイッチ ５０ 制御装置 ６０ メモリ
Claims (1)
- 【請求項１】 上位アドレスおよび下位アドレスデータ
を有し、任意に選択されたメモリ位置から順次メモリに
アクセスするアドレスデータを発生する装置であって、 第１基準アドレスデータを手動で設定するための第１手
段と、 前記第１基準アドレスデータを第１制御信号に応答し
て、第１初期カウントとしてロードし、前記第１初期カ
ウントを一つずつ増加させて、その増加されたカウント
を下位アドレスデータとして前記メモリに提供し、前記
増加されたカウントが所定の値に到達すると、キャリ信
号を発生する第１カウント手段と、 第２基準アドレスデータを手動で設定するための第２手
段と、 前記第２基準アドレスデータを前記第１制御信号に応答
して、第２初期カウントとしてロードし、前記第２初期
カウントを前記キャリ信号に応答し一つずつ増加させ
て、その増加されたカウントを上位アドレスデータとし
て前記メモリに提供する第２カウント手段と、 第２制御信号に応答して、前記キャリ信号を前記第２カ
ウント手段に結合させる結合手段と、 前記第１および第２制御信号を発生するための制御手段
を含むことを特徴とするアドレスデータ発生装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR93-18026 | 1993-09-08 | ||
| KR1019930018026A KR0131575B1 (ko) | 1993-09-08 | 1993-09-08 | 어드레스 발생회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07169299A true JPH07169299A (ja) | 1995-07-04 |
Family
ID=19363139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6214061A Pending JPH07169299A (ja) | 1993-09-08 | 1994-09-07 | アドレスデータ発生装置 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0642136A3 (ja) |
| JP (1) | JPH07169299A (ja) |
| KR (1) | KR0131575B1 (ja) |
| CN (1) | CN1117167A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100225953A1 (en) * | 2006-03-20 | 2010-09-09 | Ernst Engst | Method and assembly for releasing and configuring specific system operations of a printer or photocopier |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4404519A (en) * | 1980-12-10 | 1983-09-13 | International Business Machine Company | Testing embedded arrays in large scale integrated circuits |
| JPH04178580A (ja) * | 1990-11-14 | 1992-06-25 | Ando Electric Co Ltd | 半導体メモリの故障自己診断装置 |
| JPH0614003A (ja) * | 1991-07-31 | 1994-01-21 | Nec Corp | データ処理回路 |
| EP0573179A3 (en) * | 1992-06-02 | 1996-06-05 | American Telephone & Telegraph | Non-fully-decoded test address generator |
-
1993
- 1993-09-08 KR KR1019930018026A patent/KR0131575B1/ko not_active IP Right Cessation
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1994
- 1994-09-07 JP JP6214061A patent/JPH07169299A/ja active Pending
- 1994-09-08 EP EP94114111A patent/EP0642136A3/en not_active Withdrawn
- 1994-09-08 CN CN94117326A patent/CN1117167A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR950009442A (ko) | 1995-04-24 |
| KR0131575B1 (ko) | 1998-04-24 |
| EP0642136A2 (en) | 1995-03-08 |
| CN1117167A (zh) | 1996-02-21 |
| EP0642136A3 (en) | 1995-08-09 |
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