JP2003161767A - 半導体試験装置 - Google Patents
半導体試験装置Info
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- JP2003161767A JP2003161767A JP2001361288A JP2001361288A JP2003161767A JP 2003161767 A JP2003161767 A JP 2003161767A JP 2001361288 A JP2001361288 A JP 2001361288A JP 2001361288 A JP2001361288 A JP 2001361288A JP 2003161767 A JP2003161767 A JP 2003161767A
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Abstract
(57)【要約】
【課題】 試験用波形を出力する試験用波形生成部の、
低速動作や高速動作における確実な動作の確認が容易な
半導体試験装置を提供する。 【解決手段】 被試験半導体１に送り込むための試験用
波形を生成する試験用波形生成部３を有する半導体試験
装置に、前記試験用波形生成部３が最終的な試験用波形
を生成する過程の途中で生成する内部信号を取り出し、
前記試験用波形生成部３の外部へ出力するテストログ回
路６を設けた。
低速動作や高速動作における確実な動作の確認が容易な
半導体試験装置を提供する。 【解決手段】 被試験半導体１に送り込むための試験用
波形を生成する試験用波形生成部３を有する半導体試験
装置に、前記試験用波形生成部３が最終的な試験用波形
を生成する過程の途中で生成する内部信号を取り出し、
前記試験用波形生成部３の外部へ出力するテストログ回
路６を設けた。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリＩＣ試験用
の半導体試験装置に関し、特に、メモリＩＣに送り込む
試験用波形を生成する試験用波形生成部に関する。
の半導体試験装置に関し、特に、メモリＩＣに送り込む
試験用波形を生成する試験用波形生成部に関する。
【０００２】
【従来の技術】図７は、メモリＩＣ試験用の半導体試験
装置の一従来例の構成を示すブロック図である。この半
導体試験装置は、メモリＩＣであるＤＵＴ２１に試験用
波形等を送り込んで試験を行うものであり、パターン発
生器２２、試験用波形生成部２３、コンパレータ２４、
不良解析メモリ２５を有する。試験用波形生成部２３
は、波形生成器２３ａ、タイミング発生器２３ｂを有す
る。
装置の一従来例の構成を示すブロック図である。この半
導体試験装置は、メモリＩＣであるＤＵＴ２１に試験用
波形等を送り込んで試験を行うものであり、パターン発
生器２２、試験用波形生成部２３、コンパレータ２４、
不良解析メモリ２５を有する。試験用波形生成部２３
は、波形生成器２３ａ、タイミング発生器２３ｂを有す
る。
【０００３】パターン発生器２２が発生するデータパタ
ーンおよびアドレスは、波形生成器２３ａに入力され
る。波形生成器２３ａには、基準クロックも入力され
る。波形生成器２３ａは、入力された基準クロックに従
って動作し、アドレスデータ、タイミング生成信号、カ
ウンタクロックをタイミング発生器２３ｂに送る。タイ
ミング発生器２３ｂは、アドレスデータ、タイミング生
成信号、カウンタクロックに基づいたカウンタ出力を波
形生成器２３ａに返送する。
ーンおよびアドレスは、波形生成器２３ａに入力され
る。波形生成器２３ａには、基準クロックも入力され
る。波形生成器２３ａは、入力された基準クロックに従
って動作し、アドレスデータ、タイミング生成信号、カ
ウンタクロックをタイミング発生器２３ｂに送る。タイ
ミング発生器２３ｂは、アドレスデータ、タイミング生
成信号、カウンタクロックに基づいたカウンタ出力を波
形生成器２３ａに返送する。
【０００４】波形生成器２３ａは、カウンタ出力に基づ
いて試験用波形、制御信号、ストローブを生成し、試験
用波形、制御信号をＤＵＴ２１に送り、ストローブをコ
ンパレータ２４に送る。ＤＵＴ２１は、試験用波形、制
御信号に応じたデータ出力を出力し、出力されたデータ
出力は、コンパレータ２４に入力される。このほか、コ
ンパレータ２４には、タイミング発生器２３ｂから出力
された判定信号と、パターン発生器２２から出力された
期待パターンとが入力される。
いて試験用波形、制御信号、ストローブを生成し、試験
用波形、制御信号をＤＵＴ２１に送り、ストローブをコ
ンパレータ２４に送る。ＤＵＴ２１は、試験用波形、制
御信号に応じたデータ出力を出力し、出力されたデータ
出力は、コンパレータ２４に入力される。このほか、コ
ンパレータ２４には、タイミング発生器２３ｂから出力
された判定信号と、パターン発生器２２から出力された
期待パターンとが入力される。
【０００５】そして、このコンパレータ２４は、判定信
号およびストローブが示すタイミングで、ＤＵＴ２１か
ら出力されたデータ出力と、期待パターンとを比較し、
比較結果を測定結果データとして不良解析メモリ２５に
送る。不良解析メモリ２５は、パターン発生器２２から
出力されたアドレスを入力し、入力したアドレスと、測
定結果データとを関連付けて記憶する。
号およびストローブが示すタイミングで、ＤＵＴ２１か
ら出力されたデータ出力と、期待パターンとを比較し、
比較結果を測定結果データとして不良解析メモリ２５に
送る。不良解析メモリ２５は、パターン発生器２２から
出力されたアドレスを入力し、入力したアドレスと、測
定結果データとを関連付けて記憶する。
【０００６】
【発明が解決しようとする課題】最近では、多種多様な
メモリＩＣが存在するので、このようなメモリＩＣを試
験する半導体試験装置も、多種多様な（低速や高速の）
試験用波形を出力する必要がある。このとき、上記の半
導体試験装置において、試験用波形を出力する試験用波
形生成部の動作を確認するには、試験用波形生成部の最
終的な出力信号である試験用波形、制御信号、ストロー
ブを確認するしかなかったので、低速動作や高速動作に
おける確実な動作の確認が困難であった。
メモリＩＣが存在するので、このようなメモリＩＣを試
験する半導体試験装置も、多種多様な（低速や高速の）
試験用波形を出力する必要がある。このとき、上記の半
導体試験装置において、試験用波形を出力する試験用波
形生成部の動作を確認するには、試験用波形生成部の最
終的な出力信号である試験用波形、制御信号、ストロー
ブを確認するしかなかったので、低速動作や高速動作に
おける確実な動作の確認が困難であった。
【０００７】本発明は、上記の問題を解決するためにな
されたもので、試験用波形を出力する試験用波形生成部
の、低速動作や高速動作における確実な動作の確認が容
易な半導体試験装置を提供するものである。
されたもので、試験用波形を出力する試験用波形生成部
の、低速動作や高速動作における確実な動作の確認が容
易な半導体試験装置を提供するものである。
【０００８】
【課題を解決するための手段】請求項１に記載の発明
は、 被試験半導体に送り込むための試験用波形を生成
する試験用波形生成部を有する半導体試験装置におい
て、前記試験用波形生成部が最終的な試験用波形を生成
する過程の途中で生成する内部信号を取り出し、前記試
験用波形生成部の外部へ出力するテストログ回路を有す
ることを特徴とする半導体試験装置である。
は、 被試験半導体に送り込むための試験用波形を生成
する試験用波形生成部を有する半導体試験装置におい
て、前記試験用波形生成部が最終的な試験用波形を生成
する過程の途中で生成する内部信号を取り出し、前記試
験用波形生成部の外部へ出力するテストログ回路を有す
ることを特徴とする半導体試験装置である。
【０００９】請求項２に記載の発明は、 前記テストロ
グ回路は、前記試験用波形生成部から複数種類の内部信
号を取り出すものであって、取り出した複数種類の内部
信号のうちのいずれかを選択するセレクタを有し、この
セレクタが選択した内部信号を前記試験用波形生成部の
外部へ出力することを特徴とする請求項１に記載の半導
体試験装置である。
グ回路は、前記試験用波形生成部から複数種類の内部信
号を取り出すものであって、取り出した複数種類の内部
信号のうちのいずれかを選択するセレクタを有し、この
セレクタが選択した内部信号を前記試験用波形生成部の
外部へ出力することを特徴とする請求項１に記載の半導
体試験装置である。
【００１０】請求項３に記載の発明は、 前記テストロ
グ回路は、前記試験用波形生成部の内部信号として、モ
ジュレーションパターン、アドレスデータおよびタイミ
ング生成信号を取り出すことを特徴とする請求項２に記
載の半導体試験装置である。
グ回路は、前記試験用波形生成部の内部信号として、モ
ジュレーションパターン、アドレスデータおよびタイミ
ング生成信号を取り出すことを特徴とする請求項２に記
載の半導体試験装置である。
【００１１】請求項４に記載の発明は、 前記テストロ
グ回路は、前記試験用波形生成部から取り出した内部信
号を、半導体試験装置内のデータバスへ出力することを
特徴とする請求項１から３のいずれかに記載の半導体試
験装置である。
グ回路は、前記試験用波形生成部から取り出した内部信
号を、半導体試験装置内のデータバスへ出力することを
特徴とする請求項１から３のいずれかに記載の半導体試
験装置である。
【００１２】
【発明の実施の形態】図１は、本発明の一実施形態にお
けるメモリＩＣ試験用の半導体試験装置の構成を示すブ
ロック図である。この半導体試験装置は、メモリＩＣで
あるＤＵＴ１に試験用波形等を送り込んで試験を行うも
のであり、パターン発生器２、試験用波形生成部３、コ
ンパレータ４、不良解析メモリ５、テストログ回路６、
テスタ制御ＣＰＵ７を有する。試験用波形生成部３は、
波形生成器３ａ、タイミング発生器３ｂを有する。
けるメモリＩＣ試験用の半導体試験装置の構成を示すブ
ロック図である。この半導体試験装置は、メモリＩＣで
あるＤＵＴ１に試験用波形等を送り込んで試験を行うも
のであり、パターン発生器２、試験用波形生成部３、コ
ンパレータ４、不良解析メモリ５、テストログ回路６、
テスタ制御ＣＰＵ７を有する。試験用波形生成部３は、
波形生成器３ａ、タイミング発生器３ｂを有する。
【００１３】パターン発生器２が発生するデータパター
ンおよびアドレスは、波形生成器３ａに入力される。波
形生成器３ａには、基準クロックも入力される。波形生
成器３ａは、入力された基準クロックに従って動作し、
アドレスデータ、タイミング生成信号、カウンタクロッ
クをタイミング発生器３ｂに送る。タイミング発生器３
ｂは、アドレスデータ、タイミング生成信号、カウンタ
クロックに基づいたカウンタ出力を波形生成器３ａに返
送する。
ンおよびアドレスは、波形生成器３ａに入力される。波
形生成器３ａには、基準クロックも入力される。波形生
成器３ａは、入力された基準クロックに従って動作し、
アドレスデータ、タイミング生成信号、カウンタクロッ
クをタイミング発生器３ｂに送る。タイミング発生器３
ｂは、アドレスデータ、タイミング生成信号、カウンタ
クロックに基づいたカウンタ出力を波形生成器３ａに返
送する。
【００１４】波形生成器３ａは、カウンタ出力に基づい
て試験用波形、制御信号、ストローブを生成し、試験用
波形、制御信号をＤＵＴ１に送り、ストローブをコンパ
レータ４に送る。ＤＵＴ１は、試験用波形、制御信号に
応じたデータ出力を出力し、出力されたデータ出力は、
コンパレータ４に入力される。このほか、コンパレータ
４には、タイミング発生器３ｂから出力された判定信号
と、パターン発生器２から出力された期待パターンとが
入力される。
て試験用波形、制御信号、ストローブを生成し、試験用
波形、制御信号をＤＵＴ１に送り、ストローブをコンパ
レータ４に送る。ＤＵＴ１は、試験用波形、制御信号に
応じたデータ出力を出力し、出力されたデータ出力は、
コンパレータ４に入力される。このほか、コンパレータ
４には、タイミング発生器３ｂから出力された判定信号
と、パターン発生器２から出力された期待パターンとが
入力される。
【００１５】そして、このコンパレータ４は、判定信号
およびストローブが示すタイミングで、ＤＵＴ１から出
力されたデータ出力と、期待パターンとを比較し、比較
結果を測定結果データとして不良解析メモリ５に送る。
不良解析メモリ５は、パターン発生器２から出力された
アドレスを入力し、入力したアドレスと、測定結果デー
タとを関連付けて記憶する。
およびストローブが示すタイミングで、ＤＵＴ１から出
力されたデータ出力と、期待パターンとを比較し、比較
結果を測定結果データとして不良解析メモリ５に送る。
不良解析メモリ５は、パターン発生器２から出力された
アドレスを入力し、入力したアドレスと、測定結果デー
タとを関連付けて記憶する。
【００１６】テストログ回路６は、波形生成器３ａから
出力される高速クロックＣＬＫ、モジュレーションパタ
ーン、アドレスデータ、タイミング生成信号を入力し、
テスタ制御ＣＰＵ７から送られる信号に従って、モジュ
レーションパターン、アドレスデータ、タイミング生成
信号をデータバスに送り出す。高速クロックＣＬＫおよ
びモジュレーションパターンは、波形生成器３ａの内部
信号である。高速クロックＣＬＫは、基準クロックから
生成されるクロック信号である。モジュレーションパタ
ーンは、高速クロックＣＬＫ、アドレスおよびデータパ
ターンから生成される、試験用波形として用いるいろい
ろな組み合わせの波形パターンを含む信号である。
出力される高速クロックＣＬＫ、モジュレーションパタ
ーン、アドレスデータ、タイミング生成信号を入力し、
テスタ制御ＣＰＵ７から送られる信号に従って、モジュ
レーションパターン、アドレスデータ、タイミング生成
信号をデータバスに送り出す。高速クロックＣＬＫおよ
びモジュレーションパターンは、波形生成器３ａの内部
信号である。高速クロックＣＬＫは、基準クロックから
生成されるクロック信号である。モジュレーションパタ
ーンは、高速クロックＣＬＫ、アドレスおよびデータパ
ターンから生成される、試験用波形として用いるいろい
ろな組み合わせの波形パターンを含む信号である。
【００１７】図２は、テストログ回路６の内部構成を示
す回路図である。テストログ回路６は、パターンセレク
ト制御部６ａ、パターンセレクト部６ｂ、パターンデー
タ格納制御部６ｃ、パターンデータ格納部６ｄを内蔵し
ている。
す回路図である。テストログ回路６は、パターンセレク
ト制御部６ａ、パターンセレクト部６ｂ、パターンデー
タ格納制御部６ｃ、パターンデータ格納部６ｄを内蔵し
ている。
【００１８】パターンセレクト制御部６ａは、ＦＦ（フ
リップフロップ）１１０１〜１１０７を内蔵しており、
これらのＦＦ１１０１〜１１０７は、テスタ制御ＣＰＵ
７から送られるクロック信号Ｃに同期して、それぞれ、
データバスＤＢＩ２５〜ＤＢＩ３１から入力される信号
を取り込み、取り込んだ信号をパターンセレクト制御信
号Ｑ０〜Ｑ５およびテスタログモード信号Ｑ６として出
力する。パターンセレクト制御信号Ｑ０〜Ｑ５は、デー
タパターンを選択するための信号であり、テスタログモ
ード信号Ｑ６は、高速クロックＣＬＫを使用する場合
に、データバスＤＢＯ３１〜ＤＢＯ２５への出力を制御
するための信号である。
リップフロップ）１１０１〜１１０７を内蔵しており、
これらのＦＦ１１０１〜１１０７は、テスタ制御ＣＰＵ
７から送られるクロック信号Ｃに同期して、それぞれ、
データバスＤＢＩ２５〜ＤＢＩ３１から入力される信号
を取り込み、取り込んだ信号をパターンセレクト制御信
号Ｑ０〜Ｑ５およびテスタログモード信号Ｑ６として出
力する。パターンセレクト制御信号Ｑ０〜Ｑ５は、デー
タパターンを選択するための信号であり、テスタログモ
ード信号Ｑ６は、高速クロックＣＬＫを使用する場合
に、データバスＤＢＯ３１〜ＤＢＯ２５への出力を制御
するための信号である。
【００１９】パターンセレクト部６ｂは、パターンセレ
クト制御信号Ｑ０〜Ｑ５に応じて、波形生成器３ａから
送られたモジュレーションパターン、アドレスデータ、
タイミング生成信号の中から１つを選択し、パターンデ
ータとして出力する。詳細には、パターンセレクト部６
ｂは、３入力１出力のセレクタ１２０１〜１２０６およ
び１３０１〜１３０６、２入力のＯＲゲート１４０１〜
１４０６を内蔵している。セレクタ１２０１〜１２０６
には、それぞれ、モジュレーションパターンＰ１Ｅ１〜
Ｐ１Ｅ６、アドレスデータＳ１Ａ１〜Ｓ１Ａ６およびタ
イミング生成信号ＴＧ１Ｅ１〜ＴＧ１Ｅ６が入力され
る。セレクタ１３０１〜１３０６には、それぞれ、モジ
ュレーションパターンＰ２Ｅ１〜Ｐ２Ｅ６、アドレスデ
ータＳ２Ａ１〜Ｓ２Ａ６およびタイミング生成信号ＴＧ
２Ｅ１〜ＴＧ２Ｅ６が入力される。
クト制御信号Ｑ０〜Ｑ５に応じて、波形生成器３ａから
送られたモジュレーションパターン、アドレスデータ、
タイミング生成信号の中から１つを選択し、パターンデ
ータとして出力する。詳細には、パターンセレクト部６
ｂは、３入力１出力のセレクタ１２０１〜１２０６およ
び１３０１〜１３０６、２入力のＯＲゲート１４０１〜
１４０６を内蔵している。セレクタ１２０１〜１２０６
には、それぞれ、モジュレーションパターンＰ１Ｅ１〜
Ｐ１Ｅ６、アドレスデータＳ１Ａ１〜Ｓ１Ａ６およびタ
イミング生成信号ＴＧ１Ｅ１〜ＴＧ１Ｅ６が入力され
る。セレクタ１３０１〜１３０６には、それぞれ、モジ
ュレーションパターンＰ２Ｅ１〜Ｐ２Ｅ６、アドレスデ
ータＳ２Ａ１〜Ｓ２Ａ６およびタイミング生成信号ＴＧ
２Ｅ１〜ＴＧ２Ｅ６が入力される。
【００２０】セレクタ１２０１、１３０１からそれぞれ
出力される信号Ｄ１Ｓ１、Ｄ２Ｓ１は、ＯＲゲート１４
０１に入力され、セレクタ１２０２、１３０２からそれ
ぞれ出力される信号Ｄ１Ｓ２、Ｄ２Ｓ２は、ＯＲゲート
１４０２に入力され、セレクタ１２０３、１３０３から
それぞれ出力される信号Ｄ１Ｓ３、Ｄ２Ｓ３は、ＯＲゲ
ート１４０３に入力され、セレクタ１２０４、１３０４
からそれぞれ出力される信号Ｄ１Ｓ４、Ｄ２Ｓ４は、Ｏ
Ｒゲート１４０４に入力され、セレクタ１２０５、１３
０５からそれぞれ出力される信号Ｄ１Ｓ５、Ｄ２Ｓ５
は、ＯＲゲート１４０５に入力され、セレクタ１２０
６、１３０６からそれぞれ出力される信号Ｄ１Ｓ６、Ｄ
２Ｓ６は、ＯＲゲート１４０６に入力される。ＯＲゲー
ト１４０１〜１４０６からは、それぞれパターンデータ
ＴＰＤ１〜ＴＰＤ６が出力される。
出力される信号Ｄ１Ｓ１、Ｄ２Ｓ１は、ＯＲゲート１４
０１に入力され、セレクタ１２０２、１３０２からそれ
ぞれ出力される信号Ｄ１Ｓ２、Ｄ２Ｓ２は、ＯＲゲート
１４０２に入力され、セレクタ１２０３、１３０３から
それぞれ出力される信号Ｄ１Ｓ３、Ｄ２Ｓ３は、ＯＲゲ
ート１４０３に入力され、セレクタ１２０４、１３０４
からそれぞれ出力される信号Ｄ１Ｓ４、Ｄ２Ｓ４は、Ｏ
Ｒゲート１４０４に入力され、セレクタ１２０５、１３
０５からそれぞれ出力される信号Ｄ１Ｓ５、Ｄ２Ｓ５
は、ＯＲゲート１４０５に入力され、セレクタ１２０
６、１３０６からそれぞれ出力される信号Ｄ１Ｓ６、Ｄ
２Ｓ６は、ＯＲゲート１４０６に入力される。ＯＲゲー
ト１４０１〜１４０６からは、それぞれパターンデータ
ＴＰＤ１〜ＴＰＤ６が出力される。
【００２１】パターンセレクト制御部６ａとパターンセ
レクト部６ｂとを設けたので、リアルタイムでパターン
データの選択ができ、試験用波形の複雑な論理動作の確
認精度が従来より向上し、且つ、半導体試験装置の動作
速度を高速化することが可能になった。
レクト部６ｂとを設けたので、リアルタイムでパターン
データの選択ができ、試験用波形の複雑な論理動作の確
認精度が従来より向上し、且つ、半導体試験装置の動作
速度を高速化することが可能になった。
【００２２】パターンデータ格納制御部６ｃは、２つの
２入力のＯＲゲート１５、１６を内蔵しており、ＯＲゲ
ート１５の一方の入力端子には、波形生成器３ａから出
力された高速クロックＣＬＫが入力され、ＯＲゲート１
６の一方の入力端子には、パターンセレクト制御部６ａ
から出力されたテストログモード信号Ｑ６が入力され
る。また、ＯＲゲート１５および１６のもう一方の入力
端子には、共通に、テスタ制御ＣＰＵ７から送られたテ
ストログリード信号（低速クロック）ＴＬＲが入力され
る。そして、ＯＲゲート１５は、高速クロックＣＬＫま
たはテストログリード信号（低速クロック）ＴＬＲをパ
ターンデータ格納クロック信号ＣＫとして出力し、ＯＲ
ゲート１６は、テストログリード信号（低速クロック）
ＴＬＲおよびテストログモード信号Ｑ６に基づいたテス
トログ制御信号ＴＬを出力する。ＯＲゲート１６によ
り、高速クロックＣＬＫまたはテストログリード信号
（低速クロック）ＴＬＲのどちらを使用した場合でも、
後述するデータバスＤＢＯ３１〜ＤＢＯ２６への出力を
制御することができる。
２入力のＯＲゲート１５、１６を内蔵しており、ＯＲゲ
ート１５の一方の入力端子には、波形生成器３ａから出
力された高速クロックＣＬＫが入力され、ＯＲゲート１
６の一方の入力端子には、パターンセレクト制御部６ａ
から出力されたテストログモード信号Ｑ６が入力され
る。また、ＯＲゲート１５および１６のもう一方の入力
端子には、共通に、テスタ制御ＣＰＵ７から送られたテ
ストログリード信号（低速クロック）ＴＬＲが入力され
る。そして、ＯＲゲート１５は、高速クロックＣＬＫま
たはテストログリード信号（低速クロック）ＴＬＲをパ
ターンデータ格納クロック信号ＣＫとして出力し、ＯＲ
ゲート１６は、テストログリード信号（低速クロック）
ＴＬＲおよびテストログモード信号Ｑ６に基づいたテス
トログ制御信号ＴＬを出力する。ＯＲゲート１６によ
り、高速クロックＣＬＫまたはテストログリード信号
（低速クロック）ＴＬＲのどちらを使用した場合でも、
後述するデータバスＤＢＯ３１〜ＤＢＯ２６への出力を
制御することができる。
【００２３】パターンデータ格納部６ｄは、６つのシフ
トレジスタ１７０１〜１７０６と、６つの２入力のＡＮ
Ｄゲート１８０１〜１８０６とを内蔵している。各シフ
トレジスタは、８段のＦＦ（フリップフロップ）で構成
されている。すなわち、シフトレジスタ１７０１はＦＦ
１７０１−１〜１７０１−８で構成され、シフトレジス
タ１７０２はＦＦ１７０２−１〜１７０２−８で構成さ
れ、シフトレジスタ１７０３はＦＦ１７０３−１〜１７
０３−８で構成され、シフトレジスタ１７０４はＦＦ１
７０４−１〜１７０４−８で構成され、シフトレジスタ
１７０５はＦＦ１７０５−１〜１７０５−８で構成さ
れ、シフトレジスタ１７０６はＦＦ１７０６−１〜１７
０６−８で構成されている。
トレジスタ１７０１〜１７０６と、６つの２入力のＡＮ
Ｄゲート１８０１〜１８０６とを内蔵している。各シフ
トレジスタは、８段のＦＦ（フリップフロップ）で構成
されている。すなわち、シフトレジスタ１７０１はＦＦ
１７０１−１〜１７０１−８で構成され、シフトレジス
タ１７０２はＦＦ１７０２−１〜１７０２−８で構成さ
れ、シフトレジスタ１７０３はＦＦ１７０３−１〜１７
０３−８で構成され、シフトレジスタ１７０４はＦＦ１
７０４−１〜１７０４−８で構成され、シフトレジスタ
１７０５はＦＦ１７０５−１〜１７０５−８で構成さ
れ、シフトレジスタ１７０６はＦＦ１７０６−１〜１７
０６−８で構成されている。
【００２４】シフトレジスタ１７０１〜１７０６は、そ
れぞれ、パターンデータＴＰＤ１〜ＴＰＤ６を入力し、
パターンデータ出力信号ＴＰＥ１〜ＴＰＥ６を出力す
る。シフトレジスタ１７０１〜１７０６を構成する各Ｆ
Ｆのクロック入力端子Ｃには、パターンデータ格納クロ
ック信号ＣＫが供給される。
れぞれ、パターンデータＴＰＤ１〜ＴＰＤ６を入力し、
パターンデータ出力信号ＴＰＥ１〜ＴＰＥ６を出力す
る。シフトレジスタ１７０１〜１７０６を構成する各Ｆ
Ｆのクロック入力端子Ｃには、パターンデータ格納クロ
ック信号ＣＫが供給される。
【００２５】パターンデータ出力信号ＴＰＥ１〜ＴＰＥ
６は、それぞれＡＮＤゲート１８０１〜１８０６の一方
の入力端子に入力される。これと共に、全てのＡＮＤゲ
ート１８０１〜１８０６のもう一方の入力端子には、共
通のテストログ制御信号ＴＬが入力される。ＡＮＤゲー
ト１８０１〜１８０６の出力端子は、それぞれデータバ
スＤＢＯ３１〜ＤＢＯ２６に接続されている。高速クロ
ックＣＬＫを使用する場合には、データバスＤＢＯ３１
〜ＤＢＯ２６にはテストログ制御信号ＴＬが出力され
る。
６は、それぞれＡＮＤゲート１８０１〜１８０６の一方
の入力端子に入力される。これと共に、全てのＡＮＤゲ
ート１８０１〜１８０６のもう一方の入力端子には、共
通のテストログ制御信号ＴＬが入力される。ＡＮＤゲー
ト１８０１〜１８０６の出力端子は、それぞれデータバ
スＤＢＯ３１〜ＤＢＯ２６に接続されている。高速クロ
ックＣＬＫを使用する場合には、データバスＤＢＯ３１
〜ＤＢＯ２６にはテストログ制御信号ＴＬが出力され
る。
【００２６】パターンデータ格納部６ｄにパターンデー
タを格納することができるので、パターンセレクト制御
部６ａおよびパターンセレクト部６ｂにより選択したパ
ターンデータをテスト後に検証することができ、確認精
度が向上した。
タを格納することができるので、パターンセレクト制御
部６ａおよびパターンセレクト部６ｂにより選択したパ
ターンデータをテスト後に検証することができ、確認精
度が向上した。
【００２７】さらに、パターンセレクト制御部６ａにパ
ターンセレクト制御信号を入力するためにデータバスＤ
ＢＩ２５〜ＤＢＩ３１を使用し、パターンデータ格納部
６ｄから出力される信号用としてデータバスＤＢＯ２６
〜ＤＢＯ３１を使用することにより、テストログ回路６
のテスト専用端子を節約することができる。例えば、波
形生成器３ａおよびタイミング発生器３ｂを有する試験
用波形生成部３と、テストログ回路６とを、１つのゲー
トアレイで構成する場合にも、ゲートアレイのテスト専
用端子を節約することができる。
ターンセレクト制御信号を入力するためにデータバスＤ
ＢＩ２５〜ＤＢＩ３１を使用し、パターンデータ格納部
６ｄから出力される信号用としてデータバスＤＢＯ２６
〜ＤＢＯ３１を使用することにより、テストログ回路６
のテスト専用端子を節約することができる。例えば、波
形生成器３ａおよびタイミング発生器３ｂを有する試験
用波形生成部３と、テストログ回路６とを、１つのゲー
トアレイで構成する場合にも、ゲートアレイのテスト専
用端子を節約することができる。
【００２８】図３は、データバスＤＢＩ２５〜ＤＢＩ３
１からパターンセレクト制御部６ａに入力される信号
と、パターンセレクト部６ｂで選択される信号（モジュ
レーションパターンＰ１Ｅ１〜Ｐ１Ｅ６およびＰ２Ｅ１
〜Ｐ２Ｅ６、アドレスデータＳ１Ａ１〜Ｓ１Ａ６および
Ｓ２Ａ１〜Ｓ２Ａ６、タイミング生成信号ＴＧ１Ｅ１〜
ＴＧ１Ｅ６およびＴＧ２Ｅ１〜ＴＧ２Ｅ６）との対応を
示す表である。表の上側のＤＢＩ３１〜ＤＢＩ２５がデ
ータバスを表し、表の左側のＰ１Ｅ［１：６］、Ｓ１Ａ
［１：６］、ＴＧ１Ｅ［１：６］、Ｐ２Ｅ［１：６］、
Ｓ２Ａ［１：６］、ＴＧ２Ｅ［１：６］）が、それぞ
れ、モジュレーションパターンＰ１Ｅ１〜Ｐ１Ｅ６、ア
ドレスデータＳ１Ａ１〜Ｓ１Ａ６、タイミング生成信号
ＴＧ１Ｅ１〜ＴＧ１Ｅ６、モジュレーションパターンＰ
２Ｅ１〜Ｐ２Ｅ６、アドレスデータＳ２Ａ１〜Ｓ２Ａ
６、タイミング生成信号ＴＧ２Ｅ１〜ＴＧ２Ｅ６を表し
ている。そして、”１”が書いてある行の信号が選択さ
れることを表している。
１からパターンセレクト制御部６ａに入力される信号
と、パターンセレクト部６ｂで選択される信号（モジュ
レーションパターンＰ１Ｅ１〜Ｐ１Ｅ６およびＰ２Ｅ１
〜Ｐ２Ｅ６、アドレスデータＳ１Ａ１〜Ｓ１Ａ６および
Ｓ２Ａ１〜Ｓ２Ａ６、タイミング生成信号ＴＧ１Ｅ１〜
ＴＧ１Ｅ６およびＴＧ２Ｅ１〜ＴＧ２Ｅ６）との対応を
示す表である。表の上側のＤＢＩ３１〜ＤＢＩ２５がデ
ータバスを表し、表の左側のＰ１Ｅ［１：６］、Ｓ１Ａ
［１：６］、ＴＧ１Ｅ［１：６］、Ｐ２Ｅ［１：６］、
Ｓ２Ａ［１：６］、ＴＧ２Ｅ［１：６］）が、それぞ
れ、モジュレーションパターンＰ１Ｅ１〜Ｐ１Ｅ６、ア
ドレスデータＳ１Ａ１〜Ｓ１Ａ６、タイミング生成信号
ＴＧ１Ｅ１〜ＴＧ１Ｅ６、モジュレーションパターンＰ
２Ｅ１〜Ｐ２Ｅ６、アドレスデータＳ２Ａ１〜Ｓ２Ａ
６、タイミング生成信号ＴＧ２Ｅ１〜ＴＧ２Ｅ６を表し
ている。そして、”１”が書いてある行の信号が選択さ
れることを表している。
【００２９】図４は、パターンデータ格納部６ｄ内にお
けるパターンデータ出力信号と、パターンデータ格納部
６ｄから出力されるデータバスとの対応を示す表であ
る。パターンデータ出力信号ＴＰＥ１〜ＴＰＥ６が、そ
れぞれ、データバスＤＢＯ３１〜ＤＢＯ２６に出力され
る。
けるパターンデータ出力信号と、パターンデータ格納部
６ｄから出力されるデータバスとの対応を示す表であ
る。パターンデータ出力信号ＴＰＥ１〜ＴＰＥ６が、そ
れぞれ、データバスＤＢＯ３１〜ＤＢＯ２６に出力され
る。
【００３０】図５および図６は、テストログ回路６の動
作を示すタイミングチャートである。図５は、モジュレ
ーションパターンＰ１Ｅ１〜Ｐ１Ｅ６を選択し、高速ク
ロックＣＬＫを使用する場合（高速動作時）のタイミン
グチャートである。まず、時刻Ｔ１で、パターンセレク
ト制御部６ａ内のＦＦ１１０１〜１１０７のリセット端
子Ｒにリセット信号ＲＥを送り、ＦＦ１１０１〜１１０
７内をクリアする。モジュレーションパターンＰ１Ｅ１
〜Ｐ１Ｅ６を選択するので、時刻Ｔ３でデータバスＤＢ
Ｉ３１を”Ｈ”レベルにする。また、高速クロックＣＬ
Ｋを使用するので、同じく時刻Ｔ３でデータバスＤＢＩ
２５を”Ｈ”レベルにする。時刻Ｔ４で、テスタ制御Ｃ
ＰＵ７から入力されるクロック信号が”Ｈ”レベルにな
ると、ＦＦ１１０１および１１０７がそれぞれ出力する
パターンセレクト制御信号Ｑ０およびテストログモード
信号Ｑ６が”Ｈ”レベルになる。
作を示すタイミングチャートである。図５は、モジュレ
ーションパターンＰ１Ｅ１〜Ｐ１Ｅ６を選択し、高速ク
ロックＣＬＫを使用する場合（高速動作時）のタイミン
グチャートである。まず、時刻Ｔ１で、パターンセレク
ト制御部６ａ内のＦＦ１１０１〜１１０７のリセット端
子Ｒにリセット信号ＲＥを送り、ＦＦ１１０１〜１１０
７内をクリアする。モジュレーションパターンＰ１Ｅ１
〜Ｐ１Ｅ６を選択するので、時刻Ｔ３でデータバスＤＢ
Ｉ３１を”Ｈ”レベルにする。また、高速クロックＣＬ
Ｋを使用するので、同じく時刻Ｔ３でデータバスＤＢＩ
２５を”Ｈ”レベルにする。時刻Ｔ４で、テスタ制御Ｃ
ＰＵ７から入力されるクロック信号が”Ｈ”レベルにな
ると、ＦＦ１１０１および１１０７がそれぞれ出力する
パターンセレクト制御信号Ｑ０およびテストログモード
信号Ｑ６が”Ｈ”レベルになる。
【００３１】パターンセレクト制御信号Ｑ０が”Ｈ”レ
ベルになると、パターンセレクト部６ｂ内のセレクタ１
２０１〜１２０６が、モジュレーションパターンＰ１Ｅ
１〜Ｐ１Ｅ６を選択し、選択されたモジュレーションパ
ターンＰ１Ｅ１〜Ｐ１Ｅ６がパターンデータＴＰＤ１〜
ＴＰＤ６として出力される。同時に、パターンデータ格
納制御部６ｃから出力されるテストログ制御信号ＴＬ
も”Ｈ”レベルになる。
ベルになると、パターンセレクト部６ｂ内のセレクタ１
２０１〜１２０６が、モジュレーションパターンＰ１Ｅ
１〜Ｐ１Ｅ６を選択し、選択されたモジュレーションパ
ターンＰ１Ｅ１〜Ｐ１Ｅ６がパターンデータＴＰＤ１〜
ＴＰＤ６として出力される。同時に、パターンデータ格
納制御部６ｃから出力されるテストログ制御信号ＴＬ
も”Ｈ”レベルになる。
【００３２】時刻Ｔ１３で、波形生成器３ａからパター
ンデータ格納制御部６ｃ内のＯＲゲート１５に高速クロ
ックＣＬＫの１番目のパルスが入力されると、このＯＲ
ゲート１５は、入力されたパルスをパターンデータ格納
クロック信号ＣＫの１番目のパルスとしてパターンデー
タ格納部６ｄ内のシフトレジスタ１７０１〜１７０６に
送る。すると、シフトレジスタ１７０１〜１７０６は、
それぞれパターンデータＴＰＤ１〜ＴＰＤ６を格納す
る。
ンデータ格納制御部６ｃ内のＯＲゲート１５に高速クロ
ックＣＬＫの１番目のパルスが入力されると、このＯＲ
ゲート１５は、入力されたパルスをパターンデータ格納
クロック信号ＣＫの１番目のパルスとしてパターンデー
タ格納部６ｄ内のシフトレジスタ１７０１〜１７０６に
送る。すると、シフトレジスタ１７０１〜１７０６は、
それぞれパターンデータＴＰＤ１〜ＴＰＤ６を格納す
る。
【００３３】さらに、時刻Ｔ１４、Ｔ１５、Ｔ１６、…
で、パターンデータ格納クロック信号ＣＫの２番目、３
番目、４番目、…のパルスがシフトレジスタ１７０１〜
１７０６に入力されると、パターンデータＴＰＤ１〜Ｔ
ＰＤ６が各シフトレジスタ内をシフトしながら格納され
ていく。やがて、時刻Ｔ１７で、パターンデータ格納ク
ロック信号ＣＫの８番目のパルスがシフトレジスタ１７
０１〜１７０６に入力されると、シフトレジスタ１７０
１〜１７０６内の全てのＦＦにパターンデータＴＰＤ１
〜ＴＰＤ６が格納される。
で、パターンデータ格納クロック信号ＣＫの２番目、３
番目、４番目、…のパルスがシフトレジスタ１７０１〜
１７０６に入力されると、パターンデータＴＰＤ１〜Ｔ
ＰＤ６が各シフトレジスタ内をシフトしながら格納され
ていく。やがて、時刻Ｔ１７で、パターンデータ格納ク
ロック信号ＣＫの８番目のパルスがシフトレジスタ１７
０１〜１７０６に入力されると、シフトレジスタ１７０
１〜１７０６内の全てのＦＦにパターンデータＴＰＤ１
〜ＴＰＤ６が格納される。
【００３４】その後、格納されたパターンデータＴＰＤ
１〜ＴＰＤ６は、パターンデータ出力信号ＴＰＥ１〜Ｔ
ＰＥ６として出力される。さらに、パターンデータ出力
信号ＴＰＥ１〜ＴＰＥ６は、ＡＮＤゲート１８０１〜１
８０６を介して、データバスＤＢＯ３１〜ＤＢＯ２６に
出力される。
１〜ＴＰＤ６は、パターンデータ出力信号ＴＰＥ１〜Ｔ
ＰＥ６として出力される。さらに、パターンデータ出力
信号ＴＰＥ１〜ＴＰＥ６は、ＡＮＤゲート１８０１〜１
８０６を介して、データバスＤＢＯ３１〜ＤＢＯ２６に
出力される。
【００３５】図６は、モジュレーションパターンＰ１Ｅ
１〜Ｐ１Ｅ６を選択し、テストログリード信号（低速ク
ロック）ＴＬＤを使用する場合（低速動作時）のタイミ
ングチャートである。まず、時刻Ｔ１で、パターンセレ
クト制御部６ａ内のＦＦ１１０１〜１１０７のリセット
端子Ｒにリセット信号ＲＥを送り、ＦＦ１１０１〜１１
０７内をクリアする。モジュレーションパターンＰ１Ｅ
１〜Ｐ１Ｅ６を選択するので、時刻Ｔ３でデータバスＤ
ＢＩ３１を”Ｈ”レベルにする。時刻Ｔ４で、テスタ制
御ＣＰＵ７から入力されるクロック信号が”Ｈ”レベル
になると、ＦＦ１１０１が出力するパターンセレクト制
御信号Ｑ０が”Ｈ”レベルになる。なお、ＦＦ１１０７
が出力するテストログモード信号Ｑ６は、”Ｌ”レベル
のままである。
１〜Ｐ１Ｅ６を選択し、テストログリード信号（低速ク
ロック）ＴＬＤを使用する場合（低速動作時）のタイミ
ングチャートである。まず、時刻Ｔ１で、パターンセレ
クト制御部６ａ内のＦＦ１１０１〜１１０７のリセット
端子Ｒにリセット信号ＲＥを送り、ＦＦ１１０１〜１１
０７内をクリアする。モジュレーションパターンＰ１Ｅ
１〜Ｐ１Ｅ６を選択するので、時刻Ｔ３でデータバスＤ
ＢＩ３１を”Ｈ”レベルにする。時刻Ｔ４で、テスタ制
御ＣＰＵ７から入力されるクロック信号が”Ｈ”レベル
になると、ＦＦ１１０１が出力するパターンセレクト制
御信号Ｑ０が”Ｈ”レベルになる。なお、ＦＦ１１０７
が出力するテストログモード信号Ｑ６は、”Ｌ”レベル
のままである。
【００３６】パターンセレクト制御信号Ｑ０が”Ｈ”レ
ベルになると、パターンセレクト部６ｂ内のセレクタ１
２０１〜１２０６が、モジュレーションパターンＰ１Ｅ
１〜Ｐ１Ｅ６を選択し、選択されたモジュレーションパ
ターンＰ１Ｅ１〜Ｐ１Ｅ６がパターンデータＴＰＤ１〜
ＴＰＤ６として出力される。
ベルになると、パターンセレクト部６ｂ内のセレクタ１
２０１〜１２０６が、モジュレーションパターンＰ１Ｅ
１〜Ｐ１Ｅ６を選択し、選択されたモジュレーションパ
ターンＰ１Ｅ１〜Ｐ１Ｅ６がパターンデータＴＰＤ１〜
ＴＰＤ６として出力される。
【００３７】時刻Ｔ１３で、テスタ制御ＣＰＵ７からパ
ターンデータ格納制御部６ｃ内のＯＲゲート１５にテス
トログリード信号（低速クロック）ＴＬＲの１番目のパ
ルスが入力されると、このＯＲゲート１５は、入力され
たパルスをパターンデータ格納クロック信号ＣＫの１番
目のパルスとしてパターンデータ格納部６ｄ内のシフト
レジスタ１７０１〜１７０６に送る。すると、シフトレ
ジスタ１７０１〜１７０６は、それぞれパターンデータ
ＴＰＤ１〜ＴＰＤ６を格納する。
ターンデータ格納制御部６ｃ内のＯＲゲート１５にテス
トログリード信号（低速クロック）ＴＬＲの１番目のパ
ルスが入力されると、このＯＲゲート１５は、入力され
たパルスをパターンデータ格納クロック信号ＣＫの１番
目のパルスとしてパターンデータ格納部６ｄ内のシフト
レジスタ１７０１〜１７０６に送る。すると、シフトレ
ジスタ１７０１〜１７０６は、それぞれパターンデータ
ＴＰＤ１〜ＴＰＤ６を格納する。
【００３８】さらに、時刻Ｔ１４、Ｔ１５、Ｔ１６、…
で、パターンデータ格納クロック信号ＣＫの２番目、３
番目、４番目、…のパルスがシフトレジスタ１７０１〜
１７０６に入力されると、パターンデータＴＰＤ１〜Ｔ
ＰＤ６が各シフトレジスタ内をシフトしながら格納され
ていく。やがて、時刻Ｔ１７で、パターンデータ格納ク
ロック信号ＣＫの８番目のパルスがシフトレジスタ１７
０１〜１７０６に入力されると、シフトレジスタ１７０
１〜１７０６内の全てのＦＦにパターンデータＴＰＤ１
〜ＴＰＤ６が格納される。
で、パターンデータ格納クロック信号ＣＫの２番目、３
番目、４番目、…のパルスがシフトレジスタ１７０１〜
１７０６に入力されると、パターンデータＴＰＤ１〜Ｔ
ＰＤ６が各シフトレジスタ内をシフトしながら格納され
ていく。やがて、時刻Ｔ１７で、パターンデータ格納ク
ロック信号ＣＫの８番目のパルスがシフトレジスタ１７
０１〜１７０６に入力されると、シフトレジスタ１７０
１〜１７０６内の全てのＦＦにパターンデータＴＰＤ１
〜ＴＰＤ６が格納される。
【００３９】その後、格納されたパターンデータＴＰＤ
１〜ＴＰＤ６は、パターンデータ出力信号ＴＰＥ１〜Ｔ
ＰＥ６として出力される。さらに、パターンデータ出力
信号ＴＰＥ１〜ＴＰＥ６は、ＡＮＤゲート１８０１〜１
８０６を介して、データバスＤＢＯ３１〜ＤＢＯ２６に
出力される。
１〜ＴＰＤ６は、パターンデータ出力信号ＴＰＥ１〜Ｔ
ＰＥ６として出力される。さらに、パターンデータ出力
信号ＴＰＥ１〜ＴＰＥ６は、ＡＮＤゲート１８０１〜１
８０６を介して、データバスＤＢＯ３１〜ＤＢＯ２６に
出力される。
【００４０】このとき、ＡＮＤゲート１８０１〜１８０
６の全てには、パターンデータ格納制御部６ｃ内のＯＲ
ゲート１６から出力されるテストログ制御信号ＴＬが入
力される。ＯＲゲート１６には、テストログモード信号
Ｑ６と、テストログリード信号（低速クロック）ＴＬＲ
とが入力されるが、テストログモード信号Ｑ６は”Ｌ”
レベルのままなので、ＯＲゲート１６から出力されるテ
ストログ制御信号ＴＬは、テストログリード信号（低速
クロック）ＴＬＲと同じ状態をとる。
６の全てには、パターンデータ格納制御部６ｃ内のＯＲ
ゲート１６から出力されるテストログ制御信号ＴＬが入
力される。ＯＲゲート１６には、テストログモード信号
Ｑ６と、テストログリード信号（低速クロック）ＴＬＲ
とが入力されるが、テストログモード信号Ｑ６は”Ｌ”
レベルのままなので、ＯＲゲート１６から出力されるテ
ストログ制御信号ＴＬは、テストログリード信号（低速
クロック）ＴＬＲと同じ状態をとる。
【００４１】従って、テストログリード信号（低速クロ
ック）ＴＬＲが”Ｈ”レベルになっている期間だけ、テ
ストログ制御信号ＴＬも”Ｈ”レベルになり、この期
間、ＡＮＤゲート１８０１〜１８０６が開き、パターン
データ出力信号ＴＰＥ１〜ＴＰＥ６がデータバスＤＢＯ
３１〜ＤＢＯ２６に出力される。
ック）ＴＬＲが”Ｈ”レベルになっている期間だけ、テ
ストログ制御信号ＴＬも”Ｈ”レベルになり、この期
間、ＡＮＤゲート１８０１〜１８０６が開き、パターン
データ出力信号ＴＰＥ１〜ＴＰＥ６がデータバスＤＢＯ
３１〜ＤＢＯ２６に出力される。
【００４２】例えば、時刻Ｔ１７で、テストログリード
信号（低速クロック）ＴＬＲが”Ｈ”レベルになると、
テストログ制御信号ＴＬも”Ｈ”レベルになり、これに
よりＡＮＤゲート１８０１〜１８０６が開き、パターン
データ出力信号ＴＰＥ１〜ＴＰＥ６がデータバスＤＢＯ
３１〜ＤＢＯ２６に出力される。
信号（低速クロック）ＴＬＲが”Ｈ”レベルになると、
テストログ制御信号ＴＬも”Ｈ”レベルになり、これに
よりＡＮＤゲート１８０１〜１８０６が開き、パターン
データ出力信号ＴＰＥ１〜ＴＰＥ６がデータバスＤＢＯ
３１〜ＤＢＯ２６に出力される。
【００４３】
【発明の効果】本発明によれば、試験用波形を出力する
試験用波形生成部の、低速動作や高速動作における確実
な動作の確認が容易になる。
試験用波形生成部の、低速動作や高速動作における確実
な動作の確認が容易になる。
【図１】 本発明の一実施形態におけるメモリＩＣ試
験用の半導体試験装置の構成を示すブロック図である。
験用の半導体試験装置の構成を示すブロック図である。
【図２】 テストログ回路６の内部構成を示す回路図
である。
である。
【図３】 データバスＤＢＩ２５〜ＤＢＩ３１からパ
ターンセレクト制御部６ａに入力される信号と、パター
ンセレクト部６ｂで選択される信号との対応を示す表で
ある。
ターンセレクト制御部６ａに入力される信号と、パター
ンセレクト部６ｂで選択される信号との対応を示す表で
ある。
【図４】 パターンデータ格納部６ｄ内におけるパタ
ーンデータ出力信号と、パターンデータ格納部６ｄから
出力されるデータバスとの対応を示す表である。
ーンデータ出力信号と、パターンデータ格納部６ｄから
出力されるデータバスとの対応を示す表である。
【図５】 高速クロックＣＬＫを使用する場合のテス
トログ回路６の動作を示すタイミングチャートである。
トログ回路６の動作を示すタイミングチャートである。
【図６】 テストログリード信号（低速クロック）Ｔ
ＬＤを使用する場合のテストログ回路６の動作を示すタ
イミングチャートである。
ＬＤを使用する場合のテストログ回路６の動作を示すタ
イミングチャートである。
【図７】 メモリＩＣ試験用の半導体試験装置の一従
来例の構成を示すブロック図である。
来例の構成を示すブロック図である。
１、２１ ＤＵＴ（被試験半導体）
２、２２ パターン発生器 ３、２３ 試験用波
形生成部 ３ａ、２３ａ 波形生成器 ３ｂ、２３ｂ タイ
ミング発生器 ４、２４ コンパレータ ５、２５ 不良解析
メモリ ６ テストログ回路 ６ａ パターンセレ
クト制御部 ６ｂ パターンセレクト部 ６ｃ パターンデー
タ格納制御部 ６ｄ パターンデータ格納部 ７ テスタ制御ＣＰ
Ｕ １１０１〜１１０７ ＦＦ（フリップフロップ） １２０１〜１２０６、１３０１〜１３０６ セレクタ １４０１〜１４０６、１５、１６ ＯＲゲート １７０１〜１７０６ シフトレジスタ １７０１−１〜１７０１−８ ＦＦ（フリップフロッ
プ） １７０２−１〜１７０２−８ ＦＦ（フリップフロッ
プ） １７０３−１〜１７０３−８ ＦＦ（フリップフロッ
プ） １７０４−１〜１７０４−８ ＦＦ（フリップフロッ
プ） １７０５−１〜１７０５−８ ＦＦ（フリップフロッ
プ） １７０６−１〜１７０６−８ ＦＦ（フリップフロッ
プ） １８０１〜１８０６ ＡＮＤゲート
形生成部 ３ａ、２３ａ 波形生成器 ３ｂ、２３ｂ タイ
ミング発生器 ４、２４ コンパレータ ５、２５ 不良解析
メモリ ６ テストログ回路 ６ａ パターンセレ
クト制御部 ６ｂ パターンセレクト部 ６ｃ パターンデー
タ格納制御部 ６ｄ パターンデータ格納部 ７ テスタ制御ＣＰ
Ｕ １１０１〜１１０７ ＦＦ（フリップフロップ） １２０１〜１２０６、１３０１〜１３０６ セレクタ １４０１〜１４０６、１５、１６ ＯＲゲート １７０１〜１７０６ シフトレジスタ １７０１−１〜１７０１−８ ＦＦ（フリップフロッ
プ） １７０２−１〜１７０２−８ ＦＦ（フリップフロッ
プ） １７０３−１〜１７０３−８ ＦＦ（フリップフロッ
プ） １７０４−１〜１７０４−８ ＦＦ（フリップフロッ
プ） １７０５−１〜１７０５−８ ＦＦ（フリップフロッ
プ） １７０６−１〜１７０６−８ ＦＦ（フリップフロッ
プ） １８０１〜１８０６ ＡＮＤゲート
Claims (4)
- 【請求項１】 被試験半導体に送り込むための試験用
波形を生成する試験用波形生成部を有する半導体試験装
置において、 前記試験用波形生成部が最終的な試験用波形を生成する
過程の途中で生成する内部信号を取り出し、前記試験用
波形生成部の外部へ出力するテストログ回路を有するこ
とを特徴とする半導体試験装置。 - 【請求項２】 前記テストログ回路は、前記試験用波
形生成部から複数種類の内部信号を取り出すものであっ
て、取り出した複数種類の内部信号のうちのいずれかを
選択するセレクタを有し、このセレクタが選択した内部
信号を前記試験用波形生成部の外部へ出力することを特
徴とする請求項１に記載の半導体試験装置。 - 【請求項３】 前記テストログ回路は、前記試験用波
形生成部の内部信号として、モジュレーションパター
ン、アドレスデータおよびタイミング生成信号を取り出
すことを特徴とする請求項２に記載の半導体試験装置。 - 【請求項４】 前記テストログ回路は、前記試験用波
形生成部から取り出した内部信号を、半導体試験装置内
のデータバスへ出力することを特徴とする請求項１から
３のいずれかに記載の半導体試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001361288A JP2003161767A (ja) | 2001-11-27 | 2001-11-27 | 半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001361288A JP2003161767A (ja) | 2001-11-27 | 2001-11-27 | 半導体試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003161767A true JP2003161767A (ja) | 2003-06-06 |
Family
ID=19171979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001361288A Withdrawn JP2003161767A (ja) | 2001-11-27 | 2001-11-27 | 半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003161767A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006095715A1 (ja) * | 2005-03-07 | 2006-09-14 | Advantest Corporation | 試験装置、試験方法、電子デバイスの生産方法、試験シミュレータ、及び試験シミュレーション方法 |
-
2001
- 2001-11-27 JP JP2001361288A patent/JP2003161767A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006095715A1 (ja) * | 2005-03-07 | 2006-09-14 | Advantest Corporation | 試験装置、試験方法、電子デバイスの生産方法、試験シミュレータ、及び試験シミュレーション方法 |
| JP2006242878A (ja) * | 2005-03-07 | 2006-09-14 | Advantest Corp | 試験装置、試験方法、電子デバイスの生産方法、試験シミュレータ、及び試験シミュレーション方法 |
| US7532994B2 (en) | 2005-03-07 | 2009-05-12 | Advantest Corporation | Test apparatus, test method, electronic device manufacturing method, test simulator and test simulation method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050201 |