JPH0339671A - Ｌｓｉ機能診断テストプログラムの作成方法 - Google Patents
Ｌｓｉ機能診断テストプログラムの作成方法Info
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- JPH0339671A JPH0339671A JP1176645A JP17664589A JPH0339671A JP H0339671 A JPH0339671 A JP H0339671A JP 1176645 A JP1176645 A JP 1176645A JP 17664589 A JP17664589 A JP 17664589A JP H0339671 A JPH0339671 A JP H0339671A
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- 238000000034 method Methods 0.000 title claims description 15
- 238000012360 testing method Methods 0.000 claims abstract description 52
- 238000002405 diagnostic procedure Methods 0.000 claims abstract description 16
- 238000003745 diagnosis Methods 0.000 claims description 6
- 238000001514 detection method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000004088 simulation Methods 0.000 description 3
- 238000001816 cooling Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 description 1
- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＬＳＩの機能診断テストプログラムも作成方法、特にＰ
ＡＬ素子の機能診断テストプログラムの作成方法に関し
、 作業時間が短く、かつ、テストパターンをできるだけ少
なくして１テストサイクル以内の時間で診断試験が終了
する機能診断プログラムの作成方法を提供することを目
的とし、 パターン発生手段から出力される人カバターンを順次被
試験ＬＳＩと同一機能を有するＬ Ｓ−Ｉに人力し、該
ＬＳＩより出力される前回の出カバターンと今回の出カ
バターンとを比較し、双方が不一致である場合のみ入力
パターンをテストパターンとして、また、今回の出カバ
ターンを期待値バターンとして記憶手段に記憶させる構
成とし、また、上記パターン発生手段としてカウンタを
使用し、被試験対象ＬＳＩの入力ビット数ｎに対応する
２７個のすべてのデジィタルパターンを入力パターンと
して順次発生する構成とした。
ＡＬ素子の機能診断テストプログラムの作成方法に関し
、 作業時間が短く、かつ、テストパターンをできるだけ少
なくして１テストサイクル以内の時間で診断試験が終了
する機能診断プログラムの作成方法を提供することを目
的とし、 パターン発生手段から出力される人カバターンを順次被
試験ＬＳＩと同一機能を有するＬ Ｓ−Ｉに人力し、該
ＬＳＩより出力される前回の出カバターンと今回の出カ
バターンとを比較し、双方が不一致である場合のみ入力
パターンをテストパターンとして、また、今回の出カバ
ターンを期待値バターンとして記憶手段に記憶させる構
成とし、また、上記パターン発生手段としてカウンタを
使用し、被試験対象ＬＳＩの入力ビット数ｎに対応する
２７個のすべてのデジィタルパターンを入力パターンと
して順次発生する構成とした。
この発明はＬＳＩの機能診断テストプログラムの作成方
法に関し、特にＰＡＬ （プログラムアレイロジック）
素子の機能診断テストプログラムの作成方法に関するも
のである。
法に関し、特にＰＡＬ （プログラムアレイロジック）
素子の機能診断テストプログラムの作成方法に関するも
のである。
ＬＳＩに規定の動作条件を与えたとき、ＬＳＩが機能の
異常を示さずに動作するか否かをｉｉｉ認するためにＬ
ＳＩ単体、あるいはＬＳＩをプリント基板に実装したと
きに機能診断テストが行われる。
異常を示さずに動作するか否かをｉｉｉ認するためにＬ
ＳＩ単体、あるいはＬＳＩをプリント基板に実装したと
きに機能診断テストが行われる。
この機能診断テストはＬＳＩの入力端子にテストパター
ンＰｔを与えたとき、出力端子に現れるパターンが期待
値パターンＰＩと一致するか否かによって行われる。
ンＰｔを与えたとき、出力端子に現れるパターンが期待
値パターンＰＩと一致するか否かによって行われる。
第３図は上記機能診断テストをするための機能診断テス
ト装置ｌＯの概念図である。テストパターンメモリ１１
には動作条件のあらゆる場合を考慮したテストパターン
Ｐｔが記憶されており、方、期待値パターンメモリ１２
には上記それぞれのテストパターンＰＴに対応した期待
値パターンＰＥが記憶されている。そしてテストパター
ンメモリ１１から読み出された各テストパターンＰｔを
順次被試験ＬＳ Ｉ １４に入力して、その出力と各テ
ストパターンＰＴに対応する期待値パターンＰ、を期待
値パターンメモリ１２から読み出して、比較器１３で比
較して、被試験ＬＳ Ｉ １４の良否を判定するように
なっている。
ト装置ｌＯの概念図である。テストパターンメモリ１１
には動作条件のあらゆる場合を考慮したテストパターン
Ｐｔが記憶されており、方、期待値パターンメモリ１２
には上記それぞれのテストパターンＰＴに対応した期待
値パターンＰＥが記憶されている。そしてテストパター
ンメモリ１１から読み出された各テストパターンＰｔを
順次被試験ＬＳ Ｉ １４に入力して、その出力と各テ
ストパターンＰＴに対応する期待値パターンＰ、を期待
値パターンメモリ１２から読み出して、比較器１３で比
較して、被試験ＬＳ Ｉ １４の良否を判定するように
なっている。
上記テストパターンＰｔ、期待値パターンＰｔは、従来
あらゆる有効な出カバターン（期待値パターンＰ１）を
得るための入力パターン（テストパターンＰｔ）を手作
業で求め出していく、いわゆる、マニュアルテスト方式
によって作られていた。
あらゆる有効な出カバターン（期待値パターンＰ１）を
得るための入力パターン（テストパターンＰｔ）を手作
業で求め出していく、いわゆる、マニュアルテスト方式
によって作られていた。
またＬＳＩの設計段階で得られた理論上の回路条件を演
算装置に採り込んでおいて、上記のように有効な出カバ
ターン（期待値パターンＰｔ）を得るための人カバター
ン（テストパターンＰＴ）を計算によって求め、それぞ
れをテストパターンメモリ１１と、期待値パターンメモ
リ１２に記憶させておくシュミレーション方式によって
も作成されている。
算装置に採り込んでおいて、上記のように有効な出カバ
ターン（期待値パターンＰｔ）を得るための人カバター
ン（テストパターンＰＴ）を計算によって求め、それぞ
れをテストパターンメモリ１１と、期待値パターンメモ
リ１２に記憶させておくシュミレーション方式によって
も作成されている。
上記シュミレーション方式によっても作業時間は最も短
い場合でも数時間もかかり、試験対象のＬＳＩの内部ゲ
ート数が多くなると例えば作業時間が１００時間を越え
る場合もあり、マニュアル方式では更に時間が長くなる
。特に多品種少数生産されるＰＡＬ （プログラムアレ
イロジック〉素子や、カスタムＬＳＩ等ではこの欠点が
顕著に現れることになる。
い場合でも数時間もかかり、試験対象のＬＳＩの内部ゲ
ート数が多くなると例えば作業時間が１００時間を越え
る場合もあり、マニュアル方式では更に時間が長くなる
。特に多品種少数生産されるＰＡＬ （プログラムアレ
イロジック〉素子や、カスタムＬＳＩ等ではこの欠点が
顕著に現れることになる。
また、上記シュミレーション方式によって作成されたテ
ストパターンＰ、と期待値パターンＰＥは、有効出カバ
ターンのすべてに対応する入力パターンを、それぞれメ
モリ１１．１゛２に記憶させるようにしているので、パ
ターン数が非常に多くなる。ところが、この機能診断テ
ストにおいて、機能診断テスト装置１０としてＩＣＴ（
インサーキットテスタ）を用いた場合、入力パターン信
号は大電流（例えば３ｖ・５０ｍＡ）であるので、長時
間継続してのテストはプリント基板に組込まれたＬＳｌ
、の周囲の素子１０例えばＬＳＩの入出力ゲートとなる
ＴＴＬ （）ランシスタートランジスタロジック回路）
を破壊するおそれがある。
ストパターンＰ、と期待値パターンＰＥは、有効出カバ
ターンのすべてに対応する入力パターンを、それぞれメ
モリ１１．１゛２に記憶させるようにしているので、パ
ターン数が非常に多くなる。ところが、この機能診断テ
ストにおいて、機能診断テスト装置１０としてＩＣＴ（
インサーキットテスタ）を用いた場合、入力パターン信
号は大電流（例えば３ｖ・５０ｍＡ）であるので、長時
間継続してのテストはプリント基板に組込まれたＬＳｌ
、の周囲の素子１０例えばＬＳＩの入出力ゲートとなる
ＴＴＬ （）ランシスタートランジスタロジック回路）
を破壊するおそれがある。
そこで通常上記診断テストは１テストサイクルを特定の
時間（例えば２５０ｎｓ〜４μｓ）の間に行い、パター
ン数が多くてその後引き続いてテストする必要がある場
合には、一定のクーリング（冷却）時間（例えば５０ｍ
５〜２００ｍ５）を置く必要があった。ところがクーリ
ングのために一旦診断装置をＬＳＩから切り離すと、次
の診断開始時にいきなり目的とするテストパターンＰＴ
を印加しても、ＬＳＩの内部の状態がそのテストパター
ンＰＴを受は入れる状態になっていない。
時間（例えば２５０ｎｓ〜４μｓ）の間に行い、パター
ン数が多くてその後引き続いてテストする必要がある場
合には、一定のクーリング（冷却）時間（例えば５０ｍ
５〜２００ｍ５）を置く必要があった。ところがクーリ
ングのために一旦診断装置をＬＳＩから切り離すと、次
の診断開始時にいきなり目的とするテストパターンＰＴ
を印加しても、ＬＳＩの内部の状態がそのテストパター
ンＰＴを受は入れる状態になっていない。
そこでＬＳＩの内部が目的とするテストパターンＰｔを
受は入れる状態になるまで予備パターンを入力する必要
があり、作業が非常にめんどうとなる難点がある。
受は入れる状態になるまで予備パターンを入力する必要
があり、作業が非常にめんどうとなる難点がある。
この発明は上記従来の事情に鑑みて提案されたものであ
って、作業時間が短く、かつ、テストパターンＰＴをで
きるだけ少なくしてｌテストサイクル以内の時間で診断
試験が終了する機能診断プログラムの作成方法を提供す
ることを目的とするものである。
って、作業時間が短く、かつ、テストパターンＰＴをで
きるだけ少なくしてｌテストサイクル以内の時間で診断
試験が終了する機能診断プログラムの作成方法を提供す
ることを目的とするものである。
（課題を解決するための手段〕
この発明はテストパターンをＬＳＩに入力してその出力
を期待値パターンと比較することによってＬＳＩの良否
を判定するＬＳＩ機能診断テストに用いる上記テストパ
ターンと期待値パターンよりなるテストプログラムを作
成する方法を前提とし、上記目的を達成するために、パ
ターン発生手段２１から出力される入力パターンＰｉを
順次試験対象と同一機能を有するＬＳＩＩに人力し、該
ＬＳＩＩよりの前回の出カバターンＰ＋＋−１と今回の
出カバターンＰ７とを比較し、双方が不一致である場合
のみ人カバターンＰ、をテストパターンＰｔとして、ま
た、出カバターンＰ０を期待値パターンＰ、として記憶
手段に記憶させるようにしている。
を期待値パターンと比較することによってＬＳＩの良否
を判定するＬＳＩ機能診断テストに用いる上記テストパ
ターンと期待値パターンよりなるテストプログラムを作
成する方法を前提とし、上記目的を達成するために、パ
ターン発生手段２１から出力される入力パターンＰｉを
順次試験対象と同一機能を有するＬＳＩＩに人力し、該
ＬＳＩＩよりの前回の出カバターンＰ＋＋−１と今回の
出カバターンＰ７とを比較し、双方が不一致である場合
のみ人カバターンＰ、をテストパターンＰｔとして、ま
た、出カバターンＰ０を期待値パターンＰ、として記憶
手段に記憶させるようにしている。
ＬＳＩの出力が変化したときにのみ、その出カバターン
Ｐｎが期待値パターンＰＥとして、ＲＡＭ２４に書き込
まれるとともにその時の入力パターンＰ：もテストパタ
ーンＰｔとしてＲＡＭ２４に書き込まれる。
Ｐｎが期待値パターンＰＥとして、ＲＡＭ２４に書き込
まれるとともにその時の入力パターンＰ：もテストパタ
ーンＰｔとしてＲＡＭ２４に書き込まれる。
第１図はこの発明を実施する回路を示したものであり、
第２図はそのタイくングチャートを示すものである。
第２図はそのタイくングチャートを示すものである。
カウンタ２１はスタート／ストップスイッチ２５がスタ
ート側にＯＮされることによって、リセットされ、クロ
ック発振器２２よりのクロック信号３ｃｏ （第２図（
１））を順次カウントアツプしていく。従って、その出
力（ｎビット〉は２ｎのすべてのデジタルパターンを形
成することができる。
ート側にＯＮされることによって、リセットされ、クロ
ック発振器２２よりのクロック信号３ｃｏ （第２図（
１））を順次カウントアツプしていく。従って、その出
力（ｎビット〉は２ｎのすべてのデジタルパターンを形
成することができる。
このカウンタ２１よりの出力はＬＳＩ、例えばＰＡＬ素
子１に入力パターンＰ、として人力されるとともにＲＡ
Ｍ２４にも入力される。ＰＡＬ素子１の出カバターンＰ
。も上記ＲＡＭ２４に入力されるとともにラッチ２６に
１クロック時間ラッチされた後、不一致検出回路２７に
出カバターンＰｎ−１として人力される。この不一致検
出回路２７ではラッチ２６の出力とＰＡＬ素子ｌの現在
の出力とを比較して不一致があったときのみ、不一致信
号Ｓｅ（第２図（６）〉をナントゲート２８に出力する
ようになっている。
子１に入力パターンＰ、として人力されるとともにＲＡ
Ｍ２４にも入力される。ＰＡＬ素子１の出カバターンＰ
。も上記ＲＡＭ２４に入力されるとともにラッチ２６に
１クロック時間ラッチされた後、不一致検出回路２７に
出カバターンＰｎ−１として人力される。この不一致検
出回路２７ではラッチ２６の出力とＰＡＬ素子ｌの現在
の出力とを比較して不一致があったときのみ、不一致信
号Ｓｅ（第２図（６）〉をナントゲート２８に出力する
ようになっている。
一方クロック信号（Ｓｃｏ）は第３図＋２１． （３１
゜（４）、 （５）に示すように遅延回路３１とナント
ゲート３２を介してナントゲート３３に入力され、イン
バータ３４で反転されて上記ナントゲート２８に人力さ
れる。ここで不一致検出回路２７から出力されている不
一致信号Ｓｅ（第２図（６））が不一致を示す状態（ハ
イレベル）になっていると第２図（７１（ａ）に示すよ
うに上記ＲＡＭ２４に対する書込み信号（Ｓｗ）が出力
され、これによってＰＡＬ素子１への人カバターンＰｔ
がテストパターンＰｔとして、また、ＰＡＬ素子１から
の出カバターンＰ。が期待値パターンＰ、としてそれぞ
れＲＡＭ２４の特定のアドレスに記憶される。これに対
して、第２図（７）（ｂ）に示すように不一致信号Ｓ０
が不一致を示す状態になっていないとき（ローレベル）
は書込み信号ＳＬ、ｌは出力されない。これによって入
力パターンＰ、が変化しても出カバターンＰ７が変化し
ない限り、人力・出力の両パターンはテストパターンＰ
Ｔとして、あるいは期待値パターンＰ、としてＲＡＭ２
４へ書込まれないことになる。
゜（４）、 （５）に示すように遅延回路３１とナント
ゲート３２を介してナントゲート３３に入力され、イン
バータ３４で反転されて上記ナントゲート２８に人力さ
れる。ここで不一致検出回路２７から出力されている不
一致信号Ｓｅ（第２図（６））が不一致を示す状態（ハ
イレベル）になっていると第２図（７１（ａ）に示すよ
うに上記ＲＡＭ２４に対する書込み信号（Ｓｗ）が出力
され、これによってＰＡＬ素子１への人カバターンＰｔ
がテストパターンＰｔとして、また、ＰＡＬ素子１から
の出カバターンＰ。が期待値パターンＰ、としてそれぞ
れＲＡＭ２４の特定のアドレスに記憶される。これに対
して、第２図（７）（ｂ）に示すように不一致信号Ｓ０
が不一致を示す状態になっていないとき（ローレベル）
は書込み信号ＳＬ、ｌは出力されない。これによって入
力パターンＰ、が変化しても出カバターンＰ７が変化し
ない限り、人力・出力の両パターンはテストパターンＰ
Ｔとして、あるいは期待値パターンＰ、としてＲＡＭ２
４へ書込まれないことになる。
上記ナントゲート２８より出力されるＲＡＭ２４の書込
み信号Ｓｗは遅延回路３５を介してクロック信号３ｃｏ
となってカウンタ３６に入力され、これによって上記書
込みが終わった時にＲＡＭ２４のアドレスを更新して、
次の書込みに備えるようになっている。尚、このカウン
タ３６は上記スタート／ストップスイッチ２２がスター
ト側にＯＮされたときカウンタ２１と同時にリセットさ
れるようになっている。
み信号Ｓｗは遅延回路３５を介してクロック信号３ｃｏ
となってカウンタ３６に入力され、これによって上記書
込みが終わった時にＲＡＭ２４のアドレスを更新して、
次の書込みに備えるようになっている。尚、このカウン
タ３６は上記スタート／ストップスイッチ２２がスター
ト側にＯＮされたときカウンタ２１と同時にリセットさ
れるようになっている。
このようにしてＲＡＭ２４に記憶されたテストパターン
数Ｔと期待値パターンＰＥを前記したＬＳＩ診断テスト
装置１０のテストパターンメモリ１１と期待値パターン
メモリ１２に移し変えることによってＬＳＩ診断テスト
に適用できることになる。
数Ｔと期待値パターンＰＥを前記したＬＳＩ診断テスト
装置１０のテストパターンメモリ１１と期待値パターン
メモリ１２に移し変えることによってＬＳＩ診断テスト
に適用できることになる。
尚、上記カウンタ２１はデジタルパターンを形成し得る
他のパターン発生手段におき替えることができることは
もちろんである。
他のパターン発生手段におき替えることができることは
もちろんである。
更に、この方法によると、例えば排他的ＯＲゲートの２
つの人力が０１→１０に変化したときその出力はいずれ
も１となるので、ＲＡＭ２４は作動しない。従って、す
べての入力パターンＰ＝に対する出カバターンＰ７を記
憶させるわけではないが、実用上差し支えのない程度の
機能診断テストをし得る数のテストパターン数ｔを人力
できることになる。
つの人力が０１→１０に変化したときその出力はいずれ
も１となるので、ＲＡＭ２４は作動しない。従って、す
べての入力パターンＰ＝に対する出カバターンＰ７を記
憶させるわけではないが、実用上差し支えのない程度の
機能診断テストをし得る数のテストパターン数ｔを人力
できることになる。
以上説明したようにこの発明によると出カバターンが変
化するときの入力パターンと出カバターンをテストパタ
ーン及び期待値パターンとしてＲＡＭに記憶させ、ＬＳ
Ｉ診断装置に適用することができるので、テストパター
ン数を著しく少なくすることができ、多品種少量生産の
ＰＡＬ素子やカスタムＬＳＩのテストプログラム作成を
容易にし、また、ＩＣＴにおける１テストサイクル内の
診断テストを可能にする。
化するときの入力パターンと出カバターンをテストパタ
ーン及び期待値パターンとしてＲＡＭに記憶させ、ＬＳ
Ｉ診断装置に適用することができるので、テストパター
ン数を著しく少なくすることができ、多品種少量生産の
ＰＡＬ素子やカスタムＬＳＩのテストプログラム作成を
容易にし、また、ＩＣＴにおける１テストサイクル内の
診断テストを可能にする。
第１図はこの発明を実施する装置の回路図、第２図はそ
のタイミングチャート、第３図はＬ３ｒ機能診断テスト
装置の概念図である。 図中、 １・・・ＬＳＩ、 ２■・・・パターン発生手段（カラ ２４・・・ＲＡＭ （記憶手段）、 Ｐ、 （Ｐ、１−１）・・・出カバターン、Ｐ７・・
・テストパターン、 ンタ） ＬＳＩ ネ謙ＩＢ、診遮今子スト唱ｊ［ｎ４既臂−２第３図
のタイミングチャート、第３図はＬ３ｒ機能診断テスト
装置の概念図である。 図中、 １・・・ＬＳＩ、 ２■・・・パターン発生手段（カラ ２４・・・ＲＡＭ （記憶手段）、 Ｐ、 （Ｐ、１−１）・・・出カバターン、Ｐ７・・
・テストパターン、 ンタ） ＬＳＩ ネ謙ＩＢ、診遮今子スト唱ｊ［ｎ４既臂−２第３図
Claims (1)
- 【特許請求の範囲】 〔１〕テストパターンを被試験ＬＳＩに入力してその出
力を期待値パターンと比較することによってＬＳＩの良
否を判定するＬＳＩ機能診断テストに用いる上記テスト
パターンと期待値パターンよりなるテストプログラムを
作成する方法において、パターン発生手段（２１）から
出力される入力パターンを順次被試験ＬＳＩに入力し、
該ＬＳＩ（１）より出力される前回の出力パターン（Ｐ
＿ｎ＿−＿１）と今回の出力パターン（Ｐ＿ｎ）とを比
較し、双方が不一致である場合のみ入力パターン（Ｐ＿
ｉ）をテストパターン（Ｐ＿Ｔ）として、また、今回の
出力パターン（Ｐ＿ｎ）を期待値パターン（Ｐ＿Ｅ）と
して記憶手段（２４）に記憶させることを特徴とするＬ
ＳＩ機能診断テストプログラムの作成方法。 〔２〕上記パターン発生手段（２１）としてカウンタを
使用し、被試験対象ＬＳＩの入力ビット数ｎに対応する
２＾ｎ個のすべてのデジィタルパターンを入力パターン
（Ｐ＿ｉ）として順次発生するようにした請求項〔ｌ〕
に記載のＬＳＩ機能診断テストプログラムの作成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1176645A JPH0339671A (ja) | 1989-07-06 | 1989-07-06 | Ｌｓｉ機能診断テストプログラムの作成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1176645A JPH0339671A (ja) | 1989-07-06 | 1989-07-06 | Ｌｓｉ機能診断テストプログラムの作成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0339671A true JPH0339671A (ja) | 1991-02-20 |
Family
ID=16017205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1176645A Pending JPH0339671A (ja) | 1989-07-06 | 1989-07-06 | Ｌｓｉ機能診断テストプログラムの作成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0339671A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012122931A (ja) * | 2010-12-10 | 2012-06-28 | Nippon Telegr & Teleph Corp <Ntt> | 回路故障検出装置、回路故障検出方法 |
-
1989
- 1989-07-06 JP JP1176645A patent/JPH0339671A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012122931A (ja) * | 2010-12-10 | 2012-06-28 | Nippon Telegr & Teleph Corp <Ntt> | 回路故障検出装置、回路故障検出方法 |
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