JPS5890258A - 電子式卓上計算機用集積回路 - Google Patents
電子式卓上計算機用集積回路Info
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- JPS5890258A JPS5890258A JP56188034A JP18803481A JPS5890258A JP S5890258 A JPS5890258 A JP S5890258A JP 56188034 A JP56188034 A JP 56188034A JP 18803481 A JP18803481 A JP 18803481A JP S5890258 A JPS5890258 A JP S5890258A
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- JP
- Japan
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- test
- circuit
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/445—Program loading or initiating
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、工Ｃテスタ等による高速度ロジックテストに
適した電子式卓上計算機用集積回路（以下、電卓用工Ｃ
と略記する。）に関する。
適した電子式卓上計算機用集積回路（以下、電卓用工Ｃ
と略記する。）に関する。
近年コンピュータ技術の発展に伴い、コンピュータを利
用した工Ｃテスタは、高速度の被測定回路のロジックテ
ストを可能ならしめてきた。しかし、前記被測定回路が
電卓用ＸＣである場合には該電卓用ＩＣの動作が、内蔵
されている固定プログラムに従って動作するため、外部
から電卓用工Ｃの動作を制御することは全く不可能であ
った。
用した工Ｃテスタは、高速度の被測定回路のロジックテ
ストを可能ならしめてきた。しかし、前記被測定回路が
電卓用ＸＣである場合には該電卓用ＩＣの動作が、内蔵
されている固定プログラムに従って動作するため、外部
から電卓用工Ｃの動作を制御することは全く不可能であ
った。
そのため、電卓用工Ｃのハードウェア部分のテストは比
較的容易に短時間にテスト可能であるのに対し、そのソ
フトウェア部分、つまり、固定プログラムの内容のテス
トには長いテスト時間がかかり、しかも、完全なテスト
は、不可能であった。
較的容易に短時間にテスト可能であるのに対し、そのソ
フトウェア部分、つまり、固定プログラムの内容のテス
トには長いテスト時間がかかり、しかも、完全なテスト
は、不可能であった。
例えば、平方根の計算機能をテストするには、従来の方
法では、平方根のキーを操作し演算終了ののちに演算結
果を表示により検定するというテスト方法が一般に用い
られていた。この方法は、実際的で、かつ最も確度の高
いテスト方法であるが、例えば、該電卓用ＩＣの原振が
１００マイクロ秒である場合に平方根の演算時間が１秒
間であるとすれば、テスト時間もまた、１秒間かかるこ
とになる。また、このテスト方法によってテストされた
のは内蔵されているプログラムの中の平方根に関する部
分のみである、という欠点を有する。そのため、固定プ
ログラム内の他の領域のテストを行なうには、他のキー
操作を行ない、同様なテストを繰り返さなくてはならな
い。また、このテスト方法では、原振の周波数を一１追
ずて、例えば、原振を、１００マイクロ秒から、２０マ
イクロ秒にすれば、前例の平方根のテスト時間は、１秒
間から２００ ミＩＪ秒へと短縮されるが、前述の如く
、内蔵プログラムのすべての領域をテストするものでは
ないため、他の領域のテストには、前述と同様の手続き
を繰り返さなくてはならない。これらの事情により、電
卓用ＩＣは、工Ｃテスタの進歩にもかかわらず、そのテ
ストシーケンスは人がキー操作と表示内容とで検査する
シーケンスと同じシーケンスであり、テスト時間の短縮
が不可能であるばかりではなく、正確なテストさえでき
ない状態にある。
法では、平方根のキーを操作し演算終了ののちに演算結
果を表示により検定するというテスト方法が一般に用い
られていた。この方法は、実際的で、かつ最も確度の高
いテスト方法であるが、例えば、該電卓用ＩＣの原振が
１００マイクロ秒である場合に平方根の演算時間が１秒
間であるとすれば、テスト時間もまた、１秒間かかるこ
とになる。また、このテスト方法によってテストされた
のは内蔵されているプログラムの中の平方根に関する部
分のみである、という欠点を有する。そのため、固定プ
ログラム内の他の領域のテストを行なうには、他のキー
操作を行ない、同様なテストを繰り返さなくてはならな
い。また、このテスト方法では、原振の周波数を一１追
ずて、例えば、原振を、１００マイクロ秒から、２０マ
イクロ秒にすれば、前例の平方根のテスト時間は、１秒
間から２００ ミＩＪ秒へと短縮されるが、前述の如く
、内蔵プログラムのすべての領域をテストするものでは
ないため、他の領域のテストには、前述と同様の手続き
を繰り返さなくてはならない。これらの事情により、電
卓用ＩＣは、工Ｃテスタの進歩にもかかわらず、そのテ
ストシーケンスは人がキー操作と表示内容とで検査する
シーケンスと同じシーケンスであり、テスト時間の短縮
が不可能であるばかりではなく、正確なテストさえでき
ない状態にある。
本テスト方法のさらなる欠点は、電卓用ＩＣをミクロレ
ベルで評価、検査するためには有効であるが、ミクロレ
ベルでの評価、検査が不可能に近いということである。
ベルで評価、検査するためには有効であるが、ミクロレ
ベルでの評価、検査が不可能に近いということである。
つまり、本テスト方法は電卓用ＩＣの全体的な評価、検
査は可能であるが、いったん不良品が発生した場合に、
その原因、理由を解析、評価することは困畔である。例
えば、ある演算結果が正しくない場合に、その原因が、
内蔵プログラムのビット落ちなのか、あるいけ、その周
辺回路の不良なのか、あるいは、周波数マージン不良な
のか、全く判別、検証できない。
査は可能であるが、いったん不良品が発生した場合に、
その原因、理由を解析、評価することは困畔である。例
えば、ある演算結果が正しくない場合に、その原因が、
内蔵プログラムのビット落ちなのか、あるいけ、その周
辺回路の不良なのか、あるいは、周波数マージン不良な
のか、全く判別、検証できない。
本発明の目的は、前記欠点に鑑み、工Ｃテスタによる高
速度ロジックテストが可能な電卓用■Ｃを提供すること
にある。
速度ロジックテストが可能な電卓用■Ｃを提供すること
にある。
以下、図面により本発明の具体例を詳記する。
第１図は電卓用ＩＯの一部であり、タイミング発生器２
は、タイミング信号２１２．２ｂ、２ｃ。
は、タイミング信号２１２．２ｂ、２ｃ。
２ｄを発生する。アドレスフロック選択回路３はアンド
ゲート５ａ、３ｂ及びオアデー）３Ｃから成り、アドレ
スレジスタ４にアドレスデークラッチクロックを与える
。アドレスレジスタ４の出力はアドレスデコーダ５に入
力され、そのアドレス出力は読み出し専用メモリ６（以
下Ｒ石Ｍと略記する）のアドレスをひとつ選択し、該ア
ドレスによって選択されたＲＯＭの１ワードのデータは
、ＲＯＭデータレジスタ８に入力されデータラッチパル
ス選択回路９によって選択されるパルスによって上記Ｒ
百Ｍデータレジスタにラッチされる。
ゲート５ａ、３ｂ及びオアデー）３Ｃから成り、アドレ
スレジスタ４にアドレスデークラッチクロックを与える
。アドレスレジスタ４の出力はアドレスデコーダ５に入
力され、そのアドレス出力は読み出し専用メモリ６（以
下Ｒ石Ｍと略記する）のアドレスをひとつ選択し、該ア
ドレスによって選択されたＲＯＭの１ワードのデータは
、ＲＯＭデータレジスタ８に入力されデータラッチパル
ス選択回路９によって選択されるパルスによって上記Ｒ
百Ｍデータレジスタにラッチされる。
上記データラッチパルス選択回路９はアンドゲート９α
、９ｂ及びオアゲート９Ｃより構成されている。」二記
装置ＭデータレジスタにラッチされたＲＯＭデータは制
御回路１０に入力され、その出力の一部は、アドレス修
飾回路１１によって、次に実行されるべきアドレスに修
飾され、その出力は前記アドレスレジスタ４に入力され
る。また制御回路１０の出力の一部は、演算データを出
力しアンドゲート１２α、１２ｂ及びオアゲート１２Ｇ
より成る表示データ選択回路１２によって表示データと
して表示レジスタ１４に入力される。
、９ｂ及びオアゲート９Ｃより構成されている。」二記
装置ＭデータレジスタにラッチされたＲＯＭデータは制
御回路１０に入力され、その出力の一部は、アドレス修
飾回路１１によって、次に実行されるべきアドレスに修
飾され、その出力は前記アドレスレジスタ４に入力され
る。また制御回路１０の出力の一部は、演算データを出
力しアンドゲート１２α、１２ｂ及びオアゲート１２Ｇ
より成る表示データ選択回路１２によって表示データと
して表示レジスタ１４に入力される。
該表示レジスタは、アントゲ−）１３ａ、１３ｂ及びオ
アゲート１３Ｃより成る表示レジスタクロック選択回路
１３によって選択されたクロックによって上記表示デー
タを表示レジスタ１４に転送する。該表示レジスタ１４
は直列人力並列出力レジスタであり、その出力は表示デ
コーダ・バッファ１５により表示データに変換され、表
示出力２０．２１．２２に出力される。
アゲート１３Ｃより成る表示レジスタクロック選択回路
１３によって選択されたクロックによって上記表示デー
タを表示レジスタ１４に転送する。該表示レジスタ１４
は直列人力並列出力レジスタであり、その出力は表示デ
コーダ・バッファ１５により表示データに変換され、表
示出力２０．２１．２２に出力される。
テスト入力端子１７．１８はそれぞれプルダウン抵抗１
７α、１８αに接続され、通常低レベルにある。該入力
端子はインバータ１７ｂ、１８ｂの出力とともにアント
ゲ−）１９（＋、１９ｂ。
７α、１８αに接続され、通常低レベルにある。該入力
端子はインバータ１７ｂ、１８ｂの出力とともにアント
ゲ−）１９（＋、１９ｂ。
１９ｃ、１９ｄ及び排他的論理和７によって各ステータ
ス信号を発生させる。アドレスレジスタ４は、前記１９
αの出力が高レベルである場合にはアドレス修飾回路１
１の出力を入力とし、アドレスデコーダ５の入力を出力
とするような並列入力並列出力レジスタとして動作し、
前記１９ｂの出力が高レベルである場合には、プルダウ
ン抵抗１６αを有するアドレス入力端子１６を入力とし
、アドレスデコーダ５の入力を出力とするような直列入
力並列出力シフトレジスタとして動作する。
ス信号を発生させる。アドレスレジスタ４は、前記１９
αの出力が高レベルである場合にはアドレス修飾回路１
１の出力を入力とし、アドレスデコーダ５の入力を出力
とするような並列入力並列出力レジスタとして動作し、
前記１９ｂの出力が高レベルである場合には、プルダウ
ン抵抗１６αを有するアドレス入力端子１６を入力とし
、アドレスデコーダ５の入力を出力とするような直列入
力並列出力シフトレジスタとして動作する。
ＲＯＭデータレジスタ８は、排他的論理和７の出力が高
レベルの場合に番；１、Ｒ百Ｍ乙の出力を入力とし、制
御回路１０の入力を出力とするような並列人力並列出力
レジスタとして動作しアンドゲート１９ｃが高レベルで
ある場合には、ＲＯＭ６の出力を入力として、ＲＯＭ直
列出力端子２３に出力するような並列入力直列出力シフ
トレジスタとして働く。アドレス入力り？ｉ、！子１６
、テスト入力端子１７ 、１８ 、 ＲＯＭ直列出力
端子２３及びこれらの付属回路は、本発明の目的を達成
するために特に付加された回路である。通常の使用状態
では、テスト入力端子１７．１８は低レベルでありアン
ドゲート１９ａの出力が高レベルとなりアドレスレジス
タ４を動作させるだめのクロックは、アドレスクロック
選択回路のアンドゲート３ａによりクロック２ｂが選択
される。またアンドゲート１９ａの出力が高レベルであ
るため、アドレスレジスタ４は並列入力並列出力レジス
タとして動作し、アドレスレジスタ４の指定するアドレ
スのＲＯＭ６の内容がＲＯＭデータレジスタ８に入力さ
れる。ＲＯＭデータレジスタ８は、排他的論理和ゲート
７の出力が低レベルであるため、並列入力並列出力シフ
トレジスタとして動作し、そのフロックはデータランチ
パルス選択回路のアンドゲート９αによりフロック２ａ
が選択されて、該フロックのタイミングで制御回路１０
ヘデータが転送される。制御回路１＼から出力される演
算データは、表示データ選択回路のアンドゲート１２α
を通して、またクロックは表示レジスタクロック選択回
路のアンドゲート１３αを通してクロック２Ｇが選択さ
れて表示レジスター４に入力され、表示デコーダバッフ
ァを通して演算結果が外部に表示される。これがプログ
ラム実行により演算結果を表示するための通常使用状態
における動作である。
レベルの場合に番；１、Ｒ百Ｍ乙の出力を入力とし、制
御回路１０の入力を出力とするような並列人力並列出力
レジスタとして動作しアンドゲート１９ｃが高レベルで
ある場合には、ＲＯＭ６の出力を入力として、ＲＯＭ直
列出力端子２３に出力するような並列入力直列出力シフ
トレジスタとして働く。アドレス入力り？ｉ、！子１６
、テスト入力端子１７ 、１８ 、 ＲＯＭ直列出力
端子２３及びこれらの付属回路は、本発明の目的を達成
するために特に付加された回路である。通常の使用状態
では、テスト入力端子１７．１８は低レベルでありアン
ドゲート１９ａの出力が高レベルとなりアドレスレジス
タ４を動作させるだめのクロックは、アドレスクロック
選択回路のアンドゲート３ａによりクロック２ｂが選択
される。またアンドゲート１９ａの出力が高レベルであ
るため、アドレスレジスタ４は並列入力並列出力レジス
タとして動作し、アドレスレジスタ４の指定するアドレ
スのＲＯＭ６の内容がＲＯＭデータレジスタ８に入力さ
れる。ＲＯＭデータレジスタ８は、排他的論理和ゲート
７の出力が低レベルであるため、並列入力並列出力シフ
トレジスタとして動作し、そのフロックはデータランチ
パルス選択回路のアンドゲート９αによりフロック２ａ
が選択されて、該フロックのタイミングで制御回路１０
ヘデータが転送される。制御回路１＼から出力される演
算データは、表示データ選択回路のアンドゲート１２α
を通して、またクロックは表示レジスタクロック選択回
路のアンドゲート１３αを通してクロック２Ｇが選択さ
れて表示レジスター４に入力され、表示デコーダバッフ
ァを通して演算結果が外部に表示される。これがプログ
ラム実行により演算結果を表示するための通常使用状態
における動作である。
次に、工Ｃテスタ等を用いた高速度テストを実行する場
合の動作を詳述する。
合の動作を詳述する。
第２図は、テスト入力端子１７．１８の駆動ンーケンス
に伴う各出力信号の動作を示したものであり、前記のよ
うに通常の使用状態では前記テス、′＼ ト入力゛端子は、共に低レベルであるため１９αは高レ
ベルとなり各選択回路３６，９ｃ、１２゜１５ｃの出力
は、それぞれ２ｂ、２ａ、１０ｂ。
に伴う各出力信号の動作を示したものであり、前記のよ
うに通常の使用状態では前記テス、′＼ ト入力゛端子は、共に低レベルであるため１９αは高レ
ベルとなり各選択回路３６，９ｃ、１２゜１５ｃの出力
は、それぞれ２ｂ、２ａ、１０ｂ。
２Ｇが選択され通常の動作が行なわれる。高速度ロジッ
クテストを行なうためには、まず、テスト入力端子１７
のみを高レベルにする。この操作によりアンドゲート１
９ｂの出力は低レベルとなりアドレスレジスタ４は、Ｔ
Ｋ列大入力並列出力シフトレジスタなると同時に、アド
レスクロック選択回路３ｃの出力にはアンドゲート３ｂ
に入力されている２Ｇ信号が選択されて、該２Ｇ信号は
アドレス入力端子１６からのアドレスデータを前記アド
レスレジスタ４にシフト入力させる。次にテスト入力端
子１８を高レベルにする。（但しこの高レベルにするタ
イミングは、アドレスレジスタ４の構成がπビットであ
る場合には、前記２ｄのクロック数がｎ発発生されて、
アドレスレジスタ４に前記アドレスデータが全ビットシ
フト終了直後であるようにタイミングを設定することと
する。）力、データ入力は共に禁止され、アドレスが確
定し、アクセス時間ののちにＲＯＭ６の出力が確定する
。また、排他的論理和７の出力が高レベルとなるため、
ＲＯＭデータレジスタの入力データはＲＯＭ６からの出
力となり、該並列入力データはデータラッチパルス選択
回路によって選択されたクロック２ｄによって並列入力
並列出力レジスタとして動作しているＲＯＭデータレジ
スタ８にラッチされる。
クテストを行なうためには、まず、テスト入力端子１７
のみを高レベルにする。この操作によりアンドゲート１
９ｂの出力は低レベルとなりアドレスレジスタ４は、Ｔ
Ｋ列大入力並列出力シフトレジスタなると同時に、アド
レスクロック選択回路３ｃの出力にはアンドゲート３ｂ
に入力されている２Ｇ信号が選択されて、該２Ｇ信号は
アドレス入力端子１６からのアドレスデータを前記アド
レスレジスタ４にシフト入力させる。次にテスト入力端
子１８を高レベルにする。（但しこの高レベルにするタ
イミングは、アドレスレジスタ４の構成がπビットであ
る場合には、前記２ｄのクロック数がｎ発発生されて、
アドレスレジスタ４に前記アドレスデータが全ビットシ
フト終了直後であるようにタイミングを設定することと
する。）力、データ入力は共に禁止され、アドレスが確
定し、アクセス時間ののちにＲＯＭ６の出力が確定する
。また、排他的論理和７の出力が高レベルとなるため、
ＲＯＭデータレジスタの入力データはＲＯＭ６からの出
力となり、該並列入力データはデータラッチパルス選択
回路によって選択されたクロック２ｄによって並列入力
並列出力レジスタとして動作しているＲＯＭデータレジ
スタ８にラッチされる。
次に、テスト入力端子１７を低レベルにする。
この操作によりアントゲ−）１９ｄの出力が高レベルと
なり、ＲＯＭｙ−タレジスタ４のＲＯＭ６からのデータ
入力は禁止され、該ＲＯＭデータレジスタ４は並列入力
直列出力シフトレジスタとして動作し、すでにラッチさ
れている並列のＲＯＭ出力データは、データラッチパル
ス選択回路９によって選択される信号２ｄをシフトクロ
ックとして、ＲＯＭ直列出力端子２３に直列データとし
て出力される一方、表示データ選択回路１２ｂを通して
、表示レジスタクロック選択回路１３ｂによって選択さ
れる信号２ｄをクロックとして表示レジスタ１４にシフ
トされる。ＲＯＭＴ−タレジスタ８がｍビット構成であ
るとすれば、ｍ発のシフトクロック２ｄの後にＲＯＭデ
ータレジスタの全ビットが表示レジスタに転送され、表
示デコーダドライバー１５によって外部出力端子２０．
２１〜２２に出力され、前記アドレスデータ入力端子１
６によって指定されたアドレスのＲＯＭデータを出力端
子２０．２１〜２２で読み出すことが可能となる。アド
レスレジスタ４がｎビットの構成であるとすれば ２″
ケのアドレスに対して上述の動作を繰りかえし行なえば
ＲＯＭ６のすべてのアドレスのＲＯＭデータを読み出す
ことができる。
なり、ＲＯＭｙ−タレジスタ４のＲＯＭ６からのデータ
入力は禁止され、該ＲＯＭデータレジスタ４は並列入力
直列出力シフトレジスタとして動作し、すでにラッチさ
れている並列のＲＯＭ出力データは、データラッチパル
ス選択回路９によって選択される信号２ｄをシフトクロ
ックとして、ＲＯＭ直列出力端子２３に直列データとし
て出力される一方、表示データ選択回路１２ｂを通して
、表示レジスタクロック選択回路１３ｂによって選択さ
れる信号２ｄをクロックとして表示レジスタ１４にシフ
トされる。ＲＯＭＴ−タレジスタ８がｍビット構成であ
るとすれば、ｍ発のシフトクロック２ｄの後にＲＯＭデ
ータレジスタの全ビットが表示レジスタに転送され、表
示デコーダドライバー１５によって外部出力端子２０．
２１〜２２に出力され、前記アドレスデータ入力端子１
６によって指定されたアドレスのＲＯＭデータを出力端
子２０．２１〜２２で読み出すことが可能となる。アド
レスレジスタ４がｎビットの構成であるとすれば ２″
ケのアドレスに対して上述の動作を繰りかえし行なえば
ＲＯＭ６のすべてのアドレスのＲＯＭデータを読み出す
ことができる。
以上が本発明の動作説明であるが、次に本発明の効果を
詳記する。
詳記する。
本発明の最大の効果は、きわめて短時間にＲ百Ｍ内容を
読み出すことができ、高速度ロジックテストに適する点
である。すでに述べたように、従来の電卓用ＩＣにおい
てＲＯＭのテストをするためには、例えば平方根計算の
ＲＯＭテストに於て（１１） はぼ１秒間要し、しかもそのテスト効果はきわめて低い
ものであった。しかし、本発明によれば、例えば ｎ
＝ １０ 、 ｍ ＝ ３０ なる構成の電卓用工Ｃ
に対してクロック数は ２”Ｘ（１０−１−３０）＋４
ｏｏｏｏ発のクロックが必要とされ、クロックレートを
１０マイクロ秒とすれば、はぼ４００ミリ秒で、ＲＯＭ
のすべてのビットを正確にテストできる。従来のテスト
方法が１秒間テストしても不完全なテストしかできなか
ったのに対して、この効果は極めて大きい。本発明はテ
スト時間を飛躍的に短縮するのみならず、テストコスト
を大１ゴに低減させうる効果を有するのである。
読み出すことができ、高速度ロジックテストに適する点
である。すでに述べたように、従来の電卓用ＩＣにおい
てＲＯＭのテストをするためには、例えば平方根計算の
ＲＯＭテストに於て（１１） はぼ１秒間要し、しかもそのテスト効果はきわめて低い
ものであった。しかし、本発明によれば、例えば ｎ
＝ １０ 、 ｍ ＝ ３０ なる構成の電卓用工Ｃ
に対してクロック数は ２”Ｘ（１０−１−３０）＋４
ｏｏｏｏ発のクロックが必要とされ、クロックレートを
１０マイクロ秒とすれば、はぼ４００ミリ秒で、ＲＯＭ
のすべてのビットを正確にテストできる。従来のテスト
方法が１秒間テストしても不完全なテストしかできなか
ったのに対して、この効果は極めて大きい。本発明はテ
スト時間を飛躍的に短縮するのみならず、テストコスト
を大１ゴに低減させうる効果を有するのである。
さらに、本発明は、ＲＯＭのアクセス時間、ＲＯＭ周辺
回路の応答時間等を測定可能とする。前記のごとく、従
来のテスト方法では、前記アクセス時間、応答時間をテ
ストしようとしても、ＲＯＭ及びその周辺回路以外の回
路の動作速度、応答速度によって全体の動作が制限され
るために、例えば、全体の周波数特性が悪い場合にも、
ＲＯＭ以外の回路の周波数特性が悪いのかを判断するこ
とは極めて困苛てあった。しかし、本テスト方法ヲ用い
て、アドレスレジスタの内容が確定した後に、テスト入
力端子１７．１８を共に高レベルにしている時間間隔を
変化させてデータラッチクロック９ｃの発生タイミング
を制御することによりアドレスデコーダ５の応答時間、
ＲＯＭのアクセス時間を測定することができる。これら
ＲＯＭのアクセス時間、応答時間に関するパラメータの
測定は、電卓用ＩＣの電圧及び周波数マージンの評価に
おいて極めて大切なデータであり、本発明はこの測定・
評価を正確に短時間で行なうことができるという効果を
有する。
回路の応答時間等を測定可能とする。前記のごとく、従
来のテスト方法では、前記アクセス時間、応答時間をテ
ストしようとしても、ＲＯＭ及びその周辺回路以外の回
路の動作速度、応答速度によって全体の動作が制限され
るために、例えば、全体の周波数特性が悪い場合にも、
ＲＯＭ以外の回路の周波数特性が悪いのかを判断するこ
とは極めて困苛てあった。しかし、本テスト方法ヲ用い
て、アドレスレジスタの内容が確定した後に、テスト入
力端子１７．１８を共に高レベルにしている時間間隔を
変化させてデータラッチクロック９ｃの発生タイミング
を制御することによりアドレスデコーダ５の応答時間、
ＲＯＭのアクセス時間を測定することができる。これら
ＲＯＭのアクセス時間、応答時間に関するパラメータの
測定は、電卓用ＩＣの電圧及び周波数マージンの評価に
おいて極めて大切なデータであり、本発明はこの測定・
評価を正確に短時間で行なうことができるという効果を
有する。
さらに、本発明は、本来の電卓用ＩＣ回路に対する付加
回路が少ないという効果を有する。
回路が少ないという効果を有する。
図面１に於て、本発明のために付加した新たな回路は選
択回路３，９，１２．１３における１２ケのゲート及び
、テスト入力端子１７．１８によってステータスを発生
させるための４ケのゲートと２ケのインバータ及び、排
他的″論理和７からなる合計１９ケのゲートのみであり
、このことは、本発明を実現するための付加回路が、コ
スト増を招くチップサイズの増加を引き起こさないこと
を意味する。
択回路３，９，１２．１３における１２ケのゲート及び
、テスト入力端子１７．１８によってステータスを発生
させるための４ケのゲートと２ケのインバータ及び、排
他的″論理和７からなる合計１９ケのゲートのみであり
、このことは、本発明を実現するための付加回路が、コ
スト増を招くチップサイズの増加を引き起こさないこと
を意味する。
上述の如く、本発明によれば少ない付加回路を有するだ
けで、電卓用ＩＣの内蔵プログラムを正確に、かつ高速
度で読み出すことができるものであり、電卓用工Ｃの評
価及びテストに大きな効果を発揮するものである。
けで、電卓用ＩＣの内蔵プログラムを正確に、かつ高速
度で読み出すことができるものであり、電卓用工Ｃの評
価及びテストに大きな効果を発揮するものである。
本発明は、固定プログラムを内蔵した電卓用工Ｃに於て
固定プログラム内容を外部端子より直接読み出し可能な
回路を有する点に特徴を有するものであるが、電卓用Ｉ
Ｃ内の固定プログラムに限らず、キャラクタジェネレー
タ用ＲＯＭ 、特殊な定数値（例えば円周率、常用対数
等）を記憶したＲＯＭの内容をも、同様な回路を付加す
ることにより、ＲＯＭ内容を直接読み出し可能にできる
ものであり、その伐木発明の要旨を逸脱しない範囲で種
々の改変応用が可能である。
固定プログラム内容を外部端子より直接読み出し可能な
回路を有する点に特徴を有するものであるが、電卓用Ｉ
Ｃ内の固定プログラムに限らず、キャラクタジェネレー
タ用ＲＯＭ 、特殊な定数値（例えば円周率、常用対数
等）を記憶したＲＯＭの内容をも、同様な回路を付加す
ることにより、ＲＯＭ内容を直接読み出し可能にできる
ものであり、その伐木発明の要旨を逸脱しない範囲で種
々の改変応用が可能である。
第１図は、本発明内容を詳記した電卓重工Ｃのブロック
線図であり、第２図はその駆動信号及び内部主要信号の
タイミングチャートである。 １・・・電卓重工Ｃ ２・・・タイミング発生器 ４・・・アドレスレジスタ ５・・・アドレスデコーダ １１・・・制御回路 １４・・・表示レジスタ １５・・・表示テコーダバノファ １６・・・アドレスデータ入力端子
線図であり、第２図はその駆動信号及び内部主要信号の
タイミングチャートである。 １・・・電卓重工Ｃ ２・・・タイミング発生器 ４・・・アドレスレジスタ ５・・・アドレスデコーダ １１・・・制御回路 １４・・・表示レジスタ １５・・・表示テコーダバノファ １６・・・アドレスデータ入力端子
Claims (2)
- （１）固定プログラム方式によって動作する電子式卓上
計算機用集積回路に於て、プログラム内容を、外部端子
から直接読み出し可能な回路を有することを特徴とする
電子式卓上計算機用集積回路。 - （２）前記外部端子により、プログラムアドレスを外部
から任意に設定可能な回路を有することを特徴とする特
許請求範囲第１項記載の電子式卓上計算機用集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56188034A JPS5890258A (ja) | 1981-11-24 | 1981-11-24 | 電子式卓上計算機用集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56188034A JPS5890258A (ja) | 1981-11-24 | 1981-11-24 | 電子式卓上計算機用集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5890258A true JPS5890258A (ja) | 1983-05-28 |
Family
ID=16216503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56188034A Pending JPS5890258A (ja) | 1981-11-24 | 1981-11-24 | 電子式卓上計算機用集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5890258A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61261985A (ja) * | 1985-05-15 | 1986-11-20 | Seiko Epson Corp | デジタル回路の検査装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5061161A (ja) * | 1973-09-24 | 1975-05-26 |
-
1981
- 1981-11-24 JP JP56188034A patent/JPS5890258A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5061161A (ja) * | 1973-09-24 | 1975-05-26 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61261985A (ja) * | 1985-05-15 | 1986-11-20 | Seiko Epson Corp | デジタル回路の検査装置 |
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