JPH0915301A - 半導体集積回路のテスト回路およびそのテスト方法 - Google Patents
半導体集積回路のテスト回路およびそのテスト方法Info
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- JPH0915301A JPH0915301A JP7164352A JP16435295A JPH0915301A JP H0915301 A JPH0915301 A JP H0915301A JP 7164352 A JP7164352 A JP 7164352A JP 16435295 A JP16435295 A JP 16435295A JP H0915301 A JPH0915301 A JP H0915301A
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Abstract
(57)【要約】
【目的】メモリ回路内蔵の半導体集積回路のテスト回路
およびテスト方法において、比較器の比較結果が一致状
態しか出力できない故障を検出可能とする。 【構成】ＣＬＫ及びＥＮＢＬ信号に応答してテスト回路
を制御する信号を生成する制御回路２と、その出力に応
答してアドレスを生成するアドレス生成回路４ａと、そ
の出力に応答してコントロール信号を生成するコントロ
ール信号生成回路５と、その出力に応答して、書込デー
タを生成する書き込みデータ生成回路６と期待値を生成
する出力期待値生成回路７と、制御回路１の出力するク
ロック信号を計数して比較器のテスト用パターンを生成
する比較器検査パターン成回路３と、その出力パターン
または期待値出力および被検査メモリ出力データのいず
れかを選択するセレクタ８とを有し、テスト開始後の最
初の４サイクルでセレクタ８が選択する比較器検査パタ
ーンを用いて比較器９の動作をテストする。
およびテスト方法において、比較器の比較結果が一致状
態しか出力できない故障を検出可能とする。 【構成】ＣＬＫ及びＥＮＢＬ信号に応答してテスト回路
を制御する信号を生成する制御回路２と、その出力に応
答してアドレスを生成するアドレス生成回路４ａと、そ
の出力に応答してコントロール信号を生成するコントロ
ール信号生成回路５と、その出力に応答して、書込デー
タを生成する書き込みデータ生成回路６と期待値を生成
する出力期待値生成回路７と、制御回路１の出力するク
ロック信号を計数して比較器のテスト用パターンを生成
する比較器検査パターン成回路３と、その出力パターン
または期待値出力および被検査メモリ出力データのいず
れかを選択するセレクタ８とを有し、テスト開始後の最
初の４サイクルでセレクタ８が選択する比較器検査パタ
ーンを用いて比較器９の動作をテストする。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路のテスト
回路およびそのテスト方法に係わり、特に被検査メモリ
セルから読み出した値とその期待値とを比較する比較手
段が、常に一致状態を出力する故障を検出することが出
来る半導体集積回路のテスト回路およびそのテスト方法
に関する。
回路およびそのテスト方法に係わり、特に被検査メモリ
セルから読み出した値とその期待値とを比較する比較手
段が、常に一致状態を出力する故障を検出することが出
来る半導体集積回路のテスト回路およびそのテスト方法
に関する。
【０００２】
【従来の技術】近年、半導体素子の微細化技術の進展が
著しく、これらの素子を集積したメモリ回路を内蔵した
半導体集積回路装置も種々開発され、そのメモリ容量も
飛躍的に増大してきた。このメモリ容量の増加は半導体
集積回路装置の試験時間の長大化を招き、これらメモリ
回路を内蔵した半導体集積回路装置の製造工程において
はその生産性を悪化させる要因となっている。
著しく、これらの素子を集積したメモリ回路を内蔵した
半導体集積回路装置も種々開発され、そのメモリ容量も
飛躍的に増大してきた。このメモリ容量の増加は半導体
集積回路装置の試験時間の長大化を招き、これらメモリ
回路を内蔵した半導体集積回路装置の製造工程において
はその生産性を悪化させる要因となっている。
【０００３】一般に、メモリ回路の試験前には、ＲＡＭ
回路のＲＡＭセルにあらかじめ初期データを書き込む必
要があるが、その書き込み方法としてマーチングテスト
あるいはチェッカーボードテストが知られている。
回路のＲＡＭセルにあらかじめ初期データを書き込む必
要があるが、その書き込み方法としてマーチングテスト
あるいはチェッカーボードテストが知られている。
【０００４】すなわち、従来のメモリセルのテスト方法
のフローチャートを示した図８を参照すると、まずクロ
ック信号が供給されてテストが開始されると（図８−１
０１）、被検査メモリセルは全て初期化された状態にす
る。次に、マーチングテストを実行する（図８−１０
２）。
のフローチャートを示した図８を参照すると、まずクロ
ック信号が供給されてテストが開始されると（図８−１
０１）、被検査メモリセルは全て初期化された状態にす
る。次に、マーチングテストを実行する（図８−１０
２）。
【０００５】このマーチングテストは全メモリセルに論
理レベルのロウレベルとして“０”を書き込んだ後（図
８−１０２ａ）、下位番地から上位番地へ順次に“０”
読み出しと論理レベルのハイレベルとして“１”書き込
みとを１セルずつ実行し（図８−１０２ｂ）、次に上位
番地から下位番地まで１セルずつ“１”読みだしと
“０”書き込みとを行なう（図８−１０２ｃ）。さらに
“１”“０”を反転したデータについても同様のシーケ
ンスを繰り返すようになっている。このテストにより番
地系の固定不良がほぼ完全に検出出来るものである。
理レベルのロウレベルとして“０”を書き込んだ後（図
８−１０２ａ）、下位番地から上位番地へ順次に“０”
読み出しと論理レベルのハイレベルとして“１”書き込
みとを１セルずつ実行し（図８−１０２ｂ）、次に上位
番地から下位番地まで１セルずつ“１”読みだしと
“０”書き込みとを行なう（図８−１０２ｃ）。さらに
“１”“０”を反転したデータについても同様のシーケ
ンスを繰り返すようになっている。このテストにより番
地系の固定不良がほぼ完全に検出出来るものである。
【０００６】次にチェッカーボードテストを実行する
（図８−１０３）。このチェッカーボードテストは全メ
モリセルに市松模様のチェッカーデータを書き込み、読
み出す。例えば、アドレス００行のアドレス００列に
“０”、０１列に“１”、１０列に“０”、１１列に
“１”、……、アドレス０１行の００列に“１”、０１
列に“０”、１０列に“１”、１１列に“０”、……の
ように全てのメモリセルに交互に“０”と“１”を書き
込み、“０”と“１”を読み出して比較する（図８−１
０３ａ、１０３ｂ）。その後、“１”と“０”を逆にし
て前のテストで“０”を書き込んだセルには“１”を、
“０”を書き込んだセルには“１”をそれぞれ書き込
み、読み出すテストを行う（図８−１０３ｃ、１０３
ｄ）。
（図８−１０３）。このチェッカーボードテストは全メ
モリセルに市松模様のチェッカーデータを書き込み、読
み出す。例えば、アドレス００行のアドレス００列に
“０”、０１列に“１”、１０列に“０”、１１列に
“１”、……、アドレス０１行の００列に“１”、０１
列に“０”、１０列に“１”、１１列に“０”、……の
ように全てのメモリセルに交互に“０”と“１”を書き
込み、“０”と“１”を読み出して比較する（図８−１
０３ａ、１０３ｂ）。その後、“１”と“０”を逆にし
て前のテストで“０”を書き込んだセルには“１”を、
“０”を書き込んだセルには“１”をそれぞれ書き込
み、読み出すテストを行う（図８−１０３ｃ、１０３
ｄ）。
【０００７】このパターンでは着目セルに対して隣接す
るメモリセルは全て逆データとなるので（市松模様）、
隣接するメモリセルとの短絡不良、メモリセル間のデー
タ干渉、および最下位アドレスビットの多重選択不良が
検出出来るものである。
るメモリセルは全て逆データとなるので（市松模様）、
隣接するメモリセルとの短絡不良、メモリセル間のデー
タ干渉、および最下位アドレスビットの多重選択不良が
検出出来るものである。
【０００８】これらのテストが確実に実行されるには、
メモリセルから読み出した内容とあらかじめメモリテス
ト回路で生成され用意された期待値とを比較手段を用い
てその一致および不一致を検出することにより、被試験
メモリセルが正常に動作しているか不良であるかを判断
している。
メモリセルから読み出した内容とあらかじめメモリテス
ト回路で生成され用意された期待値とを比較手段を用い
てその一致および不一致を検出することにより、被試験
メモリセルが正常に動作しているか不良であるかを判断
している。
【０００９】しかしながら、上述した良不良の判断の基
本となる比較手段が製造段階から故障した状態にあっ
て、常時比較結果が一致という情報を出力する場合は、
正しく比較されず例えメモリセルが不良であっても良品
と判断されることになる。
本となる比較手段が製造段階から故障した状態にあっ
て、常時比較結果が一致という情報を出力する場合は、
正しく比較されず例えメモリセルが不良であっても良品
と判断されることになる。
【００１０】また、メモリテスト回路は外部からは閉じ
た回路であり、この回路を外部からテストするには専用
の端子を追加する必要ぎあり、端子数の増加という好ま
しくない状態を生じる。
た回路であり、この回路を外部からテストするには専用
の端子を追加する必要ぎあり、端子数の増加という好ま
しくない状態を生じる。
【００１１】この種の従来のテスト回路の一例が特開平
４−２０８８８０号公報に記載されている。同公報記載
のテスト回路を本願発明の実施例の図面に対応させてブ
ロック図で示した図９を参照すると、この半導体集積回
路のテスト回路１ｃは、クロック信号ＣＬＫおよびイネ
ーブル信号ＥＮＢＬが端子１２および１３を介して供給
されるアドレス生成回路４ｂと、このアドレス生成回路
４ｂの出力信号が供給されるコントロール信号生成回路
５と、このコントロール信号生成回路５の出力信号が供
給される書込データ生成回路６と、コントロール信号生
成回路５の出力信号が供給される出力期待値生成回路７
と、この出力期待値生成回路７の出力信号とコントロー
ル信号生成回路５の出力信号と端子１４を介して供給さ
れる被検査メモリの出力データとが入力信号として供給
される比較器９とを含んで構成されている。
４−２０８８８０号公報に記載されている。同公報記載
のテスト回路を本願発明の実施例の図面に対応させてブ
ロック図で示した図９を参照すると、この半導体集積回
路のテスト回路１ｃは、クロック信号ＣＬＫおよびイネ
ーブル信号ＥＮＢＬが端子１２および１３を介して供給
されるアドレス生成回路４ｂと、このアドレス生成回路
４ｂの出力信号が供給されるコントロール信号生成回路
５と、このコントロール信号生成回路５の出力信号が供
給される書込データ生成回路６と、コントロール信号生
成回路５の出力信号が供給される出力期待値生成回路７
と、この出力期待値生成回路７の出力信号とコントロー
ル信号生成回路５の出力信号と端子１４を介して供給さ
れる被検査メモリの出力データとが入力信号として供給
される比較器９とを含んで構成されている。
【００１２】上述した構成による従来のテスト回路１ｃ
の動作タイミングを示した図１０を併せて参照しなが
ら、従来の半導体集積回路のテスト回路１ｃの動作を説
明する。
の動作タイミングを示した図１０を併せて参照しなが
ら、従来の半導体集積回路のテスト回路１ｃの動作を説
明する。
【００１３】まず、クロック信号ＣＬＫおよびイネーブ
ル信号ＥＮＢＬが供給されることによりアドレス生成回
路４ｂがアドレス信号を発生し（図１０−ＣＬＫ、イネ
ーブル信号、アドレス）、コントロール信号生成回路５
へ動作開始を指示する信号を出力する。コントロール信
号生成回路５は書込データ生成回路６、出力期待値生成
回路７、比較器９へそれぞれテスト回路用制御信号を出
力する（図１０−コントロール信号）。
ル信号ＥＮＢＬが供給されることによりアドレス生成回
路４ｂがアドレス信号を発生し（図１０−ＣＬＫ、イネ
ーブル信号、アドレス）、コントロール信号生成回路５
へ動作開始を指示する信号を出力する。コントロール信
号生成回路５は書込データ生成回路６、出力期待値生成
回路７、比較器９へそれぞれテスト回路用制御信号を出
力する（図１０−コントロール信号）。
【００１４】その後アドレス生成回路４ｂは被検査メモ
リを指し示すアドレスを、書込データ生成回路６は被検
査メモリへの書き込みデータを、またコントロール信号
生成回路５は被検査メモリへのコントロール信号をそれ
ぞれ出力することにより被検査メモリにデータの書き込
みが行なわれる。
リを指し示すアドレスを、書込データ生成回路６は被検
査メモリへの書き込みデータを、またコントロール信号
生成回路５は被検査メモリへのコントロール信号をそれ
ぞれ出力することにより被検査メモリにデータの書き込
みが行なわれる。
【００１５】被検査メモリへの書き込み終了後、被検査
メモリに記憶されたデータの読出しを開始し、出力期待
値生成回路７の出力と、端子１４を介して供給される被
検査メモリの出力データとを比較器９で比較し、その比
較結果を比較器出力端子１１から出力する（図１０−比
較器出力）。
メモリに記憶されたデータの読出しを開始し、出力期待
値生成回路７の出力と、端子１４を介して供給される被
検査メモリの出力データとを比較器９で比較し、その比
較結果を比較器出力端子１１から出力する（図１０−比
較器出力）。
【００１６】この書き込み、読み出しの動作を前述した
マーチングパタン（動作１）を被検査メモリのワード数
×３サイクルだけ実行し、さらにチェッカーボードパタ
ン（動作２）を被検査メモリのワード数×４サイクルだ
け実行する。この比較結果を外部に接続した試験装置で
モニタすることで被検査メモリの故障を検出することが
できる。
マーチングパタン（動作１）を被検査メモリのワード数
×３サイクルだけ実行し、さらにチェッカーボードパタ
ン（動作２）を被検査メモリのワード数×４サイクルだ
け実行する。この比較結果を外部に接続した試験装置で
モニタすることで被検査メモリの故障を検出することが
できる。
【００１７】
【発明が解決しようとする課題】前述したように、メモ
リテスト回路を含むメモリ回路を備えた半導体集積回路
では、メモリテスト回路は被検査メモリのデータ出力と
メモリテスト回路が生成する期待値データとを比較器に
より比較することで、メモリの良否を判定していた。
リテスト回路を含むメモリ回路を備えた半導体集積回路
では、メモリテスト回路は被検査メモリのデータ出力と
メモリテスト回路が生成する期待値データとを比較器に
より比較することで、メモリの良否を判定していた。
【００１８】しかし、この比較器が全ての比較結果を一
致状態に判定する故障を起した場合、あるいは製造段階
から故障状態にあった場合は、正しい被検査メモリセル
のテストをすることが出来ず、被検査メモリセルに故障
があっても良品として誤った判定をしてしまうという問
題があった。
致状態に判定する故障を起した場合、あるいは製造段階
から故障状態にあった場合は、正しい被検査メモリセル
のテストをすることが出来ず、被検査メモリセルに故障
があっても良品として誤った判定をしてしまうという問
題があった。
【００１９】また、メモリテスト回路は外部からは閉じ
た回路であり、この回路を外部からテストするには専用
の端子を追加する必要があり、端子数の増加という好ま
しくない状態を生じるという問題もあった。
た回路であり、この回路を外部からテストするには専用
の端子を追加する必要があり、端子数の増加という好ま
しくない状態を生じるという問題もあった。
【００２０】本発明の目的は、上述の欠点に鑑みなされ
たものであり、メモリテスト回路において、メモリセル
から読み出した記憶値とその期待値とを比較し、良品判
定を行なう比較器の故障を判別する回路を有すること
で、メモリテスト回路の故障による不良品の混入を防止
し信頼性の向上に寄与する半導体集積回路のテスト回路
およびそのテスト方法を提供することにある。
たものであり、メモリテスト回路において、メモリセル
から読み出した記憶値とその期待値とを比較し、良品判
定を行なう比較器の故障を判別する回路を有すること
で、メモリテスト回路の故障による不良品の混入を防止
し信頼性の向上に寄与する半導体集積回路のテスト回路
およびそのテスト方法を提供することにある。
【００２１】
【課題を解決するための手段】本発明の半導体集積回路
のテスト回路の特徴は、半導体基板上に交叉配置された
ワード線およびビット線の交点に配設されたメモリセル
のアドレスデータを所定のクロック信号を用いて生成す
るアドレス生成回路と、このアドレス生成回路から供給
される動作開始信号に応答してテスト回路用制御信号を
生成するコントロール信号生成回路と、前記テスト回路
用制御信号に応答して被検査メモリセルへの検査用書き
込みデータを生成する書込データ生成回路と、前記テス
ト回路用制御信号に応答して前記被検査メモリセルから
読み出した記憶値と比較するためにあらかじめ前記記憶
値の期待値を生成する出力期待値生成回路と、前記テス
ト回路用制御信号に応答して前記記憶値と前記期待値と
を比較して前記期待値と前記記憶値とが等しければ一致
信号を、異っていれば不一致信号を出力する比較器とを
有する半導体集積回路のテスト回路において；テストモ
ードへの移行を指示するイネーブル信号に応答して前記
所定のクロック信号に同期した第１の選択制御信号とテ
ストクロック信号およびアドレス生成クロック信号を生
成する第１の制御回路と、前記テストクロック信号に同
期した第１および第２の比較器検査パターン信号と前記
第１の制御回路をリセットして前記第１の選択制御信号
を非アクティブ状態にするリセット信号とを生成する比
較器検査パターン生成回路と、前記第１の選択制御信号
がアクティブ状態のときには前記第１および前記第２の
比較器検査パターン信号をそれぞれ選択して前記比較器
へ出力し、前記第１の選択制御信号が非アクティブ状態
のときには前記記憶値および前記期待値をそれぞれ選択
して前記比較器へ出力するセレクタ回路とからなる比較
器故障検出手段を有し、前記比較器が常に一致信号のみ
を出力する故障状態にあるか否かを前記記憶値と前記期
待値との比較動作開始前に前記比較器故障検出手段が検
出することにある。
のテスト回路の特徴は、半導体基板上に交叉配置された
ワード線およびビット線の交点に配設されたメモリセル
のアドレスデータを所定のクロック信号を用いて生成す
るアドレス生成回路と、このアドレス生成回路から供給
される動作開始信号に応答してテスト回路用制御信号を
生成するコントロール信号生成回路と、前記テスト回路
用制御信号に応答して被検査メモリセルへの検査用書き
込みデータを生成する書込データ生成回路と、前記テス
ト回路用制御信号に応答して前記被検査メモリセルから
読み出した記憶値と比較するためにあらかじめ前記記憶
値の期待値を生成する出力期待値生成回路と、前記テス
ト回路用制御信号に応答して前記記憶値と前記期待値と
を比較して前記期待値と前記記憶値とが等しければ一致
信号を、異っていれば不一致信号を出力する比較器とを
有する半導体集積回路のテスト回路において；テストモ
ードへの移行を指示するイネーブル信号に応答して前記
所定のクロック信号に同期した第１の選択制御信号とテ
ストクロック信号およびアドレス生成クロック信号を生
成する第１の制御回路と、前記テストクロック信号に同
期した第１および第２の比較器検査パターン信号と前記
第１の制御回路をリセットして前記第１の選択制御信号
を非アクティブ状態にするリセット信号とを生成する比
較器検査パターン生成回路と、前記第１の選択制御信号
がアクティブ状態のときには前記第１および前記第２の
比較器検査パターン信号をそれぞれ選択して前記比較器
へ出力し、前記第１の選択制御信号が非アクティブ状態
のときには前記記憶値および前記期待値をそれぞれ選択
して前記比較器へ出力するセレクタ回路とからなる比較
器故障検出手段を有し、前記比較器が常に一致信号のみ
を出力する故障状態にあるか否かを前記記憶値と前記期
待値との比較動作開始前に前記比較器故障検出手段が検
出することにある。
【００２２】また、前記比較器故障検出手段は、前記イ
ネーブル信号をセット入力とする第１のセットリセット
ラッチ回路部の一方の出力信号を前記第１の選択制御信
号とし前記一方の出力信号および前記所定のクロック信
号の論理積出力を前記テストクロック信号とし前記所定
のクロック信号および前記第１のセットリセットラッチ
回路部の他方の出力信号の論理積出力を前記アドレス生
成クロック信号とする前記第１の制御回路と、複数ビッ
トのフリップフロップ回路からなり前記イネーブル信号
でリセットされかつ前記テストクロック信号を計数する
とともに最終ビットで前記ラッチ回路部をリセットし、
第２ビット目および第３ビット目の出力ビットを前記第
１および前記第２の比較器故障検出パターン信号として
出力し最終ビットで前記第１のセットリセットラッチ回
路部をリセットする比較器検査パターン生成回路と、前
記第１の選択制御信号および前記第１の比較器故障検出
パターン信号並に前記第１の選択制御信号の逆極性の信
号および前記第２の比較器故障検出パターン信号がそれ
ぞれ供給される第１のＡＮＤ−ＯＲ組み合せ回路と、前
記第１の選択制御信号および前記第２の比較器故障検出
パターン信号並に前記第１の選択制御信号の逆極性の信
号および前記記憶値がそれぞれ供給される第２のＡＮＤ
−ＯＲ組み合せ回路とから構成されてもよい。
ネーブル信号をセット入力とする第１のセットリセット
ラッチ回路部の一方の出力信号を前記第１の選択制御信
号とし前記一方の出力信号および前記所定のクロック信
号の論理積出力を前記テストクロック信号とし前記所定
のクロック信号および前記第１のセットリセットラッチ
回路部の他方の出力信号の論理積出力を前記アドレス生
成クロック信号とする前記第１の制御回路と、複数ビッ
トのフリップフロップ回路からなり前記イネーブル信号
でリセットされかつ前記テストクロック信号を計数する
とともに最終ビットで前記ラッチ回路部をリセットし、
第２ビット目および第３ビット目の出力ビットを前記第
１および前記第２の比較器故障検出パターン信号として
出力し最終ビットで前記第１のセットリセットラッチ回
路部をリセットする比較器検査パターン生成回路と、前
記第１の選択制御信号および前記第１の比較器故障検出
パターン信号並に前記第１の選択制御信号の逆極性の信
号および前記第２の比較器故障検出パターン信号がそれ
ぞれ供給される第１のＡＮＤ−ＯＲ組み合せ回路と、前
記第１の選択制御信号および前記第２の比較器故障検出
パターン信号並に前記第１の選択制御信号の逆極性の信
号および前記記憶値がそれぞれ供給される第２のＡＮＤ
−ＯＲ組み合せ回路とから構成されてもよい。
【００２３】さらに、前記比較器故障検出手段が、前記
イネーブル信号に応答して前記アドレス生成回路へ供給
するリセット信号および第２の選択制御信号を生成する
とともに前記アドレス生成回路の第３ビット目の信号で
リセットされる第２の第２の制御回路と、前記第２の選
択制御信号がアクティブ状態のときに前記期待値および
前記記憶値をそれぞれ選択して前記比較器へ出力し、前
記第２の制御回路がリセットされて非アクティブ状態の
ときに前記アドレス生成回路の最下位ビットおよび第２
ビット目の信号を前記比較器検査パターン信号としてそ
れぞれ選択して前記比較器へ出力する第２のセレクタと
からなることができる。
イネーブル信号に応答して前記アドレス生成回路へ供給
するリセット信号および第２の選択制御信号を生成する
とともに前記アドレス生成回路の第３ビット目の信号で
リセットされる第２の第２の制御回路と、前記第２の選
択制御信号がアクティブ状態のときに前記期待値および
前記記憶値をそれぞれ選択して前記比較器へ出力し、前
記第２の制御回路がリセットされて非アクティブ状態の
ときに前記アドレス生成回路の最下位ビットおよび第２
ビット目の信号を前記比較器検査パターン信号としてそ
れぞれ選択して前記比較器へ出力する第２のセレクタと
からなることができる。
【００２４】さらにまた、前記比較器故障検出手段は、
前記イネーブル信号をセット信号とする第２のセットリ
セットラッチ回路部の一方の出力信号を前記第２の選択
制御信号としかつ前記アドレス制御回路の第３ビット目
の信号を用いてリセットされかつこのリセット時の前記
第２のリセットセットラッチ回路部の他方の出力信号か
ら整形した１ショットパルスで前記アドレス制御回路を
リセットする前記第２の制御回路と、前記第２の選択制
御信号および前記アドレス生成回路の最小ビットの信号
並に前記第２の選択制御信号の逆極性の信号および前記
期待値が供給され第３のＡＮＤ−ＯＲ組み合せ回路部
と、前記第２の選択制御信号および前記アドレス生成回
路の第２ビット目の信号並に前記第２の選択制御信号の
逆極性の信号および前記記憶値が供給される第４のＡＮ
Ｄ−ＯＲ組み合せ回路部とから構成されてもよい。
前記イネーブル信号をセット信号とする第２のセットリ
セットラッチ回路部の一方の出力信号を前記第２の選択
制御信号としかつ前記アドレス制御回路の第３ビット目
の信号を用いてリセットされかつこのリセット時の前記
第２のリセットセットラッチ回路部の他方の出力信号か
ら整形した１ショットパルスで前記アドレス制御回路を
リセットする前記第２の制御回路と、前記第２の選択制
御信号および前記アドレス生成回路の最小ビットの信号
並に前記第２の選択制御信号の逆極性の信号および前記
期待値が供給され第３のＡＮＤ−ＯＲ組み合せ回路部
と、前記第２の選択制御信号および前記アドレス生成回
路の第２ビット目の信号並に前記第２の選択制御信号の
逆極性の信号および前記記憶値が供給される第４のＡＮ
Ｄ−ＯＲ組み合せ回路部とから構成されてもよい。
【００２５】また、前記比較器故障検出手段が、前記被
検査メモリセルが書込み状態の期間内であって、前記イ
ネーブル信号に応答して第３の選択制御信号を生成する
とともに前記アドレス生成回路の第３ビット目の信号で
リセットされる第３の制御回路と、前記第３の選択制御
信号がアクティブ状態のときに前記期待値および前記記
憶値をそれぞれ選択して前記比較器へ出力し、前記第３
の制御回路がリセットされて前記第３の選択制御信号が
非アクティブ状態のときに前記アドレス生成回路の最下
位ビットおよび第２ビット目の信号を前記比較器検査パ
ターン信号としてそれぞれ選択して前記比較器へ出力す
る第３のセレクタとからなることができる。
検査メモリセルが書込み状態の期間内であって、前記イ
ネーブル信号に応答して第３の選択制御信号を生成する
とともに前記アドレス生成回路の第３ビット目の信号で
リセットされる第３の制御回路と、前記第３の選択制御
信号がアクティブ状態のときに前記期待値および前記記
憶値をそれぞれ選択して前記比較器へ出力し、前記第３
の制御回路がリセットされて前記第３の選択制御信号が
非アクティブ状態のときに前記アドレス生成回路の最下
位ビットおよび第２ビット目の信号を前記比較器検査パ
ターン信号としてそれぞれ選択して前記比較器へ出力す
る第３のセレクタとからなることができる。
【００２６】さらにまた、前記比較器故障検出手段は、
前記イネーブル信号をセット入力とする第３のセットリ
セットラッチ回路部の一方の出力信号を前記第３の選択
制御信号としかつ前記アドレス制御回路の第３ビット目
の信号を用いてリセットされる前記第３の制御回路と、
前記第３の選択制御信号および前記アドレス生成回路の
最小ビットの信号並に前記第３の選択制御信号の逆極性
の信号および前記期待値が供給される第５のＡＮＤ−Ｏ
Ｒ組み合せ回路部と、前記第３の選択制御信号および前
記アドレス生成回路の第２ビットの信号並に前記第３の
選択制御信号の逆極性の信号および前記記憶値が供給さ
れる第６のＡＮＤ−ＯＲ組み合せ回路部とから構成され
てもよい。
前記イネーブル信号をセット入力とする第３のセットリ
セットラッチ回路部の一方の出力信号を前記第３の選択
制御信号としかつ前記アドレス制御回路の第３ビット目
の信号を用いてリセットされる前記第３の制御回路と、
前記第３の選択制御信号および前記アドレス生成回路の
最小ビットの信号並に前記第３の選択制御信号の逆極性
の信号および前記期待値が供給される第５のＡＮＤ−Ｏ
Ｒ組み合せ回路部と、前記第３の選択制御信号および前
記アドレス生成回路の第２ビットの信号並に前記第３の
選択制御信号の逆極性の信号および前記記憶値が供給さ
れる第６のＡＮＤ−ＯＲ組み合せ回路部とから構成され
てもよい。
【００２７】さらに、前記第１および前記第２の比較器
検査パターン信号が少なくとも２ビットの全ての組み合
せによる一致および不一致状態のパターンからなりかつ
それぞれのビット長が前記クロック信号の２クロック分
の期間を有することができる。
検査パターン信号が少なくとも２ビットの全ての組み合
せによる一致および不一致状態のパターンからなりかつ
それぞれのビット長が前記クロック信号の２クロック分
の期間を有することができる。
【００２８】本発明の半導体集積回路のテスト方法の特
徴は、半導体基板上に交叉配置されたワード線およびビ
ット線の交点に配設されたメモリセルのアドレスデータ
を生成するアドレス生成手段と、このアドレス生成手段
のから供給される動作開始信号に応答してテスト回路用
制御信号を生成するコントロール信号生成手段と、前記
テスト回路用制御信号に応答して被検査メモリセルへの
検査用書き込みデータを生成する書込データ生成手段
と、前記テスト回路用制御信号に応答して前記被検査メ
モリセルから読み出した記憶値と比較するためにあらか
じめ前記記憶値の期待値を生成する出力期待値生成手段
と、前記テスト回路用制御信号に応答して前記記憶値と
前記期待値とを比較して前記期待値と前記記憶値とが等
しければ一致信号を、異っていれば不一致信号を出力す
る比較手段とを用いてマーチングテストフローとチェッ
カーボードフローとを順次実行して前記被検査メモリを
テストする半導体集積回路のテスト方法において；テス
トモードへの移行を指示するイネーブル信号に応答して
所定のクロック信号に同期した第１の選択制御信号とテ
ストクロック信号およびアドレス生成クロック信号を生
成する第１の制御手段と、前記テストクロック信号に同
期した第１および第２の比較器検査パターン信号と前記
第１の制御手段をリセットして前記第１の選択制御信号
を非アクティブにするリセット信号とを生成する比較器
検査パターン生成手段と、前記第１の選択制御信号がア
クティブ状態のときに前記第１および第２の比較器検査
パターン信号をそれぞれ選択して前記比較手段へ出力し
前記第１の選択制御信号が非アクティブ状態のときに前
記記憶値および前記期待値をそれぞれ選択して前記比較
手段へ出力するセレクタ手段とからなる比較器故障検出
手段を用い、前記比較手段が常に一致信号のみを出力す
る故障状態にあるか否かを前記マーチグテストフローの
実行開始前に前記比較器故障検出手段が検出し前記比較
手段が正常に機能するか否かをテストする比較器テスト
フローを有することにある。
徴は、半導体基板上に交叉配置されたワード線およびビ
ット線の交点に配設されたメモリセルのアドレスデータ
を生成するアドレス生成手段と、このアドレス生成手段
のから供給される動作開始信号に応答してテスト回路用
制御信号を生成するコントロール信号生成手段と、前記
テスト回路用制御信号に応答して被検査メモリセルへの
検査用書き込みデータを生成する書込データ生成手段
と、前記テスト回路用制御信号に応答して前記被検査メ
モリセルから読み出した記憶値と比較するためにあらか
じめ前記記憶値の期待値を生成する出力期待値生成手段
と、前記テスト回路用制御信号に応答して前記記憶値と
前記期待値とを比較して前記期待値と前記記憶値とが等
しければ一致信号を、異っていれば不一致信号を出力す
る比較手段とを用いてマーチングテストフローとチェッ
カーボードフローとを順次実行して前記被検査メモリを
テストする半導体集積回路のテスト方法において；テス
トモードへの移行を指示するイネーブル信号に応答して
所定のクロック信号に同期した第１の選択制御信号とテ
ストクロック信号およびアドレス生成クロック信号を生
成する第１の制御手段と、前記テストクロック信号に同
期した第１および第２の比較器検査パターン信号と前記
第１の制御手段をリセットして前記第１の選択制御信号
を非アクティブにするリセット信号とを生成する比較器
検査パターン生成手段と、前記第１の選択制御信号がア
クティブ状態のときに前記第１および第２の比較器検査
パターン信号をそれぞれ選択して前記比較手段へ出力し
前記第１の選択制御信号が非アクティブ状態のときに前
記記憶値および前記期待値をそれぞれ選択して前記比較
手段へ出力するセレクタ手段とからなる比較器故障検出
手段を用い、前記比較手段が常に一致信号のみを出力す
る故障状態にあるか否かを前記マーチグテストフローの
実行開始前に前記比較器故障検出手段が検出し前記比較
手段が正常に機能するか否かをテストする比較器テスト
フローを有することにある。
【００２９】また、前記イネーブル信号に応答して前記
アドレス生成手段へ供給するリセット信号および第２の
選択制御信号を生成するとともに前記アドレス生成手段
の第３ビット目の信号でリセットされる第２の制御手段
と、前記第２の選択制御信号がアクティブ状態のときに
前記期待値および前記記憶値をそれぞれ選択して前記比
較手段へ出力し、前記第２の制御手段がリセットされて
前記第２の選択制御信号が非アクティブ状態のときに前
記アドレス生成手段の最下位ビットおよび第２ビット目
の信号を前記比較器検査パターン信号としてそれぞれ選
択して前記比較手段へ出力する第２のセレクタ手段とか
らなる前記比較器故障検出手段を用い、前記比較手段が
常に一致信号のみを出力する故障状態にあるか否かを前
記マーチグテストフローの実行開始前に前記比較器故障
検出手段が検出し前記比較手段が正常に機能するか否か
をテストする前記比較器テストフローを有することもで
きる。
アドレス生成手段へ供給するリセット信号および第２の
選択制御信号を生成するとともに前記アドレス生成手段
の第３ビット目の信号でリセットされる第２の制御手段
と、前記第２の選択制御信号がアクティブ状態のときに
前記期待値および前記記憶値をそれぞれ選択して前記比
較手段へ出力し、前記第２の制御手段がリセットされて
前記第２の選択制御信号が非アクティブ状態のときに前
記アドレス生成手段の最下位ビットおよび第２ビット目
の信号を前記比較器検査パターン信号としてそれぞれ選
択して前記比較手段へ出力する第２のセレクタ手段とか
らなる前記比較器故障検出手段を用い、前記比較手段が
常に一致信号のみを出力する故障状態にあるか否かを前
記マーチグテストフローの実行開始前に前記比較器故障
検出手段が検出し前記比較手段が正常に機能するか否か
をテストする前記比較器テストフローを有することもで
きる。
【００３０】さらに、前記被検査メモリセルが書込み状
態の期間内であって、前記イネーブル信号に応答して第
３の選択制御信号を生成するとともに前記アドレス生成
手段の第３ビット目の信号でリセットされる第３の制御
手段と、前記第３の選択制御信号がアクティブ状態のと
きに前記期待値および前記記憶値をそれぞれ選択して前
記比較手段へ出力し前記第３の制御手段がリセットされ
て前記第３の選択制御信号が非アクティブ状態のときに
前記アドレス生成手段の最下位ビットおよび第２ビット
目の信号を前記比較器検査パターン信号としてそれぞれ
選択して前記比較手段へ出力する第３のセレクタ手段と
からなる前記比較器故障検出手段を用い、前記比較手段
が常に一致信号のみを出力する故障状態にあるか否かを
前記マーチグテストフローの実行開始前に前記比較器故
障検出手段が検出し前記比較手段が正常に機能するか否
かをテストする前記比較器テストフローを有することも
できる。
態の期間内であって、前記イネーブル信号に応答して第
３の選択制御信号を生成するとともに前記アドレス生成
手段の第３ビット目の信号でリセットされる第３の制御
手段と、前記第３の選択制御信号がアクティブ状態のと
きに前記期待値および前記記憶値をそれぞれ選択して前
記比較手段へ出力し前記第３の制御手段がリセットされ
て前記第３の選択制御信号が非アクティブ状態のときに
前記アドレス生成手段の最下位ビットおよび第２ビット
目の信号を前記比較器検査パターン信号としてそれぞれ
選択して前記比較手段へ出力する第３のセレクタ手段と
からなる前記比較器故障検出手段を用い、前記比較手段
が常に一致信号のみを出力する故障状態にあるか否かを
前記マーチグテストフローの実行開始前に前記比較器故
障検出手段が検出し前記比較手段が正常に機能するか否
かをテストする前記比較器テストフローを有することも
できる。
【００３１】さらにまた、前記第１および前記第２の比
較器検査パターン信号が少なくとも２ビットの全ての組
合せによる一致および不一致状態のパターンからなりか
つそれぞれのビット長が前記クロック信号の２クロック
分の期間を有するパターンを用いて前記比較手段をテス
トする前記比較器テストフローを有することができる。
較器検査パターン信号が少なくとも２ビットの全ての組
合せによる一致および不一致状態のパターンからなりか
つそれぞれのビット長が前記クロック信号の２クロック
分の期間を有するパターンを用いて前記比較手段をテス
トする前記比較器テストフローを有することができる。
【００３２】
【実施例】まず、本発明の第１の実施例について図面を
参照しながら説明する。図１は本発明の半導体集積回路
のテスト回路の第１の実施例を示すブロック図であり、
図２はその回路図であり、図３はその動作説明用タイミ
ングチャートである。図１を参照すると、このテスト回
路１ａは、端子１２および１３を介してそれぞれクロッ
ク信号およびイネーブル信号が供給されテストクロック
信号とアドレス生成クロック信号と選択制御信号とを生
成する制御回路２と、この制御回路２から供給されるテ
ストスクロック信号を用いて比較器の動作確認をするた
めの第１および第２の比較器検査パターンを生成しイネ
ーブル信号でリセットされる比較器検査パターン生成回
路３と、制御回路２から供給されるアドレス生成クロッ
ク信号を用いて被検査メモリのアドレスを指定するため
のアドレス値を生成して端子１０ｃへ出力するアドレス
生成回路４と、このアドレス生成回路４の出力信号が供
給されテスト回路用制御信号を生成するとともに端子１
０ａにも出力するコントロール信号生成回路５と、この
コントロール信号生成回路５の出力信号に応答して被検
査メモリへ書き込む検査データを生成して端子１０ｂへ
出力する書込データ生成回路６と、コントロール信号生
成回路５の出力信号に応答して、被検査メモリから読み
出されたデータと比較するための期待値データを生成す
る出力期待値生成回路７と、比較器検査パターン生成回
路３から供給される第１の被較器検査パターンおよび出
力期待値生成回路から供給される期待値のいずれかを選
択するセレクタ８ｂと、比較器検査パターン生成回路３
から供給される第２の被較器検査パターンおよび端子１
４を介して供給される被検査メモリの出力データのいず
れかを選択するセレクタ８ｃと、セレクタ８ｂおよびセ
レクタ８ｃで選択されたデータを比較し、その比較結果
を端子１１へ出力する比較器９とを含んで構成される。
参照しながら説明する。図１は本発明の半導体集積回路
のテスト回路の第１の実施例を示すブロック図であり、
図２はその回路図であり、図３はその動作説明用タイミ
ングチャートである。図１を参照すると、このテスト回
路１ａは、端子１２および１３を介してそれぞれクロッ
ク信号およびイネーブル信号が供給されテストクロック
信号とアドレス生成クロック信号と選択制御信号とを生
成する制御回路２と、この制御回路２から供給されるテ
ストスクロック信号を用いて比較器の動作確認をするた
めの第１および第２の比較器検査パターンを生成しイネ
ーブル信号でリセットされる比較器検査パターン生成回
路３と、制御回路２から供給されるアドレス生成クロッ
ク信号を用いて被検査メモリのアドレスを指定するため
のアドレス値を生成して端子１０ｃへ出力するアドレス
生成回路４と、このアドレス生成回路４の出力信号が供
給されテスト回路用制御信号を生成するとともに端子１
０ａにも出力するコントロール信号生成回路５と、この
コントロール信号生成回路５の出力信号に応答して被検
査メモリへ書き込む検査データを生成して端子１０ｂへ
出力する書込データ生成回路６と、コントロール信号生
成回路５の出力信号に応答して、被検査メモリから読み
出されたデータと比較するための期待値データを生成す
る出力期待値生成回路７と、比較器検査パターン生成回
路３から供給される第１の被較器検査パターンおよび出
力期待値生成回路から供給される期待値のいずれかを選
択するセレクタ８ｂと、比較器検査パターン生成回路３
から供給される第２の被較器検査パターンおよび端子１
４を介して供給される被検査メモリの出力データのいず
れかを選択するセレクタ８ｃと、セレクタ８ｂおよびセ
レクタ８ｃで選択されたデータを比較し、その比較結果
を端子１１へ出力する比較器９とを含んで構成される。
【００３３】上述した図１において点線で囲まれたブロ
ック１００ａが本発明による比較器をテストするための
追加テスト回路である。
ック１００ａが本発明による比較器をテストするための
追加テスト回路である。
【００３４】さらに、この追加テスト回路１００ａの具
体的な回路構成を図２を参照して説明すると、ＮＡＮＤ
回路２ｃおよびＮＡＮＤ回路２ｄからなるセットリセッ
トラッチ回路のセット端子にイネーブル信号が供給さ
れ、かつＮＡＮＤ回路２ｃの出力信号およびクロック信
号ＣＬＫがＡＮＤ回路２ａにそれぞれ供給されその出力
をテストクロック信号ＴＣＫとするとともに、ＮＡＮＤ
回路２ｄの出力信号およびイネーブル信号ＣＬＫがＡＮ
Ｄ回路２ｂにそれぞれ供給されその出力をアドレス生成
クロック信号ＡＣＫとし、さらにＮＡＮＤ回路２ｃの出
力を選択制御信号ＳＬ１としてそれぞれ出力する制御回
路２と、Ｔ型フリップフロップ３ａ〜３ｄが従属接続さ
れた１６進カウンタであり、そのクロック端子にテスト
クロック信号がＡＮＤ回路２ａの出力端から供給され、
その第２段目３ｂおよび第３段目３ｃの反転出力ＱＢを
それぞれ比較器を試験するためのテストパターンとして
出力する比較器検査パターン生成回路３と、ＡＮＤ−Ｏ
Ｒ組み合せ回路（以下、ＡＮＤ−ＯＲと称す）８ｂおよ
び８ｃからなり、ＡＮＤ−ＯＲ８ｂの一方のデータ入力
端子には出力期待値生成回路の出力信号が、他方のデー
タ入力端子にはＴ型フリップフロップ回路３ｂのＱＢ
（Ｑの逆極性の端子）出力信号がそれぞれ供給され、か
つＡＮＤ−ＯＲ８ｃの一方のデータ入力端子には被検査
メモリの出力データが、他方のデータ入力端子にはＴ型
フリップフロップ回路３ｃのＱＢ出力信号がそれぞれ供
給されるとともに、ＡＮＤ−ＯＲ８ｂおよび８ｃの一方
の制御端子にはＮＡＮＤ回路２ｃから選択制御信号ＳＬ
１がそれぞれ供給され、さらに他方の制御端子にはイン
バータ８ａで反転された選択制御信号ＳＬ１がそれぞれ
供給され、これらＡＮＤ−ＯＲ８ｂおよび８ｃの出力を
それぞれ比較データとして比較器９へ出力するセレクタ
８とから構成される。
体的な回路構成を図２を参照して説明すると、ＮＡＮＤ
回路２ｃおよびＮＡＮＤ回路２ｄからなるセットリセッ
トラッチ回路のセット端子にイネーブル信号が供給さ
れ、かつＮＡＮＤ回路２ｃの出力信号およびクロック信
号ＣＬＫがＡＮＤ回路２ａにそれぞれ供給されその出力
をテストクロック信号ＴＣＫとするとともに、ＮＡＮＤ
回路２ｄの出力信号およびイネーブル信号ＣＬＫがＡＮ
Ｄ回路２ｂにそれぞれ供給されその出力をアドレス生成
クロック信号ＡＣＫとし、さらにＮＡＮＤ回路２ｃの出
力を選択制御信号ＳＬ１としてそれぞれ出力する制御回
路２と、Ｔ型フリップフロップ３ａ〜３ｄが従属接続さ
れた１６進カウンタであり、そのクロック端子にテスト
クロック信号がＡＮＤ回路２ａの出力端から供給され、
その第２段目３ｂおよび第３段目３ｃの反転出力ＱＢを
それぞれ比較器を試験するためのテストパターンとして
出力する比較器検査パターン生成回路３と、ＡＮＤ−Ｏ
Ｒ組み合せ回路（以下、ＡＮＤ−ＯＲと称す）８ｂおよ
び８ｃからなり、ＡＮＤ−ＯＲ８ｂの一方のデータ入力
端子には出力期待値生成回路の出力信号が、他方のデー
タ入力端子にはＴ型フリップフロップ回路３ｂのＱＢ
（Ｑの逆極性の端子）出力信号がそれぞれ供給され、か
つＡＮＤ−ＯＲ８ｃの一方のデータ入力端子には被検査
メモリの出力データが、他方のデータ入力端子にはＴ型
フリップフロップ回路３ｃのＱＢ出力信号がそれぞれ供
給されるとともに、ＡＮＤ−ＯＲ８ｂおよび８ｃの一方
の制御端子にはＮＡＮＤ回路２ｃから選択制御信号ＳＬ
１がそれぞれ供給され、さらに他方の制御端子にはイン
バータ８ａで反転された選択制御信号ＳＬ１がそれぞれ
供給され、これらＡＮＤ−ＯＲ８ｂおよび８ｃの出力を
それぞれ比較データとして比較器９へ出力するセレクタ
８とから構成される。
【００３５】比較器９はセレクタ８ｂおよび８ｃの出力
信号がそれぞれ供給される排他的論理和回路部９ａおよ
びその出力信号とクロック信号ＣＬＫとコントロール信
号生成回路５の出力信号のテスト回路用制御信号ＣＮＴ
とのＡＮＤ回路９ｂから構成されている。
信号がそれぞれ供給される排他的論理和回路部９ａおよ
びその出力信号とクロック信号ＣＬＫとコントロール信
号生成回路５の出力信号のテスト回路用制御信号ＣＮＴ
とのＡＮＤ回路９ｂから構成されている。
【００３６】次に図２、図３に併せてこのテスト回路の
テスト方法のフローチャートを示した図４を参照して動
作を説明する。
テスト方法のフローチャートを示した図４を参照して動
作を説明する。
【００３７】まずイネーブル信号ＥＮＢＬが“０”レベ
ルで入力されると、この信号をインバータ１５が“１”
レベルに反転して比較器検査パターン生成回路３をリセ
ットする。一方、ＮＡＮＤ回路２ｃおよび２ｄからなる
セットリセットラッチ回路はＮＡＮＤ回路２ｃ出力を
“１”レベルにラッチしＡＮＤ回路２ａを活性化する。
この出力信号で活性されたＡＮＤ回路２ａは、入力端子
１２を介して供給されるクロック信号ＣＬＫを、テスト
クロック信号ＴＣＫとして比較器検査パターン生成回路
３へ出力する（図３−制御回路出力Ａ）。
ルで入力されると、この信号をインバータ１５が“１”
レベルに反転して比較器検査パターン生成回路３をリセ
ットする。一方、ＮＡＮＤ回路２ｃおよび２ｄからなる
セットリセットラッチ回路はＮＡＮＤ回路２ｃ出力を
“１”レベルにラッチしＡＮＤ回路２ａを活性化する。
この出力信号で活性されたＡＮＤ回路２ａは、入力端子
１２を介して供給されるクロック信号ＣＬＫを、テスト
クロック信号ＴＣＫとして比較器検査パターン生成回路
３へ出力する（図３−制御回路出力Ａ）。
【００３８】また制御回路２のＮＡＮＤ回路２ｃは選択
制御信号ＳＬ１として“１”レベルをラッチ出力してい
るので、セレクタ８のＡＮＤ−ＯＲ８ａおよび８ｂを比
較器検査パターン生成回路３から供給されるパターンを
選択する側へ切り替える。なお、このとき制御回路２の
ＮＡＮＤ回路２ｄは“０”レベルにラッチされた状態に
あるから、ＡＮＤ回路２ｂの出力は“０“レベルに固定
されアドレス生成クロックＡＣＫはクロック出力状態に
はならなず（図３−制御回路出力Ｂ）、アドレス生成回
路４ａもメモリ回路へアドレスデータを出力しない。
制御信号ＳＬ１として“１”レベルをラッチ出力してい
るので、セレクタ８のＡＮＤ−ＯＲ８ａおよび８ｂを比
較器検査パターン生成回路３から供給されるパターンを
選択する側へ切り替える。なお、このとき制御回路２の
ＮＡＮＤ回路２ｄは“０”レベルにラッチされた状態に
あるから、ＡＮＤ回路２ｂの出力は“０“レベルに固定
されアドレス生成クロックＡＣＫはクロック出力状態に
はならなず（図３−制御回路出力Ｂ）、アドレス生成回
路４ａもメモリ回路へアドレスデータを出力しない。
【００３９】したがって、この期間は比較器９をテスト
する４サイクルの追加動作のみが動作し、メモリへの書
き込み、読み出し動作はまだ開始していない。
する４サイクルの追加動作のみが動作し、メモリへの書
き込み、読み出し動作はまだ開始していない。
【００４０】次に、イネーブル信号ＥＮＢＬが“０“レ
ベルから“１“レベルへ遷移すると、インバータ１５は
この“１”レベルを“０“レベルに反転して比較器検査
パターン生成回路３のフリップフロップ３ａ〜３ｄの全
てのリセットを解除するので、比較器検査パターン生成
回路３はテストクロック信号ＴＣＫの計数を開始し、フ
リップフロップ３ｂおよび３ｃの各反転出力は、“１，
１”，“１，０”，“０，１”，“０，０”の４通りの
組み合わせのデータを比較器９に出力する。
ベルから“１“レベルへ遷移すると、インバータ１５は
この“１”レベルを“０“レベルに反転して比較器検査
パターン生成回路３のフリップフロップ３ａ〜３ｄの全
てのリセットを解除するので、比較器検査パターン生成
回路３はテストクロック信号ＴＣＫの計数を開始し、フ
リップフロップ３ｂおよび３ｃの各反転出力は、“１，
１”，“１，０”，“０，１”，“０，０”の４通りの
組み合わせのデータを比較器９に出力する。
【００４１】比較器９は、フリップフロップ３ｂおよび
３ｃの各反転出力が一致したとき出力されるＥＸ−ＮＯ
Ｒ９ａの“１“レベルとコトロール生成回路出力および
クロック信号ＣＬＫの“１“レベルのときに、判定結果
として一致信号を、それ以外は不一致信号を出力する
（図３−追加動作４サイクルにおける比較器出力、判定
結果）。
３ｃの各反転出力が一致したとき出力されるＥＸ−ＮＯ
Ｒ９ａの“１“レベルとコトロール生成回路出力および
クロック信号ＣＬＫの“１“レベルのときに、判定結果
として一致信号を、それ以外は不一致信号を出力する
（図３−追加動作４サイクルにおける比較器出力、判定
結果）。
【００４２】フリップフロップ３ｄの反転出力は先にリ
セットされて“１“レベル出力状態にあるが、フリップ
フロップ３ｂおよび３ｃの各反転出力が、“０，０”か
ら次の“１，１”に遷移する９個目のクロックタイミン
グで“０“レベル出力状態へ遷移するので、この“０
“レベルが供給される制御回路２ａのＮＡＮＤ回路２ｄ
は“１”レベルにラッチされた状態に遷移する。
セットされて“１“レベル出力状態にあるが、フリップ
フロップ３ｂおよび３ｃの各反転出力が、“０，０”か
ら次の“１，１”に遷移する９個目のクロックタイミン
グで“０“レベル出力状態へ遷移するので、この“０
“レベルが供給される制御回路２ａのＮＡＮＤ回路２ｄ
は“１”レベルにラッチされた状態に遷移する。
【００４３】このＮＡＮＤ回路２ｄの“１”レベルを一
方の入力とするＡＮＤ回路２ｂは、他方の入力のクロッ
ク信号ＣＬＫをアドレス生成クロックＡＣＫとしてアド
レス生成回路４ａへ出力するので（図３−従来動作１お
よび２における制御回路出力Ｂ）、アドレス生成回路４
ａはアドレス０，１，２，…，ｎを生成する。このアド
レスデータで指定されたメモリの書き込み、読み出しが
行なわれる（図３−従来動作１および２のアドレス）。
方の入力とするＡＮＤ回路２ｂは、他方の入力のクロッ
ク信号ＣＬＫをアドレス生成クロックＡＣＫとしてアド
レス生成回路４ａへ出力するので（図３−従来動作１お
よび２における制御回路出力Ｂ）、アドレス生成回路４
ａはアドレス０，１，２，…，ｎを生成する。このアド
レスデータで指定されたメモリの書き込み、読み出しが
行なわれる（図３−従来動作１および２のアドレス）。
【００４４】一方、制御回路２のＮＡＮＤ回路２ｃは
“０”レベルラッチ状態に遷移するから、この“０”レ
ベルの選択制御信号ＳＬ１に応答してセレクタ８は期待
値および被検査メモリ出力データを選択して出力すると
ともに、ＮＡＮＤ回路２ｃの“０”レベル出力によりＡ
ＮＤ回路２ａのテストクロックＴＣＫは“０”レベル出
力状態となって、比較器検査パターン生成回路３のフリ
ップフロップ３ａ〜３ｄの出力Ｑはそれぞれ“０”レベ
ル出力状態となる（図３−比較器検査パターン生成回路
出力３ｂ，３ｃ）。
“０”レベルラッチ状態に遷移するから、この“０”レ
ベルの選択制御信号ＳＬ１に応答してセレクタ８は期待
値および被検査メモリ出力データを選択して出力すると
ともに、ＮＡＮＤ回路２ｃの“０”レベル出力によりＡ
ＮＤ回路２ａのテストクロックＴＣＫは“０”レベル出
力状態となって、比較器検査パターン生成回路３のフリ
ップフロップ３ａ〜３ｄの出力Ｑはそれぞれ“０”レベ
ル出力状態となる（図３−比較器検査パターン生成回路
出力３ｂ，３ｃ）。
【００４５】この比較結果を外部に接続された試験装置
でモニタすることで、比較器９が“１”および“０”を
正常に出力するか否かを確認することができる。
でモニタすることで、比較器９が“１”および“０”を
正常に出力するか否かを確認することができる。
【００４６】ここまでの動作が図４で示す追加テスト方
法の動作における比較器テストである。また、図３に示
す追加動作はメモリセルへの書き込み読み出しに要する
２クロック信号ＣＬＫを１サイクルとして４サイクルで
完了する。
法の動作における比較器テストである。また、図３に示
す追加動作はメモリセルへの書き込み読み出しに要する
２クロック信号ＣＬＫを１サイクルとして４サイクルで
完了する。
【００４７】上述した追加テストの後、アドレス生成ク
ロックＡＣＫに応答してアドレス生成回路４ａは所定の
アドレス０、１、２、…、ｎを出力するので、被検査メ
モリへのテストを開始し、書き込み、読み出しの動作を
マーチングパタン（図４−４３、４３ａ〜４３ｄ）を被
検査メモリのワード数×３サイクルだけ実行し、さらに
チェッカーボードパタン（図４−４３、４４ａ〜４４
ｄ）を被検査メモリのワード数×４サイクルだけ実行す
る。
ロックＡＣＫに応答してアドレス生成回路４ａは所定の
アドレス０、１、２、…、ｎを出力するので、被検査メ
モリへのテストを開始し、書き込み、読み出しの動作を
マーチングパタン（図４−４３、４３ａ〜４３ｄ）を被
検査メモリのワード数×３サイクルだけ実行し、さらに
チェッカーボードパタン（図４−４３、４４ａ〜４４
ｄ）を被検査メモリのワード数×４サイクルだけ実行す
る。
【００４８】第１の実施例では、従来のテストサイクル
の前に追加テストの４サイクルを追加するが、全体のテ
ストサイクル数から見ると僅かなサイクルの追加であ
る。例えば、１２８ＫワードのＳＲＡＭの場合で検討す
ると、全体のテストサイクル数は、（１２８Ｋ×３サイ
クル）＋（１２８Ｋ×４サイクル）＝８９６Ｋサイクル
であり、これに４サイクルが追加されるだけであるか
ら、本実施例による４サイクルの増加分は無視出来る程
度のサイクル数である。
の前に追加テストの４サイクルを追加するが、全体のテ
ストサイクル数から見ると僅かなサイクルの追加であ
る。例えば、１２８ＫワードのＳＲＡＭの場合で検討す
ると、全体のテストサイクル数は、（１２８Ｋ×３サイ
クル）＋（１２８Ｋ×４サイクル）＝８９６Ｋサイクル
であり、これに４サイクルが追加されるだけであるか
ら、本実施例による４サイクルの増加分は無視出来る程
度のサイクル数である。
【００４９】次に第２の実施例について説明する。図５
は第２の実施例の構成を示すブロック図であり、図６は
その回路図である。。図５および図６を併せて参照する
と、第１の実施例との相違点は、追加テスト回路１００
ｂには比較器検査パターン生成回路３に代えてアドレス
生成回路４ｂが取り込まれていることである。この追加
テスト回路１００ｂは、制御回路２２とアドレス生成回
路４ｂとセレクタ回路部８ａおよび８ｂとを備え、制御
回路２２は、ＮＡＮＤ回路２２ａおよびＮＡＮＤ回路２
２ｂからなるセットリセットラッチのセット入力端にイ
ネーブル信号ＥＮＢＬが供給され、ＮＡＮＤ回路２２ａ
は選択制御信号ＳＬ２を出力し、かつＮＡＮＤ回路２２
ｂは出力信号を１ショットパルス回路２２ｃを介してア
ドレスリセット信号として出力するとともに、そのリセ
ット入力端にリセット信号がインバータ２２ｄを介して
供給される。アドレス生成回路４ｂは、クロック信号Ｋ
ＣＬが供給されてアドレス信号を生成するとともに制御
回路２２から供給される１ショットパルスでリセットさ
れる。セレクタ８は、ＡＮＤ−ＯＲ８ｂおよび８ｃから
なり、ＡＮＤ−ＯＲ８ｂの一方のデータ入力端子には出
力期待値生成回路の出力信号が、他方のデータ入力端子
にはアドレス生成回路４ｂの最小ビットの信号ＬＳＢが
それぞれ供給され、かつＡＮＤ−ＯＲ８ｃの一方のデー
タ入力端子には被検査メモリの出力データが、他方のデ
ータ入力端子にはアドレス生成回路４ｂの第２ｂｉｔ目
の信号がそれぞれ供給されるとともに、ＡＮＤ−ＯＲ８
ｂおよび８ｃの一方の制御端子にはＮＡＮＤ回路２２ａ
から選択制御信号ＳＬ２がそれぞれ供給され、さらに他
方の制御端子にはインバータ８ａで反転された選択制御
信号ＳＬ２がそれぞれ供給され、これらＡＮＤ−ＯＲ８
ｂおよび８ｃの出力をそれぞれ比較データとして比較器
９へ出力する構成からなる。
は第２の実施例の構成を示すブロック図であり、図６は
その回路図である。。図５および図６を併せて参照する
と、第１の実施例との相違点は、追加テスト回路１００
ｂには比較器検査パターン生成回路３に代えてアドレス
生成回路４ｂが取り込まれていることである。この追加
テスト回路１００ｂは、制御回路２２とアドレス生成回
路４ｂとセレクタ回路部８ａおよび８ｂとを備え、制御
回路２２は、ＮＡＮＤ回路２２ａおよびＮＡＮＤ回路２
２ｂからなるセットリセットラッチのセット入力端にイ
ネーブル信号ＥＮＢＬが供給され、ＮＡＮＤ回路２２ａ
は選択制御信号ＳＬ２を出力し、かつＮＡＮＤ回路２２
ｂは出力信号を１ショットパルス回路２２ｃを介してア
ドレスリセット信号として出力するとともに、そのリセ
ット入力端にリセット信号がインバータ２２ｄを介して
供給される。アドレス生成回路４ｂは、クロック信号Ｋ
ＣＬが供給されてアドレス信号を生成するとともに制御
回路２２から供給される１ショットパルスでリセットさ
れる。セレクタ８は、ＡＮＤ−ＯＲ８ｂおよび８ｃから
なり、ＡＮＤ−ＯＲ８ｂの一方のデータ入力端子には出
力期待値生成回路の出力信号が、他方のデータ入力端子
にはアドレス生成回路４ｂの最小ビットの信号ＬＳＢが
それぞれ供給され、かつＡＮＤ−ＯＲ８ｃの一方のデー
タ入力端子には被検査メモリの出力データが、他方のデ
ータ入力端子にはアドレス生成回路４ｂの第２ｂｉｔ目
の信号がそれぞれ供給されるとともに、ＡＮＤ−ＯＲ８
ｂおよび８ｃの一方の制御端子にはＮＡＮＤ回路２２ａ
から選択制御信号ＳＬ２がそれぞれ供給され、さらに他
方の制御端子にはインバータ８ａで反転された選択制御
信号ＳＬ２がそれぞれ供給され、これらＡＮＤ−ＯＲ８
ｂおよび８ｃの出力をそれぞれ比較データとして比較器
９へ出力する構成からなる。
【００５０】それ以外のテスト回路１ｂの構成要素は第
１の実施例と同様であるから、同一構成要素には同一の
符号を付してここでの構成の説明は省略する。
１の実施例と同様であるから、同一構成要素には同一の
符号を付してここでの構成の説明は省略する。
【００５１】次に、第２の実施例の動作を説明する。図
５、図６を再び参照すると、アドレス生成回路４ｂには
クロック信号ＣＬＫが直接供給されており、アドレス信
号がインクリメントされて“１，１”，“１，０”，
“０，１”，“０，０”の４通りの組み合わせのデータ
を最小ビットであるＬＳＢおよび第２ｂｉｔ目の出力と
してセレクタ８および被検査メモリに出力している。
５、図６を再び参照すると、アドレス生成回路４ｂには
クロック信号ＣＬＫが直接供給されており、アドレス信
号がインクリメントされて“１，１”，“１，０”，
“０，１”，“０，０”の４通りの組み合わせのデータ
を最小ビットであるＬＳＢおよび第２ｂｉｔ目の出力と
してセレクタ８および被検査メモリに出力している。
【００５２】一方、イネーブル信号ＥＮＢＬの“０”レ
ベルが端子１３を介して制御回路２２のＮＡＮＤ回路２
２ａにセット信号として供給されると、ＮＡＮＤ回路２
２ａ，２２ｂのセトリセットラッチはセット状態とな
り、ＮＡＮＤ回路２２ａはその出力の選択制御信号ＳＬ
２をセレクタ８に出力し、この信号に応答してＡＮＤ−
ＯＲ８ｂがアドレス生成回路４ｂから供給される最小ビ
ットの信号ＬＳＢを、ＡＮＤ−ＯＲ８ｃが第２ｂｉｔ目
の信号“１，１”，“１，０”，“０，１”，“０，
０”のデータをそれぞれ選択して、比較器９へ出力す
る。
ベルが端子１３を介して制御回路２２のＮＡＮＤ回路２
２ａにセット信号として供給されると、ＮＡＮＤ回路２
２ａ，２２ｂのセトリセットラッチはセット状態とな
り、ＮＡＮＤ回路２２ａはその出力の選択制御信号ＳＬ
２をセレクタ８に出力し、この信号に応答してＡＮＤ−
ＯＲ８ｂがアドレス生成回路４ｂから供給される最小ビ
ットの信号ＬＳＢを、ＡＮＤ−ＯＲ８ｃが第２ｂｉｔ目
の信号“１，１”，“１，０”，“０，１”，“０，
０”のデータをそれぞれ選択して、比較器９へ出力す
る。
【００５３】この比較結果を試験装置でモニタすること
により、比較器９が“１”，および“０”を正常に出力
するか否かを確認することができる。
により、比較器９が“１”，および“０”を正常に出力
するか否かを確認することができる。
【００５４】その後、制御回路２２のＮＡＮＤ回路２２
ｂは、アドレス生成回路４ｂの第３ｂｉｔ目の“１”レ
ベルがインバータ２２ｄで反転され“０”レベルのリセ
ット信号として供給されるのでリセットされ、その
“１”レベル出力が１ショットパルス回路２２ｃで１シ
ョットのパルスに成形されてアドレス生成回路４ｂをリ
セットする。
ｂは、アドレス生成回路４ｂの第３ｂｉｔ目の“１”レ
ベルがインバータ２２ｄで反転され“０”レベルのリセ
ット信号として供給されるのでリセットされ、その
“１”レベル出力が１ショットパルス回路２２ｃで１シ
ョットのパルスに成形されてアドレス生成回路４ｂをリ
セットする。
【００５５】これらのリセット動作により、制御回路２
２のＮＡＮＤ回路２２ａの出力は“０”レベルとなり、
この“０”レベルに応答してセレクタ８ａおよびセレク
タ８ｂは出力期待値生成回路７および端子１４を介して
供給される被検査メモリ出力データを選択する側へ切り
替わる。
２のＮＡＮＤ回路２２ａの出力は“０”レベルとなり、
この“０”レベルに応答してセレクタ８ａおよびセレク
タ８ｂは出力期待値生成回路７および端子１４を介して
供給される被検査メモリ出力データを選択する側へ切り
替わる。
【００５６】その後、被検査メモリへの書き込み、読み
出しの動作を第１の実施例と同様にマーチングパタンお
よびチェッカーボードパタンで行う。この比較結果を試
験装置でモニタすることで被メモリの故障を検出するこ
とができる。
出しの動作を第１の実施例と同様にマーチングパタンお
よびチェッカーボードパタンで行う。この比較結果を試
験装置でモニタすることで被メモリの故障を検出するこ
とができる。
【００５７】次に、第３の実施例について説明する。第
３の実施例の回路図を示した図７を参照すると、第２の
実施例との相違点は、追加テスト回路１００ｃには制御
回路２２のＮＡＮＤ回路２２ｂの出力から１ショットパ
ルスを生成してアドレス生成回路をリセットする経路の
構成要素が削除されていることである。それ以外のテス
ト回路１ｃの構成要素は第１の実施例と同様であるか
ら、同一構成要素には同一の符号を付してここでの構成
の説明は省略する。
３の実施例の回路図を示した図７を参照すると、第２の
実施例との相違点は、追加テスト回路１００ｃには制御
回路２２のＮＡＮＤ回路２２ｂの出力から１ショットパ
ルスを生成してアドレス生成回路をリセットする経路の
構成要素が削除されていることである。それ以外のテス
ト回路１ｃの構成要素は第１の実施例と同様であるか
ら、同一構成要素には同一の符号を付してここでの構成
の説明は省略する。
【００５８】この追加テスト回路１００ｃは、制御回路
３２とアドレス生成回路４ｃとセレクタ回路部８ａおよ
び８ｂとを備え、制御回路３２はＮＡＮＤ回路３２ａお
よびＮＡＮＤ回路３２ｂからなるセットリセットラッチ
のセット入力端にイネーブル信号ＥＮＢＬが供給され、
ＮＡＮＤ回路３２ａは選択制御信号ＳＬ３を出力すると
ともに、ＮＡＮＤ回路３２ｂにはリセット信号としてが
インバータ３２ｃを介して供給される。リセット生成回
路４ｃは、クロック信号ＫＣＬが供給されてアドレス信
号を生成する。セレクタ８は、ＡＮＤ−ＯＲ８ｂおよび
８ｃからなり、ＡＮＤ−ＯＲ８ｂの一方のデータ入力端
子には出力期待値生成回路の出力信号が、他方のデータ
入力端子にはアドレス生成回路の最小ビットの信号ＬＳ
Ｂがそれぞれ供給され、かつＡＮＤ−ＯＲ８ｃの一方の
データ入力端子には被検査メモリの出力データが、他方
のデータ入力端子にはアドレス生成回路４ｃの第２ｂｉ
ｔ目の信号がそれぞれ供給されるとともに、ＡＮＤ−Ｏ
Ｒ８ｂおよび８ｃの一方の制御端子にはＮＡＮＤ回路３
２ａから選択制御信号ＳＬ３がそれぞれ供給され、さら
に他方の制御端子にはインバータ８ａで反転された選択
制御信号ＳＬ３がそれぞれ供給され、これらＡＮＤ−Ｏ
Ｒ８ｂおよび８ｃの出力をそれぞれ比較データとして比
較器９へ出力する構成からなる。
３２とアドレス生成回路４ｃとセレクタ回路部８ａおよ
び８ｂとを備え、制御回路３２はＮＡＮＤ回路３２ａお
よびＮＡＮＤ回路３２ｂからなるセットリセットラッチ
のセット入力端にイネーブル信号ＥＮＢＬが供給され、
ＮＡＮＤ回路３２ａは選択制御信号ＳＬ３を出力すると
ともに、ＮＡＮＤ回路３２ｂにはリセット信号としてが
インバータ３２ｃを介して供給される。リセット生成回
路４ｃは、クロック信号ＫＣＬが供給されてアドレス信
号を生成する。セレクタ８は、ＡＮＤ−ＯＲ８ｂおよび
８ｃからなり、ＡＮＤ−ＯＲ８ｂの一方のデータ入力端
子には出力期待値生成回路の出力信号が、他方のデータ
入力端子にはアドレス生成回路の最小ビットの信号ＬＳ
Ｂがそれぞれ供給され、かつＡＮＤ−ＯＲ８ｃの一方の
データ入力端子には被検査メモリの出力データが、他方
のデータ入力端子にはアドレス生成回路４ｃの第２ｂｉ
ｔ目の信号がそれぞれ供給されるとともに、ＡＮＤ−Ｏ
Ｒ８ｂおよび８ｃの一方の制御端子にはＮＡＮＤ回路３
２ａから選択制御信号ＳＬ３がそれぞれ供給され、さら
に他方の制御端子にはインバータ８ａで反転された選択
制御信号ＳＬ３がそれぞれ供給され、これらＡＮＤ−Ｏ
Ｒ８ｂおよび８ｃの出力をそれぞれ比較データとして比
較器９へ出力する構成からなる。
【００５９】この第３の実施例は、被検査メモリではデ
ータの書き込みと読み出しがクロック信号の１サイクル
毎に交互に繰り返されているので、データ書き込み時に
は読み出しデータの出力がないことに着目したものであ
り、構成のブロック図は図５に示した構成と同じであ
る。
ータの書き込みと読み出しがクロック信号の１サイクル
毎に交互に繰り返されているので、データ書き込み時に
は読み出しデータの出力がないことに着目したものであ
り、構成のブロック図は図５に示した構成と同じであ
る。
【００６０】次に、第３の実施例の動作を説明する。図
７を再び参照すると、アドレス生成回路４ｃにはクロッ
ク信号ＣＬＫが直接供給されており、クロック信号の供
給開始とともにアドレスデータの出力が開始され、アド
レス信号がインクリメントされて“１，１”，“１，
０”，“０，１”，“０，０”の４通りの組み合わせの
データを最小ビットであるＬＳＢおよび第２ｂｉｔ目の
出力としてセレクタ８および被検査メモリに出力し、平
行して指定されたメモリに対して順次書き込みおよび読
み出しが行なわれる。
７を再び参照すると、アドレス生成回路４ｃにはクロッ
ク信号ＣＬＫが直接供給されており、クロック信号の供
給開始とともにアドレスデータの出力が開始され、アド
レス信号がインクリメントされて“１，１”，“１，
０”，“０，１”，“０，０”の４通りの組み合わせの
データを最小ビットであるＬＳＢおよび第２ｂｉｔ目の
出力としてセレクタ８および被検査メモリに出力し、平
行して指定されたメモリに対して順次書き込みおよび読
み出しが行なわれる。
【００６１】このとき、比較器９では比較結果の信号と
コントロール信号とクロック信号との合成により、メモ
リへの書き込み期間となる各アドレスサイクル毎のデー
タ書き込み期間（クロック信号ＣＬＫの各１サイクル目
のハイレベル期間）だけを一致不一致の判定期間として
使用する。
コントロール信号とクロック信号との合成により、メモ
リへの書き込み期間となる各アドレスサイクル毎のデー
タ書き込み期間（クロック信号ＣＬＫの各１サイクル目
のハイレベル期間）だけを一致不一致の判定期間として
使用する。
【００６２】一方、イネーブル信号ＥＮＢＬの“０”レ
ベルが端子１３を介して制御回路３２のＮＡＮＤ回路３
２ａにセット信号として供給されると、ＮＡＮＤ回路３
２ａ，３２ｂのセトリセットラッチはセット状態とな
り、ＮＡＮＤ回路３２ａはその出力の選択制御信号ＳＬ
３をセレクタ８に出力し、この信号に応答してＡＮＤ−
ＯＲ８ｂがアドレス生成回路４ｃから供給される最小ビ
ットの信号ＬＳＢを、ＡＮＤ−ＯＲ８ｃが第２ｂｉｔ目
の信号“１，１”，“１，０”，“０，１”，“０，
０”のデータをそれぞれ選択して、比較器へ出力する。
ベルが端子１３を介して制御回路３２のＮＡＮＤ回路３
２ａにセット信号として供給されると、ＮＡＮＤ回路３
２ａ，３２ｂのセトリセットラッチはセット状態とな
り、ＮＡＮＤ回路３２ａはその出力の選択制御信号ＳＬ
３をセレクタ８に出力し、この信号に応答してＡＮＤ−
ＯＲ８ｂがアドレス生成回路４ｃから供給される最小ビ
ットの信号ＬＳＢを、ＡＮＤ−ＯＲ８ｃが第２ｂｉｔ目
の信号“１，１”，“１，０”，“０，１”，“０，
０”のデータをそれぞれ選択して、比較器へ出力する。
【００６３】この比較結果を試験装置でモニタすること
により、比較器９が“１”，および“０”を正常に出力
するか否かを確認することができる。
により、比較器９が“１”，および“０”を正常に出力
するか否かを確認することができる。
【００６４】その後、制御回路３２のＮＡＮＤ回路３２
ｂは、アドレス生成回路４ｃの第３ｂｉｔ目の“１”レ
ベルがインバータ３２ｄで反転され“０”レベルのリセ
ット信号として供給されるのでリセットされ。
ｂは、アドレス生成回路４ｃの第３ｂｉｔ目の“１”レ
ベルがインバータ３２ｄで反転され“０”レベルのリセ
ット信号として供給されるのでリセットされ。
【００６５】このリセット動作により、制御回路３２の
ＮＡＮＤ回路３２ａの出力は“０”レベルとなり、この
“０”レベルに応答してセレクタ８ｂおよびセレクタ８
ｃは出力期待値生成回路７および被検査メモリ出力デー
タを選択する側へ切り替わる。
ＮＡＮＤ回路３２ａの出力は“０”レベルとなり、この
“０”レベルに応答してセレクタ８ｂおよびセレクタ８
ｃは出力期待値生成回路７および被検査メモリ出力デー
タを選択する側へ切り替わる。
【００６６】その後、被検査メモリへの書き込み、読み
出しの動作を第１の実施例と同様にマーチングパタンお
よびチェッカーボードパタンで行う。この比較結果を試
験装置でモニタすることで被検査メモリの故障を検出す
ることができる。
出しの動作を第１の実施例と同様にマーチングパタンお
よびチェッカーボードパタンで行う。この比較結果を試
験装置でモニタすることで被検査メモリの故障を検出す
ることができる。
【００６７】またこの第３の実施例では、端子１２から
クロック信号ＣＬＫが供給されるとアドレス生成回路４
ｃがアドレス生成動作を開始するので、比較器９のテス
トと被検査メモリへのデータ書き込みも同時に開始して
いる。これは被検査メモリがデータ書き込み時にはデー
タ出力を行わないことを利用しており、追加テストの４
サイクルを新に追加することなく、従来通りのサイクル
数の中の最初の４サイクルで比較器テストを行なうのと
平行してメモリの書き込みも同時に実行することが出来
る。
クロック信号ＣＬＫが供給されるとアドレス生成回路４
ｃがアドレス生成動作を開始するので、比較器９のテス
トと被検査メモリへのデータ書き込みも同時に開始して
いる。これは被検査メモリがデータ書き込み時にはデー
タ出力を行わないことを利用しており、追加テストの４
サイクルを新に追加することなく、従来通りのサイクル
数の中の最初の４サイクルで比較器テストを行なうのと
平行してメモリの書き込みも同時に実行することが出来
る。
【００６８】
【発明の効果】以上説明したように、本発明ではテスト
開始後の最初の４サイクルを比較器のテストに割り当て
てそのテストを実行し、比較結果の一致、不一致を強制
的に出力するようにしたので、比較器の比較結果が一致
状態しか出力できない故障を検出できる。このテストに
おける一致不一致の組み合わせの４サイクルは、従来の
テストサイクル数の最初に４サイクルを追加するだけで
あるから、テスト全体のサイクル数からみると微少な時
間であり不良の検出が可能になり信頼性が向上するので
問題はない。または従来のサイクル数の中の最初の４サ
イクルをメモリ書き込みと平行して使用する場合は、従
来と同等な時間で信頼性の向上が期待出来るという効果
がある。
開始後の最初の４サイクルを比較器のテストに割り当て
てそのテストを実行し、比較結果の一致、不一致を強制
的に出力するようにしたので、比較器の比較結果が一致
状態しか出力できない故障を検出できる。このテストに
おける一致不一致の組み合わせの４サイクルは、従来の
テストサイクル数の最初に４サイクルを追加するだけで
あるから、テスト全体のサイクル数からみると微少な時
間であり不良の検出が可能になり信頼性が向上するので
問題はない。または従来のサイクル数の中の最初の４サ
イクルをメモリ書き込みと平行して使用する場合は、従
来と同等な時間で信頼性の向上が期待出来るという効果
がある。
【００６９】さらに従来のテスト回路はクロック信号Ｃ
ＬＫ、イネーブル信号ＥＮＢＬ、テスト回路出力信号
が、半導体集積回路上の他のシステムとは独立している
ため、他のシステムのテストと平行してメモリのテスト
を実行出来るが、この従来のテスト回路に端子数も端子
数も増すことなく本発明の回路を付加出来るので、従来
来のテスト治具を利用することが出来るので、試験装置
の費用を増加させずに信頼性の高い半導体集積回路を提
供することが出来る。
ＬＫ、イネーブル信号ＥＮＢＬ、テスト回路出力信号
が、半導体集積回路上の他のシステムとは独立している
ため、他のシステムのテストと平行してメモリのテスト
を実行出来るが、この従来のテスト回路に端子数も端子
数も増すことなく本発明の回路を付加出来るので、従来
来のテスト治具を利用することが出来るので、試験装置
の費用を増加させずに信頼性の高い半導体集積回路を提
供することが出来る。
【図１】本発明のテスト回路の第１の実施例の構成を示
すブロック図である。
すブロック図である。
【図２】本発明のテスト回路の第１の実施例を示す回路
図である。
図である。
【図３】第１の実施例の動作説明用タイミングチャート
である。
である。
【図４】第１の実施例のテスト方法を示すフローチャー
トである。
トである。
【図５】本発明のテスト回路の第２の実施例の構成を示
すブロック図である。
すブロック図である。
【図６】本発明のテスト回路の第２の実施例を示す回路
図である。
図である。
【図７】本発明のテスト回路の第３の実施例を示す回路
図である。
図である。
【図８】従来のテスト方法を示すフローチャートであ
る。
る。
【図９】従来のテスト回路の構成の一例を示すブロック
図である。
図である。
【図１０】従来のテスト回路の動作説明用タイミングチ
ャートである。
ャートである。
１ａ，１ｂ，１ｃ 半導体集積回路のテスト回路 ２，２２，３２ 制御回路 ２ａ，２ｂ，２２ａ，２２ｂ，３２ａ，３２ｂ ＮＡ
ＮＤ回路 ２ｃ ２ｄ ＡＮＤ回路 ３ 比較器検査パターン生成回路 ３ａ〜３ｄ Ｔ型フリップフロップ回路 ４ａ，４ｂ，４ｃ アドレス生成回路 ５ コントロール信号生成回路 ６ 書き込みデータ生成回路 ７ 出力期待値生成回路 ８ セレクタ ８ａ，８ｂ ＡＮＤ−ＯＲ ９ 比較器 １０ａ コントロール信号の出力端子 １０ｂ 書込データの出力端子 １０ｃ アドレス出力端子 １１ 比較結果の出力端子 １２ クロック信号ＣＬＫの入力端子 １３ イネーブル信号ＥＮＢＬの入力端子 １４ 被検査メモリ出力データの入力端子 １５，２２ｃ，３２ｃ，８ａ インバータ １００ａ，１００ｂ，１００ｃ 追加テスト回路
ＮＤ回路 ２ｃ ２ｄ ＡＮＤ回路 ３ 比較器検査パターン生成回路 ３ａ〜３ｄ Ｔ型フリップフロップ回路 ４ａ，４ｂ，４ｃ アドレス生成回路 ５ コントロール信号生成回路 ６ 書き込みデータ生成回路 ７ 出力期待値生成回路 ８ セレクタ ８ａ，８ｂ ＡＮＤ−ＯＲ ９ 比較器 １０ａ コントロール信号の出力端子 １０ｂ 書込データの出力端子 １０ｃ アドレス出力端子 １１ 比較結果の出力端子 １２ クロック信号ＣＬＫの入力端子 １３ イネーブル信号ＥＮＢＬの入力端子 １４ 被検査メモリ出力データの入力端子 １５，２２ｃ，３２ｃ，８ａ インバータ １００ａ，１００ｂ，１００ｃ 追加テスト回路
Claims (11)
- 【請求項１】 半導体基板上に交叉配置されたワード線
およびビット線の交点に配設されたメモリセルのアドレ
スデータを所定のクロック信号を用いて生成するアドレ
ス生成回路と、このアドレス生成回路から供給される動
作開始信号に応答してテスト回路用制御信号を生成する
コントロール信号生成回路と、前記テスト回路用制御信
号に応答して被検査メモリセルへの検査用書き込みデー
タを生成する書込データ生成回路と、前記テスト回路用
制御信号に応答して前記被検査メモリセルから読み出し
た記憶値と比較するためにあらかじめ前記記憶値の期待
値を生成する出力期待値生成回路と、前記テスト回路用
制御信号に応答して前記記憶値と前記期待値とを比較し
て前記期待値と前記記憶値とが等しければ一致信号を、
異っていれば不一致信号を出力する比較器とを有する半
導体集積回路のテスト回路において；テストモードへの
移行を指示するイネーブル信号に応答して前記所定のク
ロック信号に同期した第１の選択制御信号とテストクロ
ック信号およびアドレス生成クロック信号を生成する第
１の制御回路と、前記テストクロック信号に同期した第
１および第２の比較器検査パターン信号と前記第１の制
御回路をリセットして前記第１の選択制御信号を非アク
ティブ状態にするリセット信号とを生成する比較器検査
パターン生成回路と、前記第１の選択制御信号がアクテ
ィブ状態のときには前記第１および前記第２の比較器検
査パターン信号をそれぞれ選択して前記比較器へ出力
し、前記第１の選択制御信号が非アクティブ状態のとき
には前記記憶値および前記期待値をそれぞれ選択して前
記比較器へ出力するセレクタ回路とからなる比較器故障
検出手段を有し、前記比較器が常に一致信号のみを出力
する故障状態にあるか否かを前記記憶値と前記期待値と
の比較動作開始前に前記比較器故障検出手段が検出する
ことを特徴とする半導体集積回路のテスト回路。 - 【請求項２】 前記比較器故障検出手段は、前記イネー
ブル信号をセット入力とする第１のセットリセットラッ
チ回路部の一方の出力信号を前記第１の選択制御信号と
し前記一方の出力信号および前記所定のクロック信号の
論理積出力を前記テストクロック信号とし前記所定のク
ロック信号および前記第１のセットリセットラッチ回路
部の他方の出力信号の論理積出力を前記アドレス生成ク
ロック信号とする前記第１の制御回路と、複数ビットの
フリップフロップ回路からなり前記イネーブル信号でリ
セットされかつ前記テストクロック信号を計数するとと
もに最終ビットで前記ラッチ回路部をリセットし、第２
ビット目および第３ビット目の出力ビットを前記第１お
よび前記第２の比較器故障検出パターン信号として出力
し最終ビットで前記第１のセットリセットラッチ回路部
をリセットする比較器検査パターン生成回路と、前記第
１の選択制御信号および前記第１の比較器故障検出パタ
ーン信号並に前記第１の選択制御信号の逆極性の信号お
よび前記第２の比較器故障検出パターン信号がそれぞれ
供給される第１のＡＮＤ−ＯＲ組み合せ回路と、前記第
１の選択制御信号および前記第２の比較器故障検出パタ
ーン信号並に前記第１の選択制御信号の逆極性の信号お
よび前記記憶値がそれぞれ供給される第２のＡＮＤ−Ｏ
Ｒ組み合せ回路とから構成される請求項１記載の半導体
集積回路のテスト回路。 - 【請求項３】 前記比較器故障検出手段が、前記イネー
ブル信号に応答して前記アドレス生成回路へ供給するリ
セット信号および第２の選択制御信号を生成するととも
に前記アドレス生成回路の第３ビット目の信号でリセッ
トされる第２の第２の制御回路と、前記第２の選択制御
信号がアクティブ状態のときに前記期待値および前記記
憶値をそれぞれ選択して前記比較器へ出力し、前記第２
の制御回路がリセットされて非アクティブ状態のときに
前記アドレス生成回路の最下位ビットおよび第２ビット
目の信号を前記比較器検査パターン信号としてそれぞれ
選択して前記比較器へ出力する第２のセレクタとからな
る請求項１記載の半導体集積回路のテスト回路。 - 【請求項４】 前記比較器故障検出手段は、前記イネー
ブル信号をセット信号とする第２のセットリセットラッ
チ回路部の一方の出力信号を前記第２の選択制御信号と
しかつ前記アドレス制御回路の第３ビット目の信号を用
いてリセットされかつこのリセット時の前記第２のリセ
ットセットラッチ回路部の他方の出力信号から整形した
１ショットパルスで前記アドレス制御回路をリセットす
る前記第２の制御回路と、前記第２の選択制御信号およ
び前記アドレス生成回路の最小ビットの信号並に前記第
２の選択制御信号の逆極性の信号および前記期待値が供
給され第３のＡＮＤ−ＯＲ組み合せ回路部と、前記第２
の選択制御信号および前記アドレス生成回路の第２ビッ
ト目の信号並に前記第２の選択制御信号の逆極性の信号
および前記記憶値が供給される第４のＡＮＤ−ＯＲ組み
合せ回路部とから構成される請求項１記載の半導体集積
回路のテスト回路。 - 【請求項５】 前記比較器故障検出手段が、前記被検査
メモリセルが書込み状態の期間内であって、前記イネー
ブル信号に応答して第３の選択制御信号を生成するとと
もに前記アドレス生成回路の第３ビット目の信号でリセ
ットされる第３の制御回路と、前記第３の選択制御信号
がアクティブ状態のときに前記期待値および前記記憶値
をそれぞれ選択して前記比較器へ出力し、前記第３の制
御回路がリセットされて前記第３の選択制御信号が非ア
クティブ状態のときに前記アドレス生成回路の最下位ビ
ットおよび第２ビット目の信号を前記比較器検査パター
ン信号としてそれぞれ選択して前記比較器へ出力する第
３のセレクタとからなる請求項１記載の半導体集積回路
のテスト回路。 - 【請求項６】 前記比較器故障検出手段は、前記イネー
ブル信号をセット入力とする第３のセットリセットラッ
チ回路部の一方の出力信号を前記第３の選択制御信号と
しかつ前記アドレス制御回路の第３ビット目の信号を用
いてリセットされる前記第３の制御回路と、前記第３の
選択制御信号および前記アドレス生成回路の最小ビット
の信号並に前記第３の選択制御信号の逆極性の信号およ
び前記期待値が供給される第５のＡＮＤ−ＯＲ組み合せ
回路部と、前記第３の選択制御信号および前記アドレス
生成回路の第２ビットの信号並に前記第３の選択制御信
号の逆極性の信号および前記記憶値が供給される第６の
ＡＮＤ−ＯＲ組み合せ回路部とから構成される請求項１
記載の半導体集積回路のテスト回路。 - 【請求項７】 前記第１および前記第２の比較器検査パ
ターン信号が少なくとも２ビットの全ての組み合せによ
る一致および不一致状態のパターンからなりかつそれぞ
れのビット長が前記クロック信号の２クロック分の期間
を有する請求項１，２，３，４，５または６記載の半導
体集積回路のテスト回路。 - 【請求項８】 半導体基板上に交叉配置されたワード線
およびビット線の交点に配設されたメモリセルのアドレ
スデータを生成するアドレス生成手段と、このアドレス
生成手段のから供給される動作開始信号に応答してテス
ト回路用制御信号を生成するコントロール信号生成手段
と、前記テスト回路用制御信号に応答して被検査メモリ
セルへの検査用書き込みデータを生成する書込データ生
成手段と、前記テスト回路用制御信号に応答して前記被
検査メモリセルから読み出した記憶値と比較するために
あらかじめ前記記憶値の期待値を生成する出力期待値生
成手段と、前記テスト回路用制御信号に応答して前記記
憶値と前記期待値とを比較して前記期待値と前記記憶値
とが等しければ一致信号を、異っていれば不一致信号を
出力する比較手段とを用いてマーチングテストフローと
チェッカーボードフローとを順次実行して前記被検査メ
モリをテストする半導体集積回路のテスト方法におい
て；テストモードへの移行を指示するイネーブル信号に
応答して所定のクロック信号に同期した第１の選択制御
信号とテストクロック信号およびアドレス生成クロック
信号を生成する第１の制御手段と、前記テストクロック
信号に同期した第１および第２の比較器検査パターン信
号と前記第１の制御手段をリセットして前記第１の選択
制御信号を非アクティブにするリセット信号とを生成す
る比較器検査パターン生成手段と、前記第１の選択制御
信号がアクティブ状態のときに前記第１および第２の比
較器検査パターン信号をそれぞれ選択して前記比較手段
へ出力し前記第１の選択制御信号が非アクティブ状態の
ときに前記記憶値および前記期待値をそれぞれ選択して
前記比較手段へ出力するセレクタ手段とからなる比較器
故障検出手段を用い、前記比較手段が常に一致信号のみ
を出力する故障状態にあるか否かを前記マーチグテスト
フローの実行開始前に前記比較器故障検出手段が検出し
前記比較手段が正常に機能するか否かをテストする比較
器テストフローを有することを特徴とする半導体集積回
路のテスト方法。 - 【請求項９】 前記イネーブル信号に応答して前記アド
レス生成手段へ供給するリセット信号および第２の選択
制御信号を生成するとともに前記アドレス生成手段の第
３ビット目の信号でリセットされる第２の制御手段と、
前記第２の選択制御信号がアクティブ状態のときに前記
期待値および前記記憶値をそれぞれ選択して前記比較手
段へ出力し、前記第２の制御手段がリセットされて前記
第２の選択制御信号が非アクティブ状態のときに前記ア
ドレス生成手段の最下位ビットおよび第２ビット目の信
号を前記比較器検査パターン信号としてそれぞれ選択し
て前記比較手段へ出力する第２のセレクタ手段とからな
る前記比較器故障検出手段を用い、前記比較手段が常に
一致信号のみを出力する故障状態にあるか否かを前記マ
ーチグテストフローの実行開始前に前記比較器故障検出
手段が検出し前記比較手段が正常に機能するか否かをテ
ストする前記比較器テストフローを有する請求項８記載
の半導体集積回路のテスト方法。 - 【請求項１０】 前記被検査メモリセルが書込み状態の
期間内であって、前記イネーブル信号に応答して第３の
選択制御信号を生成するとともに前記アドレス生成手段
の第３ビット目の信号でリセットされる第３の制御手段
と、前記第３の選択制御信号がアクティブ状態のときに
前記期待値および前記記憶値をそれぞれ選択して前記比
較手段へ出力し前記第３の制御手段がリセットされて前
記第３の選択制御信号が非アクティブ状態のときに前記
アドレス生成手段の最下位ビットおよび第２ビット目の
信号を前記比較器検査パターン信号としてそれぞれ選択
して前記比較手段へ出力する第３のセレクタ手段とから
なる前記比較器故障検出手段を用い、前記比較手段が常
に一致信号のみを出力する故障状態にあるか否かを前記
マーチグテストフローの実行開始前に前記比較器故障検
出手段が検出し前記比較手段が正常に機能するか否かを
テストする前記比較器テストフローを有する請求項８記
載の半導体集積回路のテスト方法。 - 【請求項１１】 前記第１および前記第２の比較器検査
パターン信号が少なくとも２ビットの全ての組合せによ
る一致および不一致状態のパターンからなりかつそれぞ
れのビット長が前記クロック信号の２クロック分の期間
を有するパターンを用いて前記比較手段をテストする前
記比較器テストフローを有する請求項８、９または１０
記載の半導体集積回路のテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7164352A JP2937811B2 (ja) | 1995-06-29 | 1995-06-29 | 半導体集積回路のテスト回路およびそのテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7164352A JP2937811B2 (ja) | 1995-06-29 | 1995-06-29 | 半導体集積回路のテスト回路およびそのテスト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0915301A true JPH0915301A (ja) | 1997-01-17 |
| JP2937811B2 JP2937811B2 (ja) | 1999-08-23 |
Family
ID=15791532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7164352A Expired - Fee Related JP2937811B2 (ja) | 1995-06-29 | 1995-06-29 | 半導体集積回路のテスト回路およびそのテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2937811B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002323540A (ja) * | 2001-04-26 | 2002-11-08 | Nec Corp | スキャンテスト用回路 |
| US6819609B2 (en) | 2002-06-25 | 2004-11-16 | Fujitsu Limited | Semiconductor memory device with built-in self-diagnostic function and semiconductor device having the semiconductor memory device |
| JP2007240409A (ja) * | 2006-03-10 | 2007-09-20 | Matsushita Electric Ind Co Ltd | 歪検出装置 |
| WO2008009298A1 (en) * | 2006-07-17 | 2008-01-24 | Infineon Technologies Ag | On-chip test circuit for an embedded comparator |
-
1995
- 1995-06-29 JP JP7164352A patent/JP2937811B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002323540A (ja) * | 2001-04-26 | 2002-11-08 | Nec Corp | スキャンテスト用回路 |
| JP4627118B2 (ja) * | 2001-04-26 | 2011-02-09 | ルネサスエレクトロニクス株式会社 | スキャンテスト用回路 |
| US6819609B2 (en) | 2002-06-25 | 2004-11-16 | Fujitsu Limited | Semiconductor memory device with built-in self-diagnostic function and semiconductor device having the semiconductor memory device |
| JP2007240409A (ja) * | 2006-03-10 | 2007-09-20 | Matsushita Electric Ind Co Ltd | 歪検出装置 |
| WO2008009298A1 (en) * | 2006-07-17 | 2008-01-24 | Infineon Technologies Ag | On-chip test circuit for an embedded comparator |
| US7924044B2 (en) | 2006-07-17 | 2011-04-12 | Infineon Technologies Ag | On-chip test circuit for an embedded comparator |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2937811B2 (ja) | 1999-08-23 |
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