JPH0915301A - 半導体集積回路のテスト回路およびそのテスト方法 - Google Patents
半導体集積回路のテスト回路およびそのテスト方法Info
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- JPH0915301A JPH0915301A JP7164352A JP16435295A JPH0915301A JP H0915301 A JPH0915301 A JP H0915301A JP 7164352 A JP7164352 A JP 7164352A JP 16435295 A JP16435295 A JP 16435295A JP H0915301 A JPH0915301 A JP H0915301A
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Abstract
(57)【要約】
【目的】メモリ回路内蔵の半導体集積回路のテスト回路
およびテスト方法において、比較器の比較結果が一致状
態しか出力できない故障を検出可能とする。 【構成】CLK及びENBL信号に応答してテスト回路
を制御する信号を生成する制御回路2と、その出力に応
答してアドレスを生成するアドレス生成回路4aと、そ
の出力に応答してコントロール信号を生成するコントロ
ール信号生成回路5と、その出力に応答して、書込デー
タを生成する書き込みデータ生成回路6と期待値を生成
する出力期待値生成回路7と、制御回路1の出力するク
ロック信号を計数して比較器のテスト用パターンを生成
する比較器検査パターン成回路3と、その出力パターン
または期待値出力および被検査メモリ出力データのいず
れかを選択するセレクタ8とを有し、テスト開始後の最
初の4サイクルでセレクタ8が選択する比較器検査パタ
ーンを用いて比較器9の動作をテストする。
およびテスト方法において、比較器の比較結果が一致状
態しか出力できない故障を検出可能とする。 【構成】CLK及びENBL信号に応答してテスト回路
を制御する信号を生成する制御回路2と、その出力に応
答してアドレスを生成するアドレス生成回路4aと、そ
の出力に応答してコントロール信号を生成するコントロ
ール信号生成回路5と、その出力に応答して、書込デー
タを生成する書き込みデータ生成回路6と期待値を生成
する出力期待値生成回路7と、制御回路1の出力するク
ロック信号を計数して比較器のテスト用パターンを生成
する比較器検査パターン成回路3と、その出力パターン
または期待値出力および被検査メモリ出力データのいず
れかを選択するセレクタ8とを有し、テスト開始後の最
初の4サイクルでセレクタ8が選択する比較器検査パタ
ーンを用いて比較器9の動作をテストする。
Description
【0001】
【産業上の利用分野】本発明は半導体集積回路のテスト
回路およびそのテスト方法に係わり、特に被検査メモリ
セルから読み出した値とその期待値とを比較する比較手
段が、常に一致状態を出力する故障を検出することが出
来る半導体集積回路のテスト回路およびそのテスト方法
に関する。
回路およびそのテスト方法に係わり、特に被検査メモリ
セルから読み出した値とその期待値とを比較する比較手
段が、常に一致状態を出力する故障を検出することが出
来る半導体集積回路のテスト回路およびそのテスト方法
に関する。
【0002】
【従来の技術】近年、半導体素子の微細化技術の進展が
著しく、これらの素子を集積したメモリ回路を内蔵した
半導体集積回路装置も種々開発され、そのメモリ容量も
飛躍的に増大してきた。このメモリ容量の増加は半導体
集積回路装置の試験時間の長大化を招き、これらメモリ
回路を内蔵した半導体集積回路装置の製造工程において
はその生産性を悪化させる要因となっている。
著しく、これらの素子を集積したメモリ回路を内蔵した
半導体集積回路装置も種々開発され、そのメモリ容量も
飛躍的に増大してきた。このメモリ容量の増加は半導体
集積回路装置の試験時間の長大化を招き、これらメモリ
回路を内蔵した半導体集積回路装置の製造工程において
はその生産性を悪化させる要因となっている。
【0003】一般に、メモリ回路の試験前には、RAM
回路のRAMセルにあらかじめ初期データを書き込む必
要があるが、その書き込み方法としてマーチングテスト
あるいはチェッカーボードテストが知られている。
回路のRAMセルにあらかじめ初期データを書き込む必
要があるが、その書き込み方法としてマーチングテスト
あるいはチェッカーボードテストが知られている。
【0004】すなわち、従来のメモリセルのテスト方法
のフローチャートを示した図8を参照すると、まずクロ
ック信号が供給されてテストが開始されると(図8−1
01)、被検査メモリセルは全て初期化された状態にす
る。次に、マーチングテストを実行する(図8−10
2)。
のフローチャートを示した図8を参照すると、まずクロ
ック信号が供給されてテストが開始されると(図8−1
01)、被検査メモリセルは全て初期化された状態にす
る。次に、マーチングテストを実行する(図8−10
2)。
【0005】このマーチングテストは全メモリセルに論
理レベルのロウレベルとして“0”を書き込んだ後(図
8−102a)、下位番地から上位番地へ順次に“0”
読み出しと論理レベルのハイレベルとして“1”書き込
みとを1セルずつ実行し(図8−102b)、次に上位
番地から下位番地まで1セルずつ“1”読みだしと
“0”書き込みとを行なう(図8−102c)。さらに
“1”“0”を反転したデータについても同様のシーケ
ンスを繰り返すようになっている。このテストにより番
地系の固定不良がほぼ完全に検出出来るものである。
理レベルのロウレベルとして“0”を書き込んだ後(図
8−102a)、下位番地から上位番地へ順次に“0”
読み出しと論理レベルのハイレベルとして“1”書き込
みとを1セルずつ実行し(図8−102b)、次に上位
番地から下位番地まで1セルずつ“1”読みだしと
“0”書き込みとを行なう(図8−102c)。さらに
“1”“0”を反転したデータについても同様のシーケ
ンスを繰り返すようになっている。このテストにより番
地系の固定不良がほぼ完全に検出出来るものである。
【0006】次にチェッカーボードテストを実行する
(図8−103)。このチェッカーボードテストは全メ
モリセルに市松模様のチェッカーデータを書き込み、読
み出す。例えば、アドレス00行のアドレス00列に
“0”、01列に“1”、10列に“0”、11列に
“1”、……、アドレス01行の00列に“1”、01
列に“0”、10列に“1”、11列に“0”、……の
ように全てのメモリセルに交互に“0”と“1”を書き
込み、“0”と“1”を読み出して比較する(図8−1
03a、103b)。その後、“1”と“0”を逆にし
て前のテストで“0”を書き込んだセルには“1”を、
“0”を書き込んだセルには“1”をそれぞれ書き込
み、読み出すテストを行う(図8−103c、103
d)。
(図8−103)。このチェッカーボードテストは全メ
モリセルに市松模様のチェッカーデータを書き込み、読
み出す。例えば、アドレス00行のアドレス00列に
“0”、01列に“1”、10列に“0”、11列に
“1”、……、アドレス01行の00列に“1”、01
列に“0”、10列に“1”、11列に“0”、……の
ように全てのメモリセルに交互に“0”と“1”を書き
込み、“0”と“1”を読み出して比較する(図8−1
03a、103b)。その後、“1”と“0”を逆にし
て前のテストで“0”を書き込んだセルには“1”を、
“0”を書き込んだセルには“1”をそれぞれ書き込
み、読み出すテストを行う(図8−103c、103
d)。
【0007】このパターンでは着目セルに対して隣接す
るメモリセルは全て逆データとなるので(市松模様)、
隣接するメモリセルとの短絡不良、メモリセル間のデー
タ干渉、および最下位アドレスビットの多重選択不良が
検出出来るものである。
るメモリセルは全て逆データとなるので(市松模様)、
隣接するメモリセルとの短絡不良、メモリセル間のデー
タ干渉、および最下位アドレスビットの多重選択不良が
検出出来るものである。
【0008】これらのテストが確実に実行されるには、
メモリセルから読み出した内容とあらかじめメモリテス
ト回路で生成され用意された期待値とを比較手段を用い
てその一致および不一致を検出することにより、被試験
メモリセルが正常に動作しているか不良であるかを判断
している。
メモリセルから読み出した内容とあらかじめメモリテス
ト回路で生成され用意された期待値とを比較手段を用い
てその一致および不一致を検出することにより、被試験
メモリセルが正常に動作しているか不良であるかを判断
している。
【0009】しかしながら、上述した良不良の判断の基
本となる比較手段が製造段階から故障した状態にあっ
て、常時比較結果が一致という情報を出力する場合は、
正しく比較されず例えメモリセルが不良であっても良品
と判断されることになる。
本となる比較手段が製造段階から故障した状態にあっ
て、常時比較結果が一致という情報を出力する場合は、
正しく比較されず例えメモリセルが不良であっても良品
と判断されることになる。
【0010】また、メモリテスト回路は外部からは閉じ
た回路であり、この回路を外部からテストするには専用
の端子を追加する必要ぎあり、端子数の増加という好ま
しくない状態を生じる。
た回路であり、この回路を外部からテストするには専用
の端子を追加する必要ぎあり、端子数の増加という好ま
しくない状態を生じる。
【0011】この種の従来のテスト回路の一例が特開平
4−208880号公報に記載されている。同公報記載
のテスト回路を本願発明の実施例の図面に対応させてブ
ロック図で示した図9を参照すると、この半導体集積回
路のテスト回路1cは、クロック信号CLKおよびイネ
ーブル信号ENBLが端子12および13を介して供給
されるアドレス生成回路4bと、このアドレス生成回路
4bの出力信号が供給されるコントロール信号生成回路
5と、このコントロール信号生成回路5の出力信号が供
給される書込データ生成回路6と、コントロール信号生
成回路5の出力信号が供給される出力期待値生成回路7
と、この出力期待値生成回路7の出力信号とコントロー
ル信号生成回路5の出力信号と端子14を介して供給さ
れる被検査メモリの出力データとが入力信号として供給
される比較器9とを含んで構成されている。
4−208880号公報に記載されている。同公報記載
のテスト回路を本願発明の実施例の図面に対応させてブ
ロック図で示した図9を参照すると、この半導体集積回
路のテスト回路1cは、クロック信号CLKおよびイネ
ーブル信号ENBLが端子12および13を介して供給
されるアドレス生成回路4bと、このアドレス生成回路
4bの出力信号が供給されるコントロール信号生成回路
5と、このコントロール信号生成回路5の出力信号が供
給される書込データ生成回路6と、コントロール信号生
成回路5の出力信号が供給される出力期待値生成回路7
と、この出力期待値生成回路7の出力信号とコントロー
ル信号生成回路5の出力信号と端子14を介して供給さ
れる被検査メモリの出力データとが入力信号として供給
される比較器9とを含んで構成されている。
【0012】上述した構成による従来のテスト回路1c
の動作タイミングを示した図10を併せて参照しなが
ら、従来の半導体集積回路のテスト回路1cの動作を説
明する。
の動作タイミングを示した図10を併せて参照しなが
ら、従来の半導体集積回路のテスト回路1cの動作を説
明する。
【0013】まず、クロック信号CLKおよびイネーブ
ル信号ENBLが供給されることによりアドレス生成回
路4bがアドレス信号を発生し(図10−CLK、イネ
ーブル信号、アドレス)、コントロール信号生成回路5
へ動作開始を指示する信号を出力する。コントロール信
号生成回路5は書込データ生成回路6、出力期待値生成
回路7、比較器9へそれぞれテスト回路用制御信号を出
力する(図10−コントロール信号)。
ル信号ENBLが供給されることによりアドレス生成回
路4bがアドレス信号を発生し(図10−CLK、イネ
ーブル信号、アドレス)、コントロール信号生成回路5
へ動作開始を指示する信号を出力する。コントロール信
号生成回路5は書込データ生成回路6、出力期待値生成
回路7、比較器9へそれぞれテスト回路用制御信号を出
力する(図10−コントロール信号)。
【0014】その後アドレス生成回路4bは被検査メモ
リを指し示すアドレスを、書込データ生成回路6は被検
査メモリへの書き込みデータを、またコントロール信号
生成回路5は被検査メモリへのコントロール信号をそれ
ぞれ出力することにより被検査メモリにデータの書き込
みが行なわれる。
リを指し示すアドレスを、書込データ生成回路6は被検
査メモリへの書き込みデータを、またコントロール信号
生成回路5は被検査メモリへのコントロール信号をそれ
ぞれ出力することにより被検査メモリにデータの書き込
みが行なわれる。
【0015】被検査メモリへの書き込み終了後、被検査
メモリに記憶されたデータの読出しを開始し、出力期待
値生成回路7の出力と、端子14を介して供給される被
検査メモリの出力データとを比較器9で比較し、その比
較結果を比較器出力端子11から出力する(図10−比
較器出力)。
メモリに記憶されたデータの読出しを開始し、出力期待
値生成回路7の出力と、端子14を介して供給される被
検査メモリの出力データとを比較器9で比較し、その比
較結果を比較器出力端子11から出力する(図10−比
較器出力)。
【0016】この書き込み、読み出しの動作を前述した
マーチングパタン(動作1)を被検査メモリのワード数
×3サイクルだけ実行し、さらにチェッカーボードパタ
ン(動作2)を被検査メモリのワード数×4サイクルだ
け実行する。この比較結果を外部に接続した試験装置で
モニタすることで被検査メモリの故障を検出することが
できる。
マーチングパタン(動作1)を被検査メモリのワード数
×3サイクルだけ実行し、さらにチェッカーボードパタ
ン(動作2)を被検査メモリのワード数×4サイクルだ
け実行する。この比較結果を外部に接続した試験装置で
モニタすることで被検査メモリの故障を検出することが
できる。
【0017】
【発明が解決しようとする課題】前述したように、メモ
リテスト回路を含むメモリ回路を備えた半導体集積回路
では、メモリテスト回路は被検査メモリのデータ出力と
メモリテスト回路が生成する期待値データとを比較器に
より比較することで、メモリの良否を判定していた。
リテスト回路を含むメモリ回路を備えた半導体集積回路
では、メモリテスト回路は被検査メモリのデータ出力と
メモリテスト回路が生成する期待値データとを比較器に
より比較することで、メモリの良否を判定していた。
【0018】しかし、この比較器が全ての比較結果を一
致状態に判定する故障を起した場合、あるいは製造段階
から故障状態にあった場合は、正しい被検査メモリセル
のテストをすることが出来ず、被検査メモリセルに故障
があっても良品として誤った判定をしてしまうという問
題があった。
致状態に判定する故障を起した場合、あるいは製造段階
から故障状態にあった場合は、正しい被検査メモリセル
のテストをすることが出来ず、被検査メモリセルに故障
があっても良品として誤った判定をしてしまうという問
題があった。
【0019】また、メモリテスト回路は外部からは閉じ
た回路であり、この回路を外部からテストするには専用
の端子を追加する必要があり、端子数の増加という好ま
しくない状態を生じるという問題もあった。
た回路であり、この回路を外部からテストするには専用
の端子を追加する必要があり、端子数の増加という好ま
しくない状態を生じるという問題もあった。
【0020】本発明の目的は、上述の欠点に鑑みなされ
たものであり、メモリテスト回路において、メモリセル
から読み出した記憶値とその期待値とを比較し、良品判
定を行なう比較器の故障を判別する回路を有すること
で、メモリテスト回路の故障による不良品の混入を防止
し信頼性の向上に寄与する半導体集積回路のテスト回路
およびそのテスト方法を提供することにある。
たものであり、メモリテスト回路において、メモリセル
から読み出した記憶値とその期待値とを比較し、良品判
定を行なう比較器の故障を判別する回路を有すること
で、メモリテスト回路の故障による不良品の混入を防止
し信頼性の向上に寄与する半導体集積回路のテスト回路
およびそのテスト方法を提供することにある。
【0021】
【課題を解決するための手段】本発明の半導体集積回路
のテスト回路の特徴は、半導体基板上に交叉配置された
ワード線およびビット線の交点に配設されたメモリセル
のアドレスデータを所定のクロック信号を用いて生成す
るアドレス生成回路と、このアドレス生成回路から供給
される動作開始信号に応答してテスト回路用制御信号を
生成するコントロール信号生成回路と、前記テスト回路
用制御信号に応答して被検査メモリセルへの検査用書き
込みデータを生成する書込データ生成回路と、前記テス
ト回路用制御信号に応答して前記被検査メモリセルから
読み出した記憶値と比較するためにあらかじめ前記記憶
値の期待値を生成する出力期待値生成回路と、前記テス
ト回路用制御信号に応答して前記記憶値と前記期待値と
を比較して前記期待値と前記記憶値とが等しければ一致
信号を、異っていれば不一致信号を出力する比較器とを
有する半導体集積回路のテスト回路において;テストモ
ードへの移行を指示するイネーブル信号に応答して前記
所定のクロック信号に同期した第1の選択制御信号とテ
ストクロック信号およびアドレス生成クロック信号を生
成する第1の制御回路と、前記テストクロック信号に同
期した第1および第2の比較器検査パターン信号と前記
第1の制御回路をリセットして前記第1の選択制御信号
を非アクティブ状態にするリセット信号とを生成する比
較器検査パターン生成回路と、前記第1の選択制御信号
がアクティブ状態のときには前記第1および前記第2の
比較器検査パターン信号をそれぞれ選択して前記比較器
へ出力し、前記第1の選択制御信号が非アクティブ状態
のときには前記記憶値および前記期待値をそれぞれ選択
して前記比較器へ出力するセレクタ回路とからなる比較
器故障検出手段を有し、前記比較器が常に一致信号のみ
を出力する故障状態にあるか否かを前記記憶値と前記期
待値との比較動作開始前に前記比較器故障検出手段が検
出することにある。
のテスト回路の特徴は、半導体基板上に交叉配置された
ワード線およびビット線の交点に配設されたメモリセル
のアドレスデータを所定のクロック信号を用いて生成す
るアドレス生成回路と、このアドレス生成回路から供給
される動作開始信号に応答してテスト回路用制御信号を
生成するコントロール信号生成回路と、前記テスト回路
用制御信号に応答して被検査メモリセルへの検査用書き
込みデータを生成する書込データ生成回路と、前記テス
ト回路用制御信号に応答して前記被検査メモリセルから
読み出した記憶値と比較するためにあらかじめ前記記憶
値の期待値を生成する出力期待値生成回路と、前記テス
ト回路用制御信号に応答して前記記憶値と前記期待値と
を比較して前記期待値と前記記憶値とが等しければ一致
信号を、異っていれば不一致信号を出力する比較器とを
有する半導体集積回路のテスト回路において;テストモ
ードへの移行を指示するイネーブル信号に応答して前記
所定のクロック信号に同期した第1の選択制御信号とテ
ストクロック信号およびアドレス生成クロック信号を生
成する第1の制御回路と、前記テストクロック信号に同
期した第1および第2の比較器検査パターン信号と前記
第1の制御回路をリセットして前記第1の選択制御信号
を非アクティブ状態にするリセット信号とを生成する比
較器検査パターン生成回路と、前記第1の選択制御信号
がアクティブ状態のときには前記第1および前記第2の
比較器検査パターン信号をそれぞれ選択して前記比較器
へ出力し、前記第1の選択制御信号が非アクティブ状態
のときには前記記憶値および前記期待値をそれぞれ選択
して前記比較器へ出力するセレクタ回路とからなる比較
器故障検出手段を有し、前記比較器が常に一致信号のみ
を出力する故障状態にあるか否かを前記記憶値と前記期
待値との比較動作開始前に前記比較器故障検出手段が検
出することにある。
【0022】また、前記比較器故障検出手段は、前記イ
ネーブル信号をセット入力とする第1のセットリセット
ラッチ回路部の一方の出力信号を前記第1の選択制御信
号とし前記一方の出力信号および前記所定のクロック信
号の論理積出力を前記テストクロック信号とし前記所定
のクロック信号および前記第1のセットリセットラッチ
回路部の他方の出力信号の論理積出力を前記アドレス生
成クロック信号とする前記第1の制御回路と、複数ビッ
トのフリップフロップ回路からなり前記イネーブル信号
でリセットされかつ前記テストクロック信号を計数する
とともに最終ビットで前記ラッチ回路部をリセットし、
第2ビット目および第3ビット目の出力ビットを前記第
1および前記第2の比較器故障検出パターン信号として
出力し最終ビットで前記第1のセットリセットラッチ回
路部をリセットする比較器検査パターン生成回路と、前
記第1の選択制御信号および前記第1の比較器故障検出
パターン信号並に前記第1の選択制御信号の逆極性の信
号および前記第2の比較器故障検出パターン信号がそれ
ぞれ供給される第1のAND−OR組み合せ回路と、前
記第1の選択制御信号および前記第2の比較器故障検出
パターン信号並に前記第1の選択制御信号の逆極性の信
号および前記記憶値がそれぞれ供給される第2のAND
−OR組み合せ回路とから構成されてもよい。
ネーブル信号をセット入力とする第1のセットリセット
ラッチ回路部の一方の出力信号を前記第1の選択制御信
号とし前記一方の出力信号および前記所定のクロック信
号の論理積出力を前記テストクロック信号とし前記所定
のクロック信号および前記第1のセットリセットラッチ
回路部の他方の出力信号の論理積出力を前記アドレス生
成クロック信号とする前記第1の制御回路と、複数ビッ
トのフリップフロップ回路からなり前記イネーブル信号
でリセットされかつ前記テストクロック信号を計数する
とともに最終ビットで前記ラッチ回路部をリセットし、
第2ビット目および第3ビット目の出力ビットを前記第
1および前記第2の比較器故障検出パターン信号として
出力し最終ビットで前記第1のセットリセットラッチ回
路部をリセットする比較器検査パターン生成回路と、前
記第1の選択制御信号および前記第1の比較器故障検出
パターン信号並に前記第1の選択制御信号の逆極性の信
号および前記第2の比較器故障検出パターン信号がそれ
ぞれ供給される第1のAND−OR組み合せ回路と、前
記第1の選択制御信号および前記第2の比較器故障検出
パターン信号並に前記第1の選択制御信号の逆極性の信
号および前記記憶値がそれぞれ供給される第2のAND
−OR組み合せ回路とから構成されてもよい。
【0023】さらに、前記比較器故障検出手段が、前記
イネーブル信号に応答して前記アドレス生成回路へ供給
するリセット信号および第2の選択制御信号を生成する
とともに前記アドレス生成回路の第3ビット目の信号で
リセットされる第2の第2の制御回路と、前記第2の選
択制御信号がアクティブ状態のときに前記期待値および
前記記憶値をそれぞれ選択して前記比較器へ出力し、前
記第2の制御回路がリセットされて非アクティブ状態の
ときに前記アドレス生成回路の最下位ビットおよび第2
ビット目の信号を前記比較器検査パターン信号としてそ
れぞれ選択して前記比較器へ出力する第2のセレクタと
からなることができる。
イネーブル信号に応答して前記アドレス生成回路へ供給
するリセット信号および第2の選択制御信号を生成する
とともに前記アドレス生成回路の第3ビット目の信号で
リセットされる第2の第2の制御回路と、前記第2の選
択制御信号がアクティブ状態のときに前記期待値および
前記記憶値をそれぞれ選択して前記比較器へ出力し、前
記第2の制御回路がリセットされて非アクティブ状態の
ときに前記アドレス生成回路の最下位ビットおよび第2
ビット目の信号を前記比較器検査パターン信号としてそ
れぞれ選択して前記比較器へ出力する第2のセレクタと
からなることができる。
【0024】さらにまた、前記比較器故障検出手段は、
前記イネーブル信号をセット信号とする第2のセットリ
セットラッチ回路部の一方の出力信号を前記第2の選択
制御信号としかつ前記アドレス制御回路の第3ビット目
の信号を用いてリセットされかつこのリセット時の前記
第2のリセットセットラッチ回路部の他方の出力信号か
ら整形した1ショットパルスで前記アドレス制御回路を
リセットする前記第2の制御回路と、前記第2の選択制
御信号および前記アドレス生成回路の最小ビットの信号
並に前記第2の選択制御信号の逆極性の信号および前記
期待値が供給され第3のAND−OR組み合せ回路部
と、前記第2の選択制御信号および前記アドレス生成回
路の第2ビット目の信号並に前記第2の選択制御信号の
逆極性の信号および前記記憶値が供給される第4のAN
D−OR組み合せ回路部とから構成されてもよい。
前記イネーブル信号をセット信号とする第2のセットリ
セットラッチ回路部の一方の出力信号を前記第2の選択
制御信号としかつ前記アドレス制御回路の第3ビット目
の信号を用いてリセットされかつこのリセット時の前記
第2のリセットセットラッチ回路部の他方の出力信号か
ら整形した1ショットパルスで前記アドレス制御回路を
リセットする前記第2の制御回路と、前記第2の選択制
御信号および前記アドレス生成回路の最小ビットの信号
並に前記第2の選択制御信号の逆極性の信号および前記
期待値が供給され第3のAND−OR組み合せ回路部
と、前記第2の選択制御信号および前記アドレス生成回
路の第2ビット目の信号並に前記第2の選択制御信号の
逆極性の信号および前記記憶値が供給される第4のAN
D−OR組み合せ回路部とから構成されてもよい。
【0025】また、前記比較器故障検出手段が、前記被
検査メモリセルが書込み状態の期間内であって、前記イ
ネーブル信号に応答して第3の選択制御信号を生成する
とともに前記アドレス生成回路の第3ビット目の信号で
リセットされる第3の制御回路と、前記第3の選択制御
信号がアクティブ状態のときに前記期待値および前記記
憶値をそれぞれ選択して前記比較器へ出力し、前記第3
の制御回路がリセットされて前記第3の選択制御信号が
非アクティブ状態のときに前記アドレス生成回路の最下
位ビットおよび第2ビット目の信号を前記比較器検査パ
ターン信号としてそれぞれ選択して前記比較器へ出力す
る第3のセレクタとからなることができる。
検査メモリセルが書込み状態の期間内であって、前記イ
ネーブル信号に応答して第3の選択制御信号を生成する
とともに前記アドレス生成回路の第3ビット目の信号で
リセットされる第3の制御回路と、前記第3の選択制御
信号がアクティブ状態のときに前記期待値および前記記
憶値をそれぞれ選択して前記比較器へ出力し、前記第3
の制御回路がリセットされて前記第3の選択制御信号が
非アクティブ状態のときに前記アドレス生成回路の最下
位ビットおよび第2ビット目の信号を前記比較器検査パ
ターン信号としてそれぞれ選択して前記比較器へ出力す
る第3のセレクタとからなることができる。
【0026】さらにまた、前記比較器故障検出手段は、
前記イネーブル信号をセット入力とする第3のセットリ
セットラッチ回路部の一方の出力信号を前記第3の選択
制御信号としかつ前記アドレス制御回路の第3ビット目
の信号を用いてリセットされる前記第3の制御回路と、
前記第3の選択制御信号および前記アドレス生成回路の
最小ビットの信号並に前記第3の選択制御信号の逆極性
の信号および前記期待値が供給される第5のAND−O
R組み合せ回路部と、前記第3の選択制御信号および前
記アドレス生成回路の第2ビットの信号並に前記第3の
選択制御信号の逆極性の信号および前記記憶値が供給さ
れる第6のAND−OR組み合せ回路部とから構成され
てもよい。
前記イネーブル信号をセット入力とする第3のセットリ
セットラッチ回路部の一方の出力信号を前記第3の選択
制御信号としかつ前記アドレス制御回路の第3ビット目
の信号を用いてリセットされる前記第3の制御回路と、
前記第3の選択制御信号および前記アドレス生成回路の
最小ビットの信号並に前記第3の選択制御信号の逆極性
の信号および前記期待値が供給される第5のAND−O
R組み合せ回路部と、前記第3の選択制御信号および前
記アドレス生成回路の第2ビットの信号並に前記第3の
選択制御信号の逆極性の信号および前記記憶値が供給さ
れる第6のAND−OR組み合せ回路部とから構成され
てもよい。
【0027】さらに、前記第1および前記第2の比較器
検査パターン信号が少なくとも2ビットの全ての組み合
せによる一致および不一致状態のパターンからなりかつ
それぞれのビット長が前記クロック信号の2クロック分
の期間を有することができる。
検査パターン信号が少なくとも2ビットの全ての組み合
せによる一致および不一致状態のパターンからなりかつ
それぞれのビット長が前記クロック信号の2クロック分
の期間を有することができる。
【0028】本発明の半導体集積回路のテスト方法の特
徴は、半導体基板上に交叉配置されたワード線およびビ
ット線の交点に配設されたメモリセルのアドレスデータ
を生成するアドレス生成手段と、このアドレス生成手段
のから供給される動作開始信号に応答してテスト回路用
制御信号を生成するコントロール信号生成手段と、前記
テスト回路用制御信号に応答して被検査メモリセルへの
検査用書き込みデータを生成する書込データ生成手段
と、前記テスト回路用制御信号に応答して前記被検査メ
モリセルから読み出した記憶値と比較するためにあらか
じめ前記記憶値の期待値を生成する出力期待値生成手段
と、前記テスト回路用制御信号に応答して前記記憶値と
前記期待値とを比較して前記期待値と前記記憶値とが等
しければ一致信号を、異っていれば不一致信号を出力す
る比較手段とを用いてマーチングテストフローとチェッ
カーボードフローとを順次実行して前記被検査メモリを
テストする半導体集積回路のテスト方法において;テス
トモードへの移行を指示するイネーブル信号に応答して
所定のクロック信号に同期した第1の選択制御信号とテ
ストクロック信号およびアドレス生成クロック信号を生
成する第1の制御手段と、前記テストクロック信号に同
期した第1および第2の比較器検査パターン信号と前記
第1の制御手段をリセットして前記第1の選択制御信号
を非アクティブにするリセット信号とを生成する比較器
検査パターン生成手段と、前記第1の選択制御信号がア
クティブ状態のときに前記第1および第2の比較器検査
パターン信号をそれぞれ選択して前記比較手段へ出力し
前記第1の選択制御信号が非アクティブ状態のときに前
記記憶値および前記期待値をそれぞれ選択して前記比較
手段へ出力するセレクタ手段とからなる比較器故障検出
手段を用い、前記比較手段が常に一致信号のみを出力す
る故障状態にあるか否かを前記マーチグテストフローの
実行開始前に前記比較器故障検出手段が検出し前記比較
手段が正常に機能するか否かをテストする比較器テスト
フローを有することにある。
徴は、半導体基板上に交叉配置されたワード線およびビ
ット線の交点に配設されたメモリセルのアドレスデータ
を生成するアドレス生成手段と、このアドレス生成手段
のから供給される動作開始信号に応答してテスト回路用
制御信号を生成するコントロール信号生成手段と、前記
テスト回路用制御信号に応答して被検査メモリセルへの
検査用書き込みデータを生成する書込データ生成手段
と、前記テスト回路用制御信号に応答して前記被検査メ
モリセルから読み出した記憶値と比較するためにあらか
じめ前記記憶値の期待値を生成する出力期待値生成手段
と、前記テスト回路用制御信号に応答して前記記憶値と
前記期待値とを比較して前記期待値と前記記憶値とが等
しければ一致信号を、異っていれば不一致信号を出力す
る比較手段とを用いてマーチングテストフローとチェッ
カーボードフローとを順次実行して前記被検査メモリを
テストする半導体集積回路のテスト方法において;テス
トモードへの移行を指示するイネーブル信号に応答して
所定のクロック信号に同期した第1の選択制御信号とテ
ストクロック信号およびアドレス生成クロック信号を生
成する第1の制御手段と、前記テストクロック信号に同
期した第1および第2の比較器検査パターン信号と前記
第1の制御手段をリセットして前記第1の選択制御信号
を非アクティブにするリセット信号とを生成する比較器
検査パターン生成手段と、前記第1の選択制御信号がア
クティブ状態のときに前記第1および第2の比較器検査
パターン信号をそれぞれ選択して前記比較手段へ出力し
前記第1の選択制御信号が非アクティブ状態のときに前
記記憶値および前記期待値をそれぞれ選択して前記比較
手段へ出力するセレクタ手段とからなる比較器故障検出
手段を用い、前記比較手段が常に一致信号のみを出力す
る故障状態にあるか否かを前記マーチグテストフローの
実行開始前に前記比較器故障検出手段が検出し前記比較
手段が正常に機能するか否かをテストする比較器テスト
フローを有することにある。
【0029】また、前記イネーブル信号に応答して前記
アドレス生成手段へ供給するリセット信号および第2の
選択制御信号を生成するとともに前記アドレス生成手段
の第3ビット目の信号でリセットされる第2の制御手段
と、前記第2の選択制御信号がアクティブ状態のときに
前記期待値および前記記憶値をそれぞれ選択して前記比
較手段へ出力し、前記第2の制御手段がリセットされて
前記第2の選択制御信号が非アクティブ状態のときに前
記アドレス生成手段の最下位ビットおよび第2ビット目
の信号を前記比較器検査パターン信号としてそれぞれ選
択して前記比較手段へ出力する第2のセレクタ手段とか
らなる前記比較器故障検出手段を用い、前記比較手段が
常に一致信号のみを出力する故障状態にあるか否かを前
記マーチグテストフローの実行開始前に前記比較器故障
検出手段が検出し前記比較手段が正常に機能するか否か
をテストする前記比較器テストフローを有することもで
きる。
アドレス生成手段へ供給するリセット信号および第2の
選択制御信号を生成するとともに前記アドレス生成手段
の第3ビット目の信号でリセットされる第2の制御手段
と、前記第2の選択制御信号がアクティブ状態のときに
前記期待値および前記記憶値をそれぞれ選択して前記比
較手段へ出力し、前記第2の制御手段がリセットされて
前記第2の選択制御信号が非アクティブ状態のときに前
記アドレス生成手段の最下位ビットおよび第2ビット目
の信号を前記比較器検査パターン信号としてそれぞれ選
択して前記比較手段へ出力する第2のセレクタ手段とか
らなる前記比較器故障検出手段を用い、前記比較手段が
常に一致信号のみを出力する故障状態にあるか否かを前
記マーチグテストフローの実行開始前に前記比較器故障
検出手段が検出し前記比較手段が正常に機能するか否か
をテストする前記比較器テストフローを有することもで
きる。
【0030】さらに、前記被検査メモリセルが書込み状
態の期間内であって、前記イネーブル信号に応答して第
3の選択制御信号を生成するとともに前記アドレス生成
手段の第3ビット目の信号でリセットされる第3の制御
手段と、前記第3の選択制御信号がアクティブ状態のと
きに前記期待値および前記記憶値をそれぞれ選択して前
記比較手段へ出力し前記第3の制御手段がリセットされ
て前記第3の選択制御信号が非アクティブ状態のときに
前記アドレス生成手段の最下位ビットおよび第2ビット
目の信号を前記比較器検査パターン信号としてそれぞれ
選択して前記比較手段へ出力する第3のセレクタ手段と
からなる前記比較器故障検出手段を用い、前記比較手段
が常に一致信号のみを出力する故障状態にあるか否かを
前記マーチグテストフローの実行開始前に前記比較器故
障検出手段が検出し前記比較手段が正常に機能するか否
かをテストする前記比較器テストフローを有することも
できる。
態の期間内であって、前記イネーブル信号に応答して第
3の選択制御信号を生成するとともに前記アドレス生成
手段の第3ビット目の信号でリセットされる第3の制御
手段と、前記第3の選択制御信号がアクティブ状態のと
きに前記期待値および前記記憶値をそれぞれ選択して前
記比較手段へ出力し前記第3の制御手段がリセットされ
て前記第3の選択制御信号が非アクティブ状態のときに
前記アドレス生成手段の最下位ビットおよび第2ビット
目の信号を前記比較器検査パターン信号としてそれぞれ
選択して前記比較手段へ出力する第3のセレクタ手段と
からなる前記比較器故障検出手段を用い、前記比較手段
が常に一致信号のみを出力する故障状態にあるか否かを
前記マーチグテストフローの実行開始前に前記比較器故
障検出手段が検出し前記比較手段が正常に機能するか否
かをテストする前記比較器テストフローを有することも
できる。
【0031】さらにまた、前記第1および前記第2の比
較器検査パターン信号が少なくとも2ビットの全ての組
合せによる一致および不一致状態のパターンからなりか
つそれぞれのビット長が前記クロック信号の2クロック
分の期間を有するパターンを用いて前記比較手段をテス
トする前記比較器テストフローを有することができる。
較器検査パターン信号が少なくとも2ビットの全ての組
合せによる一致および不一致状態のパターンからなりか
つそれぞれのビット長が前記クロック信号の2クロック
分の期間を有するパターンを用いて前記比較手段をテス
トする前記比較器テストフローを有することができる。
【0032】
【実施例】まず、本発明の第1の実施例について図面を
参照しながら説明する。図1は本発明の半導体集積回路
のテスト回路の第1の実施例を示すブロック図であり、
図2はその回路図であり、図3はその動作説明用タイミ
ングチャートである。図1を参照すると、このテスト回
路1aは、端子12および13を介してそれぞれクロッ
ク信号およびイネーブル信号が供給されテストクロック
信号とアドレス生成クロック信号と選択制御信号とを生
成する制御回路2と、この制御回路2から供給されるテ
ストスクロック信号を用いて比較器の動作確認をするた
めの第1および第2の比較器検査パターンを生成しイネ
ーブル信号でリセットされる比較器検査パターン生成回
路3と、制御回路2から供給されるアドレス生成クロッ
ク信号を用いて被検査メモリのアドレスを指定するため
のアドレス値を生成して端子10cへ出力するアドレス
生成回路4と、このアドレス生成回路4の出力信号が供
給されテスト回路用制御信号を生成するとともに端子1
0aにも出力するコントロール信号生成回路5と、この
コントロール信号生成回路5の出力信号に応答して被検
査メモリへ書き込む検査データを生成して端子10bへ
出力する書込データ生成回路6と、コントロール信号生
成回路5の出力信号に応答して、被検査メモリから読み
出されたデータと比較するための期待値データを生成す
る出力期待値生成回路7と、比較器検査パターン生成回
路3から供給される第1の被較器検査パターンおよび出
力期待値生成回路から供給される期待値のいずれかを選
択するセレクタ8bと、比較器検査パターン生成回路3
から供給される第2の被較器検査パターンおよび端子1
4を介して供給される被検査メモリの出力データのいず
れかを選択するセレクタ8cと、セレクタ8bおよびセ
レクタ8cで選択されたデータを比較し、その比較結果
を端子11へ出力する比較器9とを含んで構成される。
参照しながら説明する。図1は本発明の半導体集積回路
のテスト回路の第1の実施例を示すブロック図であり、
図2はその回路図であり、図3はその動作説明用タイミ
ングチャートである。図1を参照すると、このテスト回
路1aは、端子12および13を介してそれぞれクロッ
ク信号およびイネーブル信号が供給されテストクロック
信号とアドレス生成クロック信号と選択制御信号とを生
成する制御回路2と、この制御回路2から供給されるテ
ストスクロック信号を用いて比較器の動作確認をするた
めの第1および第2の比較器検査パターンを生成しイネ
ーブル信号でリセットされる比較器検査パターン生成回
路3と、制御回路2から供給されるアドレス生成クロッ
ク信号を用いて被検査メモリのアドレスを指定するため
のアドレス値を生成して端子10cへ出力するアドレス
生成回路4と、このアドレス生成回路4の出力信号が供
給されテスト回路用制御信号を生成するとともに端子1
0aにも出力するコントロール信号生成回路5と、この
コントロール信号生成回路5の出力信号に応答して被検
査メモリへ書き込む検査データを生成して端子10bへ
出力する書込データ生成回路6と、コントロール信号生
成回路5の出力信号に応答して、被検査メモリから読み
出されたデータと比較するための期待値データを生成す
る出力期待値生成回路7と、比較器検査パターン生成回
路3から供給される第1の被較器検査パターンおよび出
力期待値生成回路から供給される期待値のいずれかを選
択するセレクタ8bと、比較器検査パターン生成回路3
から供給される第2の被較器検査パターンおよび端子1
4を介して供給される被検査メモリの出力データのいず
れかを選択するセレクタ8cと、セレクタ8bおよびセ
レクタ8cで選択されたデータを比較し、その比較結果
を端子11へ出力する比較器9とを含んで構成される。
【0033】上述した図1において点線で囲まれたブロ
ック100aが本発明による比較器をテストするための
追加テスト回路である。
ック100aが本発明による比較器をテストするための
追加テスト回路である。
【0034】さらに、この追加テスト回路100aの具
体的な回路構成を図2を参照して説明すると、NAND
回路2cおよびNAND回路2dからなるセットリセッ
トラッチ回路のセット端子にイネーブル信号が供給さ
れ、かつNAND回路2cの出力信号およびクロック信
号CLKがAND回路2aにそれぞれ供給されその出力
をテストクロック信号TCKとするとともに、NAND
回路2dの出力信号およびイネーブル信号CLKがAN
D回路2bにそれぞれ供給されその出力をアドレス生成
クロック信号ACKとし、さらにNAND回路2cの出
力を選択制御信号SL1としてそれぞれ出力する制御回
路2と、T型フリップフロップ3a〜3dが従属接続さ
れた16進カウンタであり、そのクロック端子にテスト
クロック信号がAND回路2aの出力端から供給され、
その第2段目3bおよび第3段目3cの反転出力QBを
それぞれ比較器を試験するためのテストパターンとして
出力する比較器検査パターン生成回路3と、AND−O
R組み合せ回路(以下、AND−ORと称す)8bおよ
び8cからなり、AND−OR8bの一方のデータ入力
端子には出力期待値生成回路の出力信号が、他方のデー
タ入力端子にはT型フリップフロップ回路3bのQB
(Qの逆極性の端子)出力信号がそれぞれ供給され、か
つAND−OR8cの一方のデータ入力端子には被検査
メモリの出力データが、他方のデータ入力端子にはT型
フリップフロップ回路3cのQB出力信号がそれぞれ供
給されるとともに、AND−OR8bおよび8cの一方
の制御端子にはNAND回路2cから選択制御信号SL
1がそれぞれ供給され、さらに他方の制御端子にはイン
バータ8aで反転された選択制御信号SL1がそれぞれ
供給され、これらAND−OR8bおよび8cの出力を
それぞれ比較データとして比較器9へ出力するセレクタ
8とから構成される。
体的な回路構成を図2を参照して説明すると、NAND
回路2cおよびNAND回路2dからなるセットリセッ
トラッチ回路のセット端子にイネーブル信号が供給さ
れ、かつNAND回路2cの出力信号およびクロック信
号CLKがAND回路2aにそれぞれ供給されその出力
をテストクロック信号TCKとするとともに、NAND
回路2dの出力信号およびイネーブル信号CLKがAN
D回路2bにそれぞれ供給されその出力をアドレス生成
クロック信号ACKとし、さらにNAND回路2cの出
力を選択制御信号SL1としてそれぞれ出力する制御回
路2と、T型フリップフロップ3a〜3dが従属接続さ
れた16進カウンタであり、そのクロック端子にテスト
クロック信号がAND回路2aの出力端から供給され、
その第2段目3bおよび第3段目3cの反転出力QBを
それぞれ比較器を試験するためのテストパターンとして
出力する比較器検査パターン生成回路3と、AND−O
R組み合せ回路(以下、AND−ORと称す)8bおよ
び8cからなり、AND−OR8bの一方のデータ入力
端子には出力期待値生成回路の出力信号が、他方のデー
タ入力端子にはT型フリップフロップ回路3bのQB
(Qの逆極性の端子)出力信号がそれぞれ供給され、か
つAND−OR8cの一方のデータ入力端子には被検査
メモリの出力データが、他方のデータ入力端子にはT型
フリップフロップ回路3cのQB出力信号がそれぞれ供
給されるとともに、AND−OR8bおよび8cの一方
の制御端子にはNAND回路2cから選択制御信号SL
1がそれぞれ供給され、さらに他方の制御端子にはイン
バータ8aで反転された選択制御信号SL1がそれぞれ
供給され、これらAND−OR8bおよび8cの出力を
それぞれ比較データとして比較器9へ出力するセレクタ
8とから構成される。
【0035】比較器9はセレクタ8bおよび8cの出力
信号がそれぞれ供給される排他的論理和回路部9aおよ
びその出力信号とクロック信号CLKとコントロール信
号生成回路5の出力信号のテスト回路用制御信号CNT
とのAND回路9bから構成されている。
信号がそれぞれ供給される排他的論理和回路部9aおよ
びその出力信号とクロック信号CLKとコントロール信
号生成回路5の出力信号のテスト回路用制御信号CNT
とのAND回路9bから構成されている。
【0036】次に図2、図3に併せてこのテスト回路の
テスト方法のフローチャートを示した図4を参照して動
作を説明する。
テスト方法のフローチャートを示した図4を参照して動
作を説明する。
【0037】まずイネーブル信号ENBLが“0”レベ
ルで入力されると、この信号をインバータ15が“1”
レベルに反転して比較器検査パターン生成回路3をリセ
ットする。一方、NAND回路2cおよび2dからなる
セットリセットラッチ回路はNAND回路2c出力を
“1”レベルにラッチしAND回路2aを活性化する。
この出力信号で活性されたAND回路2aは、入力端子
12を介して供給されるクロック信号CLKを、テスト
クロック信号TCKとして比較器検査パターン生成回路
3へ出力する(図3−制御回路出力A)。
ルで入力されると、この信号をインバータ15が“1”
レベルに反転して比較器検査パターン生成回路3をリセ
ットする。一方、NAND回路2cおよび2dからなる
セットリセットラッチ回路はNAND回路2c出力を
“1”レベルにラッチしAND回路2aを活性化する。
この出力信号で活性されたAND回路2aは、入力端子
12を介して供給されるクロック信号CLKを、テスト
クロック信号TCKとして比較器検査パターン生成回路
3へ出力する(図3−制御回路出力A)。
【0038】また制御回路2のNAND回路2cは選択
制御信号SL1として“1”レベルをラッチ出力してい
るので、セレクタ8のAND−OR8aおよび8bを比
較器検査パターン生成回路3から供給されるパターンを
選択する側へ切り替える。なお、このとき制御回路2の
NAND回路2dは“0”レベルにラッチされた状態に
あるから、AND回路2bの出力は“0“レベルに固定
されアドレス生成クロックACKはクロック出力状態に
はならなず(図3−制御回路出力B)、アドレス生成回
路4aもメモリ回路へアドレスデータを出力しない。
制御信号SL1として“1”レベルをラッチ出力してい
るので、セレクタ8のAND−OR8aおよび8bを比
較器検査パターン生成回路3から供給されるパターンを
選択する側へ切り替える。なお、このとき制御回路2の
NAND回路2dは“0”レベルにラッチされた状態に
あるから、AND回路2bの出力は“0“レベルに固定
されアドレス生成クロックACKはクロック出力状態に
はならなず(図3−制御回路出力B)、アドレス生成回
路4aもメモリ回路へアドレスデータを出力しない。
【0039】したがって、この期間は比較器9をテスト
する4サイクルの追加動作のみが動作し、メモリへの書
き込み、読み出し動作はまだ開始していない。
する4サイクルの追加動作のみが動作し、メモリへの書
き込み、読み出し動作はまだ開始していない。
【0040】次に、イネーブル信号ENBLが“0“レ
ベルから“1“レベルへ遷移すると、インバータ15は
この“1”レベルを“0“レベルに反転して比較器検査
パターン生成回路3のフリップフロップ3a〜3dの全
てのリセットを解除するので、比較器検査パターン生成
回路3はテストクロック信号TCKの計数を開始し、フ
リップフロップ3bおよび3cの各反転出力は、“1,
1”,“1,0”,“0,1”,“0,0”の4通りの
組み合わせのデータを比較器9に出力する。
ベルから“1“レベルへ遷移すると、インバータ15は
この“1”レベルを“0“レベルに反転して比較器検査
パターン生成回路3のフリップフロップ3a〜3dの全
てのリセットを解除するので、比較器検査パターン生成
回路3はテストクロック信号TCKの計数を開始し、フ
リップフロップ3bおよび3cの各反転出力は、“1,
1”,“1,0”,“0,1”,“0,0”の4通りの
組み合わせのデータを比較器9に出力する。
【0041】比較器9は、フリップフロップ3bおよび
3cの各反転出力が一致したとき出力されるEX−NO
R9aの“1“レベルとコトロール生成回路出力および
クロック信号CLKの“1“レベルのときに、判定結果
として一致信号を、それ以外は不一致信号を出力する
(図3−追加動作4サイクルにおける比較器出力、判定
結果)。
3cの各反転出力が一致したとき出力されるEX−NO
R9aの“1“レベルとコトロール生成回路出力および
クロック信号CLKの“1“レベルのときに、判定結果
として一致信号を、それ以外は不一致信号を出力する
(図3−追加動作4サイクルにおける比較器出力、判定
結果)。
【0042】フリップフロップ3dの反転出力は先にリ
セットされて“1“レベル出力状態にあるが、フリップ
フロップ3bおよび3cの各反転出力が、“0,0”か
ら次の“1,1”に遷移する9個目のクロックタイミン
グで“0“レベル出力状態へ遷移するので、この“0
“レベルが供給される制御回路2aのNAND回路2d
は“1”レベルにラッチされた状態に遷移する。
セットされて“1“レベル出力状態にあるが、フリップ
フロップ3bおよび3cの各反転出力が、“0,0”か
ら次の“1,1”に遷移する9個目のクロックタイミン
グで“0“レベル出力状態へ遷移するので、この“0
“レベルが供給される制御回路2aのNAND回路2d
は“1”レベルにラッチされた状態に遷移する。
【0043】このNAND回路2dの“1”レベルを一
方の入力とするAND回路2bは、他方の入力のクロッ
ク信号CLKをアドレス生成クロックACKとしてアド
レス生成回路4aへ出力するので(図3−従来動作1お
よび2における制御回路出力B)、アドレス生成回路4
aはアドレス0,1,2,…,nを生成する。このアド
レスデータで指定されたメモリの書き込み、読み出しが
行なわれる(図3−従来動作1および2のアドレス)。
方の入力とするAND回路2bは、他方の入力のクロッ
ク信号CLKをアドレス生成クロックACKとしてアド
レス生成回路4aへ出力するので(図3−従来動作1お
よび2における制御回路出力B)、アドレス生成回路4
aはアドレス0,1,2,…,nを生成する。このアド
レスデータで指定されたメモリの書き込み、読み出しが
行なわれる(図3−従来動作1および2のアドレス)。
【0044】一方、制御回路2のNAND回路2cは
“0”レベルラッチ状態に遷移するから、この“0”レ
ベルの選択制御信号SL1に応答してセレクタ8は期待
値および被検査メモリ出力データを選択して出力すると
ともに、NAND回路2cの“0”レベル出力によりA
ND回路2aのテストクロックTCKは“0”レベル出
力状態となって、比較器検査パターン生成回路3のフリ
ップフロップ3a〜3dの出力Qはそれぞれ“0”レベ
ル出力状態となる(図3−比較器検査パターン生成回路
出力3b,3c)。
“0”レベルラッチ状態に遷移するから、この“0”レ
ベルの選択制御信号SL1に応答してセレクタ8は期待
値および被検査メモリ出力データを選択して出力すると
ともに、NAND回路2cの“0”レベル出力によりA
ND回路2aのテストクロックTCKは“0”レベル出
力状態となって、比較器検査パターン生成回路3のフリ
ップフロップ3a〜3dの出力Qはそれぞれ“0”レベ
ル出力状態となる(図3−比較器検査パターン生成回路
出力3b,3c)。
【0045】この比較結果を外部に接続された試験装置
でモニタすることで、比較器9が“1”および“0”を
正常に出力するか否かを確認することができる。
でモニタすることで、比較器9が“1”および“0”を
正常に出力するか否かを確認することができる。
【0046】ここまでの動作が図4で示す追加テスト方
法の動作における比較器テストである。また、図3に示
す追加動作はメモリセルへの書き込み読み出しに要する
2クロック信号CLKを1サイクルとして4サイクルで
完了する。
法の動作における比較器テストである。また、図3に示
す追加動作はメモリセルへの書き込み読み出しに要する
2クロック信号CLKを1サイクルとして4サイクルで
完了する。
【0047】上述した追加テストの後、アドレス生成ク
ロックACKに応答してアドレス生成回路4aは所定の
アドレス0、1、2、…、nを出力するので、被検査メ
モリへのテストを開始し、書き込み、読み出しの動作を
マーチングパタン(図4−43、43a〜43d)を被
検査メモリのワード数×3サイクルだけ実行し、さらに
チェッカーボードパタン(図4−43、44a〜44
d)を被検査メモリのワード数×4サイクルだけ実行す
る。
ロックACKに応答してアドレス生成回路4aは所定の
アドレス0、1、2、…、nを出力するので、被検査メ
モリへのテストを開始し、書き込み、読み出しの動作を
マーチングパタン(図4−43、43a〜43d)を被
検査メモリのワード数×3サイクルだけ実行し、さらに
チェッカーボードパタン(図4−43、44a〜44
d)を被検査メモリのワード数×4サイクルだけ実行す
る。
【0048】第1の実施例では、従来のテストサイクル
の前に追加テストの4サイクルを追加するが、全体のテ
ストサイクル数から見ると僅かなサイクルの追加であ
る。例えば、128KワードのSRAMの場合で検討す
ると、全体のテストサイクル数は、(128K×3サイ
クル)+(128K×4サイクル)=896Kサイクル
であり、これに4サイクルが追加されるだけであるか
ら、本実施例による4サイクルの増加分は無視出来る程
度のサイクル数である。
の前に追加テストの4サイクルを追加するが、全体のテ
ストサイクル数から見ると僅かなサイクルの追加であ
る。例えば、128KワードのSRAMの場合で検討す
ると、全体のテストサイクル数は、(128K×3サイ
クル)+(128K×4サイクル)=896Kサイクル
であり、これに4サイクルが追加されるだけであるか
ら、本実施例による4サイクルの増加分は無視出来る程
度のサイクル数である。
【0049】次に第2の実施例について説明する。図5
は第2の実施例の構成を示すブロック図であり、図6は
その回路図である。。図5および図6を併せて参照する
と、第1の実施例との相違点は、追加テスト回路100
bには比較器検査パターン生成回路3に代えてアドレス
生成回路4bが取り込まれていることである。この追加
テスト回路100bは、制御回路22とアドレス生成回
路4bとセレクタ回路部8aおよび8bとを備え、制御
回路22は、NAND回路22aおよびNAND回路2
2bからなるセットリセットラッチのセット入力端にイ
ネーブル信号ENBLが供給され、NAND回路22a
は選択制御信号SL2を出力し、かつNAND回路22
bは出力信号を1ショットパルス回路22cを介してア
ドレスリセット信号として出力するとともに、そのリセ
ット入力端にリセット信号がインバータ22dを介して
供給される。アドレス生成回路4bは、クロック信号K
CLが供給されてアドレス信号を生成するとともに制御
回路22から供給される1ショットパルスでリセットさ
れる。セレクタ8は、AND−OR8bおよび8cから
なり、AND−OR8bの一方のデータ入力端子には出
力期待値生成回路の出力信号が、他方のデータ入力端子
にはアドレス生成回路4bの最小ビットの信号LSBが
それぞれ供給され、かつAND−OR8cの一方のデー
タ入力端子には被検査メモリの出力データが、他方のデ
ータ入力端子にはアドレス生成回路4bの第2bit目
の信号がそれぞれ供給されるとともに、AND−OR8
bおよび8cの一方の制御端子にはNAND回路22a
から選択制御信号SL2がそれぞれ供給され、さらに他
方の制御端子にはインバータ8aで反転された選択制御
信号SL2がそれぞれ供給され、これらAND−OR8
bおよび8cの出力をそれぞれ比較データとして比較器
9へ出力する構成からなる。
は第2の実施例の構成を示すブロック図であり、図6は
その回路図である。。図5および図6を併せて参照する
と、第1の実施例との相違点は、追加テスト回路100
bには比較器検査パターン生成回路3に代えてアドレス
生成回路4bが取り込まれていることである。この追加
テスト回路100bは、制御回路22とアドレス生成回
路4bとセレクタ回路部8aおよび8bとを備え、制御
回路22は、NAND回路22aおよびNAND回路2
2bからなるセットリセットラッチのセット入力端にイ
ネーブル信号ENBLが供給され、NAND回路22a
は選択制御信号SL2を出力し、かつNAND回路22
bは出力信号を1ショットパルス回路22cを介してア
ドレスリセット信号として出力するとともに、そのリセ
ット入力端にリセット信号がインバータ22dを介して
供給される。アドレス生成回路4bは、クロック信号K
CLが供給されてアドレス信号を生成するとともに制御
回路22から供給される1ショットパルスでリセットさ
れる。セレクタ8は、AND−OR8bおよび8cから
なり、AND−OR8bの一方のデータ入力端子には出
力期待値生成回路の出力信号が、他方のデータ入力端子
にはアドレス生成回路4bの最小ビットの信号LSBが
それぞれ供給され、かつAND−OR8cの一方のデー
タ入力端子には被検査メモリの出力データが、他方のデ
ータ入力端子にはアドレス生成回路4bの第2bit目
の信号がそれぞれ供給されるとともに、AND−OR8
bおよび8cの一方の制御端子にはNAND回路22a
から選択制御信号SL2がそれぞれ供給され、さらに他
方の制御端子にはインバータ8aで反転された選択制御
信号SL2がそれぞれ供給され、これらAND−OR8
bおよび8cの出力をそれぞれ比較データとして比較器
9へ出力する構成からなる。
【0050】それ以外のテスト回路1bの構成要素は第
1の実施例と同様であるから、同一構成要素には同一の
符号を付してここでの構成の説明は省略する。
1の実施例と同様であるから、同一構成要素には同一の
符号を付してここでの構成の説明は省略する。
【0051】次に、第2の実施例の動作を説明する。図
5、図6を再び参照すると、アドレス生成回路4bには
クロック信号CLKが直接供給されており、アドレス信
号がインクリメントされて“1,1”,“1,0”,
“0,1”,“0,0”の4通りの組み合わせのデータ
を最小ビットであるLSBおよび第2bit目の出力と
してセレクタ8および被検査メモリに出力している。
5、図6を再び参照すると、アドレス生成回路4bには
クロック信号CLKが直接供給されており、アドレス信
号がインクリメントされて“1,1”,“1,0”,
“0,1”,“0,0”の4通りの組み合わせのデータ
を最小ビットであるLSBおよび第2bit目の出力と
してセレクタ8および被検査メモリに出力している。
【0052】一方、イネーブル信号ENBLの“0”レ
ベルが端子13を介して制御回路22のNAND回路2
2aにセット信号として供給されると、NAND回路2
2a,22bのセトリセットラッチはセット状態とな
り、NAND回路22aはその出力の選択制御信号SL
2をセレクタ8に出力し、この信号に応答してAND−
OR8bがアドレス生成回路4bから供給される最小ビ
ットの信号LSBを、AND−OR8cが第2bit目
の信号“1,1”,“1,0”,“0,1”,“0,
0”のデータをそれぞれ選択して、比較器9へ出力す
る。
ベルが端子13を介して制御回路22のNAND回路2
2aにセット信号として供給されると、NAND回路2
2a,22bのセトリセットラッチはセット状態とな
り、NAND回路22aはその出力の選択制御信号SL
2をセレクタ8に出力し、この信号に応答してAND−
OR8bがアドレス生成回路4bから供給される最小ビ
ットの信号LSBを、AND−OR8cが第2bit目
の信号“1,1”,“1,0”,“0,1”,“0,
0”のデータをそれぞれ選択して、比較器9へ出力す
る。
【0053】この比較結果を試験装置でモニタすること
により、比較器9が“1”,および“0”を正常に出力
するか否かを確認することができる。
により、比較器9が“1”,および“0”を正常に出力
するか否かを確認することができる。
【0054】その後、制御回路22のNAND回路22
bは、アドレス生成回路4bの第3bit目の“1”レ
ベルがインバータ22dで反転され“0”レベルのリセ
ット信号として供給されるのでリセットされ、その
“1”レベル出力が1ショットパルス回路22cで1シ
ョットのパルスに成形されてアドレス生成回路4bをリ
セットする。
bは、アドレス生成回路4bの第3bit目の“1”レ
ベルがインバータ22dで反転され“0”レベルのリセ
ット信号として供給されるのでリセットされ、その
“1”レベル出力が1ショットパルス回路22cで1シ
ョットのパルスに成形されてアドレス生成回路4bをリ
セットする。
【0055】これらのリセット動作により、制御回路2
2のNAND回路22aの出力は“0”レベルとなり、
この“0”レベルに応答してセレクタ8aおよびセレク
タ8bは出力期待値生成回路7および端子14を介して
供給される被検査メモリ出力データを選択する側へ切り
替わる。
2のNAND回路22aの出力は“0”レベルとなり、
この“0”レベルに応答してセレクタ8aおよびセレク
タ8bは出力期待値生成回路7および端子14を介して
供給される被検査メモリ出力データを選択する側へ切り
替わる。
【0056】その後、被検査メモリへの書き込み、読み
出しの動作を第1の実施例と同様にマーチングパタンお
よびチェッカーボードパタンで行う。この比較結果を試
験装置でモニタすることで被メモリの故障を検出するこ
とができる。
出しの動作を第1の実施例と同様にマーチングパタンお
よびチェッカーボードパタンで行う。この比較結果を試
験装置でモニタすることで被メモリの故障を検出するこ
とができる。
【0057】次に、第3の実施例について説明する。第
3の実施例の回路図を示した図7を参照すると、第2の
実施例との相違点は、追加テスト回路100cには制御
回路22のNAND回路22bの出力から1ショットパ
ルスを生成してアドレス生成回路をリセットする経路の
構成要素が削除されていることである。それ以外のテス
ト回路1cの構成要素は第1の実施例と同様であるか
ら、同一構成要素には同一の符号を付してここでの構成
の説明は省略する。
3の実施例の回路図を示した図7を参照すると、第2の
実施例との相違点は、追加テスト回路100cには制御
回路22のNAND回路22bの出力から1ショットパ
ルスを生成してアドレス生成回路をリセットする経路の
構成要素が削除されていることである。それ以外のテス
ト回路1cの構成要素は第1の実施例と同様であるか
ら、同一構成要素には同一の符号を付してここでの構成
の説明は省略する。
【0058】この追加テスト回路100cは、制御回路
32とアドレス生成回路4cとセレクタ回路部8aおよ
び8bとを備え、制御回路32はNAND回路32aお
よびNAND回路32bからなるセットリセットラッチ
のセット入力端にイネーブル信号ENBLが供給され、
NAND回路32aは選択制御信号SL3を出力すると
ともに、NAND回路32bにはリセット信号としてが
インバータ32cを介して供給される。リセット生成回
路4cは、クロック信号KCLが供給されてアドレス信
号を生成する。セレクタ8は、AND−OR8bおよび
8cからなり、AND−OR8bの一方のデータ入力端
子には出力期待値生成回路の出力信号が、他方のデータ
入力端子にはアドレス生成回路の最小ビットの信号LS
Bがそれぞれ供給され、かつAND−OR8cの一方の
データ入力端子には被検査メモリの出力データが、他方
のデータ入力端子にはアドレス生成回路4cの第2bi
t目の信号がそれぞれ供給されるとともに、AND−O
R8bおよび8cの一方の制御端子にはNAND回路3
2aから選択制御信号SL3がそれぞれ供給され、さら
に他方の制御端子にはインバータ8aで反転された選択
制御信号SL3がそれぞれ供給され、これらAND−O
R8bおよび8cの出力をそれぞれ比較データとして比
較器9へ出力する構成からなる。
32とアドレス生成回路4cとセレクタ回路部8aおよ
び8bとを備え、制御回路32はNAND回路32aお
よびNAND回路32bからなるセットリセットラッチ
のセット入力端にイネーブル信号ENBLが供給され、
NAND回路32aは選択制御信号SL3を出力すると
ともに、NAND回路32bにはリセット信号としてが
インバータ32cを介して供給される。リセット生成回
路4cは、クロック信号KCLが供給されてアドレス信
号を生成する。セレクタ8は、AND−OR8bおよび
8cからなり、AND−OR8bの一方のデータ入力端
子には出力期待値生成回路の出力信号が、他方のデータ
入力端子にはアドレス生成回路の最小ビットの信号LS
Bがそれぞれ供給され、かつAND−OR8cの一方の
データ入力端子には被検査メモリの出力データが、他方
のデータ入力端子にはアドレス生成回路4cの第2bi
t目の信号がそれぞれ供給されるとともに、AND−O
R8bおよび8cの一方の制御端子にはNAND回路3
2aから選択制御信号SL3がそれぞれ供給され、さら
に他方の制御端子にはインバータ8aで反転された選択
制御信号SL3がそれぞれ供給され、これらAND−O
R8bおよび8cの出力をそれぞれ比較データとして比
較器9へ出力する構成からなる。
【0059】この第3の実施例は、被検査メモリではデ
ータの書き込みと読み出しがクロック信号の1サイクル
毎に交互に繰り返されているので、データ書き込み時に
は読み出しデータの出力がないことに着目したものであ
り、構成のブロック図は図5に示した構成と同じであ
る。
ータの書き込みと読み出しがクロック信号の1サイクル
毎に交互に繰り返されているので、データ書き込み時に
は読み出しデータの出力がないことに着目したものであ
り、構成のブロック図は図5に示した構成と同じであ
る。
【0060】次に、第3の実施例の動作を説明する。図
7を再び参照すると、アドレス生成回路4cにはクロッ
ク信号CLKが直接供給されており、クロック信号の供
給開始とともにアドレスデータの出力が開始され、アド
レス信号がインクリメントされて“1,1”,“1,
0”,“0,1”,“0,0”の4通りの組み合わせの
データを最小ビットであるLSBおよび第2bit目の
出力としてセレクタ8および被検査メモリに出力し、平
行して指定されたメモリに対して順次書き込みおよび読
み出しが行なわれる。
7を再び参照すると、アドレス生成回路4cにはクロッ
ク信号CLKが直接供給されており、クロック信号の供
給開始とともにアドレスデータの出力が開始され、アド
レス信号がインクリメントされて“1,1”,“1,
0”,“0,1”,“0,0”の4通りの組み合わせの
データを最小ビットであるLSBおよび第2bit目の
出力としてセレクタ8および被検査メモリに出力し、平
行して指定されたメモリに対して順次書き込みおよび読
み出しが行なわれる。
【0061】このとき、比較器9では比較結果の信号と
コントロール信号とクロック信号との合成により、メモ
リへの書き込み期間となる各アドレスサイクル毎のデー
タ書き込み期間(クロック信号CLKの各1サイクル目
のハイレベル期間)だけを一致不一致の判定期間として
使用する。
コントロール信号とクロック信号との合成により、メモ
リへの書き込み期間となる各アドレスサイクル毎のデー
タ書き込み期間(クロック信号CLKの各1サイクル目
のハイレベル期間)だけを一致不一致の判定期間として
使用する。
【0062】一方、イネーブル信号ENBLの“0”レ
ベルが端子13を介して制御回路32のNAND回路3
2aにセット信号として供給されると、NAND回路3
2a,32bのセトリセットラッチはセット状態とな
り、NAND回路32aはその出力の選択制御信号SL
3をセレクタ8に出力し、この信号に応答してAND−
OR8bがアドレス生成回路4cから供給される最小ビ
ットの信号LSBを、AND−OR8cが第2bit目
の信号“1,1”,“1,0”,“0,1”,“0,
0”のデータをそれぞれ選択して、比較器へ出力する。
ベルが端子13を介して制御回路32のNAND回路3
2aにセット信号として供給されると、NAND回路3
2a,32bのセトリセットラッチはセット状態とな
り、NAND回路32aはその出力の選択制御信号SL
3をセレクタ8に出力し、この信号に応答してAND−
OR8bがアドレス生成回路4cから供給される最小ビ
ットの信号LSBを、AND−OR8cが第2bit目
の信号“1,1”,“1,0”,“0,1”,“0,
0”のデータをそれぞれ選択して、比較器へ出力する。
【0063】この比較結果を試験装置でモニタすること
により、比較器9が“1”,および“0”を正常に出力
するか否かを確認することができる。
により、比較器9が“1”,および“0”を正常に出力
するか否かを確認することができる。
【0064】その後、制御回路32のNAND回路32
bは、アドレス生成回路4cの第3bit目の“1”レ
ベルがインバータ32dで反転され“0”レベルのリセ
ット信号として供給されるのでリセットされ。
bは、アドレス生成回路4cの第3bit目の“1”レ
ベルがインバータ32dで反転され“0”レベルのリセ
ット信号として供給されるのでリセットされ。
【0065】このリセット動作により、制御回路32の
NAND回路32aの出力は“0”レベルとなり、この
“0”レベルに応答してセレクタ8bおよびセレクタ8
cは出力期待値生成回路7および被検査メモリ出力デー
タを選択する側へ切り替わる。
NAND回路32aの出力は“0”レベルとなり、この
“0”レベルに応答してセレクタ8bおよびセレクタ8
cは出力期待値生成回路7および被検査メモリ出力デー
タを選択する側へ切り替わる。
【0066】その後、被検査メモリへの書き込み、読み
出しの動作を第1の実施例と同様にマーチングパタンお
よびチェッカーボードパタンで行う。この比較結果を試
験装置でモニタすることで被検査メモリの故障を検出す
ることができる。
出しの動作を第1の実施例と同様にマーチングパタンお
よびチェッカーボードパタンで行う。この比較結果を試
験装置でモニタすることで被検査メモリの故障を検出す
ることができる。
【0067】またこの第3の実施例では、端子12から
クロック信号CLKが供給されるとアドレス生成回路4
cがアドレス生成動作を開始するので、比較器9のテス
トと被検査メモリへのデータ書き込みも同時に開始して
いる。これは被検査メモリがデータ書き込み時にはデー
タ出力を行わないことを利用しており、追加テストの4
サイクルを新に追加することなく、従来通りのサイクル
数の中の最初の4サイクルで比較器テストを行なうのと
平行してメモリの書き込みも同時に実行することが出来
る。
クロック信号CLKが供給されるとアドレス生成回路4
cがアドレス生成動作を開始するので、比較器9のテス
トと被検査メモリへのデータ書き込みも同時に開始して
いる。これは被検査メモリがデータ書き込み時にはデー
タ出力を行わないことを利用しており、追加テストの4
サイクルを新に追加することなく、従来通りのサイクル
数の中の最初の4サイクルで比較器テストを行なうのと
平行してメモリの書き込みも同時に実行することが出来
る。
【0068】
【発明の効果】以上説明したように、本発明ではテスト
開始後の最初の4サイクルを比較器のテストに割り当て
てそのテストを実行し、比較結果の一致、不一致を強制
的に出力するようにしたので、比較器の比較結果が一致
状態しか出力できない故障を検出できる。このテストに
おける一致不一致の組み合わせの4サイクルは、従来の
テストサイクル数の最初に4サイクルを追加するだけで
あるから、テスト全体のサイクル数からみると微少な時
間であり不良の検出が可能になり信頼性が向上するので
問題はない。または従来のサイクル数の中の最初の4サ
イクルをメモリ書き込みと平行して使用する場合は、従
来と同等な時間で信頼性の向上が期待出来るという効果
がある。
開始後の最初の4サイクルを比較器のテストに割り当て
てそのテストを実行し、比較結果の一致、不一致を強制
的に出力するようにしたので、比較器の比較結果が一致
状態しか出力できない故障を検出できる。このテストに
おける一致不一致の組み合わせの4サイクルは、従来の
テストサイクル数の最初に4サイクルを追加するだけで
あるから、テスト全体のサイクル数からみると微少な時
間であり不良の検出が可能になり信頼性が向上するので
問題はない。または従来のサイクル数の中の最初の4サ
イクルをメモリ書き込みと平行して使用する場合は、従
来と同等な時間で信頼性の向上が期待出来るという効果
がある。
【0069】さらに従来のテスト回路はクロック信号C
LK、イネーブル信号ENBL、テスト回路出力信号
が、半導体集積回路上の他のシステムとは独立している
ため、他のシステムのテストと平行してメモリのテスト
を実行出来るが、この従来のテスト回路に端子数も端子
数も増すことなく本発明の回路を付加出来るので、従来
来のテスト治具を利用することが出来るので、試験装置
の費用を増加させずに信頼性の高い半導体集積回路を提
供することが出来る。
LK、イネーブル信号ENBL、テスト回路出力信号
が、半導体集積回路上の他のシステムとは独立している
ため、他のシステムのテストと平行してメモリのテスト
を実行出来るが、この従来のテスト回路に端子数も端子
数も増すことなく本発明の回路を付加出来るので、従来
来のテスト治具を利用することが出来るので、試験装置
の費用を増加させずに信頼性の高い半導体集積回路を提
供することが出来る。
【図1】本発明のテスト回路の第1の実施例の構成を示
すブロック図である。
すブロック図である。
【図2】本発明のテスト回路の第1の実施例を示す回路
図である。
図である。
【図3】第1の実施例の動作説明用タイミングチャート
である。
である。
【図4】第1の実施例のテスト方法を示すフローチャー
トである。
トである。
【図5】本発明のテスト回路の第2の実施例の構成を示
すブロック図である。
すブロック図である。
【図6】本発明のテスト回路の第2の実施例を示す回路
図である。
図である。
【図7】本発明のテスト回路の第3の実施例を示す回路
図である。
図である。
【図8】従来のテスト方法を示すフローチャートであ
る。
る。
【図9】従来のテスト回路の構成の一例を示すブロック
図である。
図である。
【図10】従来のテスト回路の動作説明用タイミングチ
ャートである。
ャートである。
1a,1b,1c 半導体集積回路のテスト回路 2,22,32 制御回路 2a,2b,22a,22b,32a,32b NA
ND回路 2c 2d AND回路 3 比較器検査パターン生成回路 3a〜3d T型フリップフロップ回路 4a,4b,4c アドレス生成回路 5 コントロール信号生成回路 6 書き込みデータ生成回路 7 出力期待値生成回路 8 セレクタ 8a,8b AND−OR 9 比較器 10a コントロール信号の出力端子 10b 書込データの出力端子 10c アドレス出力端子 11 比較結果の出力端子 12 クロック信号CLKの入力端子 13 イネーブル信号ENBLの入力端子 14 被検査メモリ出力データの入力端子 15,22c,32c,8a インバータ 100a,100b,100c 追加テスト回路
ND回路 2c 2d AND回路 3 比較器検査パターン生成回路 3a〜3d T型フリップフロップ回路 4a,4b,4c アドレス生成回路 5 コントロール信号生成回路 6 書き込みデータ生成回路 7 出力期待値生成回路 8 セレクタ 8a,8b AND−OR 9 比較器 10a コントロール信号の出力端子 10b 書込データの出力端子 10c アドレス出力端子 11 比較結果の出力端子 12 クロック信号CLKの入力端子 13 イネーブル信号ENBLの入力端子 14 被検査メモリ出力データの入力端子 15,22c,32c,8a インバータ 100a,100b,100c 追加テスト回路
Claims (11)
- 【請求項1】 半導体基板上に交叉配置されたワード線
およびビット線の交点に配設されたメモリセルのアドレ
スデータを所定のクロック信号を用いて生成するアドレ
ス生成回路と、このアドレス生成回路から供給される動
作開始信号に応答してテスト回路用制御信号を生成する
コントロール信号生成回路と、前記テスト回路用制御信
号に応答して被検査メモリセルへの検査用書き込みデー
タを生成する書込データ生成回路と、前記テスト回路用
制御信号に応答して前記被検査メモリセルから読み出し
た記憶値と比較するためにあらかじめ前記記憶値の期待
値を生成する出力期待値生成回路と、前記テスト回路用
制御信号に応答して前記記憶値と前記期待値とを比較し
て前記期待値と前記記憶値とが等しければ一致信号を、
異っていれば不一致信号を出力する比較器とを有する半
導体集積回路のテスト回路において;テストモードへの
移行を指示するイネーブル信号に応答して前記所定のク
ロック信号に同期した第1の選択制御信号とテストクロ
ック信号およびアドレス生成クロック信号を生成する第
1の制御回路と、前記テストクロック信号に同期した第
1および第2の比較器検査パターン信号と前記第1の制
御回路をリセットして前記第1の選択制御信号を非アク
ティブ状態にするリセット信号とを生成する比較器検査
パターン生成回路と、前記第1の選択制御信号がアクテ
ィブ状態のときには前記第1および前記第2の比較器検
査パターン信号をそれぞれ選択して前記比較器へ出力
し、前記第1の選択制御信号が非アクティブ状態のとき
には前記記憶値および前記期待値をそれぞれ選択して前
記比較器へ出力するセレクタ回路とからなる比較器故障
検出手段を有し、前記比較器が常に一致信号のみを出力
する故障状態にあるか否かを前記記憶値と前記期待値と
の比較動作開始前に前記比較器故障検出手段が検出する
ことを特徴とする半導体集積回路のテスト回路。 - 【請求項2】 前記比較器故障検出手段は、前記イネー
ブル信号をセット入力とする第1のセットリセットラッ
チ回路部の一方の出力信号を前記第1の選択制御信号と
し前記一方の出力信号および前記所定のクロック信号の
論理積出力を前記テストクロック信号とし前記所定のク
ロック信号および前記第1のセットリセットラッチ回路
部の他方の出力信号の論理積出力を前記アドレス生成ク
ロック信号とする前記第1の制御回路と、複数ビットの
フリップフロップ回路からなり前記イネーブル信号でリ
セットされかつ前記テストクロック信号を計数するとと
もに最終ビットで前記ラッチ回路部をリセットし、第2
ビット目および第3ビット目の出力ビットを前記第1お
よび前記第2の比較器故障検出パターン信号として出力
し最終ビットで前記第1のセットリセットラッチ回路部
をリセットする比較器検査パターン生成回路と、前記第
1の選択制御信号および前記第1の比較器故障検出パタ
ーン信号並に前記第1の選択制御信号の逆極性の信号お
よび前記第2の比較器故障検出パターン信号がそれぞれ
供給される第1のAND−OR組み合せ回路と、前記第
1の選択制御信号および前記第2の比較器故障検出パタ
ーン信号並に前記第1の選択制御信号の逆極性の信号お
よび前記記憶値がそれぞれ供給される第2のAND−O
R組み合せ回路とから構成される請求項1記載の半導体
集積回路のテスト回路。 - 【請求項3】 前記比較器故障検出手段が、前記イネー
ブル信号に応答して前記アドレス生成回路へ供給するリ
セット信号および第2の選択制御信号を生成するととも
に前記アドレス生成回路の第3ビット目の信号でリセッ
トされる第2の第2の制御回路と、前記第2の選択制御
信号がアクティブ状態のときに前記期待値および前記記
憶値をそれぞれ選択して前記比較器へ出力し、前記第2
の制御回路がリセットされて非アクティブ状態のときに
前記アドレス生成回路の最下位ビットおよび第2ビット
目の信号を前記比較器検査パターン信号としてそれぞれ
選択して前記比較器へ出力する第2のセレクタとからな
る請求項1記載の半導体集積回路のテスト回路。 - 【請求項4】 前記比較器故障検出手段は、前記イネー
ブル信号をセット信号とする第2のセットリセットラッ
チ回路部の一方の出力信号を前記第2の選択制御信号と
しかつ前記アドレス制御回路の第3ビット目の信号を用
いてリセットされかつこのリセット時の前記第2のリセ
ットセットラッチ回路部の他方の出力信号から整形した
1ショットパルスで前記アドレス制御回路をリセットす
る前記第2の制御回路と、前記第2の選択制御信号およ
び前記アドレス生成回路の最小ビットの信号並に前記第
2の選択制御信号の逆極性の信号および前記期待値が供
給され第3のAND−OR組み合せ回路部と、前記第2
の選択制御信号および前記アドレス生成回路の第2ビッ
ト目の信号並に前記第2の選択制御信号の逆極性の信号
および前記記憶値が供給される第4のAND−OR組み
合せ回路部とから構成される請求項1記載の半導体集積
回路のテスト回路。 - 【請求項5】 前記比較器故障検出手段が、前記被検査
メモリセルが書込み状態の期間内であって、前記イネー
ブル信号に応答して第3の選択制御信号を生成するとと
もに前記アドレス生成回路の第3ビット目の信号でリセ
ットされる第3の制御回路と、前記第3の選択制御信号
がアクティブ状態のときに前記期待値および前記記憶値
をそれぞれ選択して前記比較器へ出力し、前記第3の制
御回路がリセットされて前記第3の選択制御信号が非ア
クティブ状態のときに前記アドレス生成回路の最下位ビ
ットおよび第2ビット目の信号を前記比較器検査パター
ン信号としてそれぞれ選択して前記比較器へ出力する第
3のセレクタとからなる請求項1記載の半導体集積回路
のテスト回路。 - 【請求項6】 前記比較器故障検出手段は、前記イネー
ブル信号をセット入力とする第3のセットリセットラッ
チ回路部の一方の出力信号を前記第3の選択制御信号と
しかつ前記アドレス制御回路の第3ビット目の信号を用
いてリセットされる前記第3の制御回路と、前記第3の
選択制御信号および前記アドレス生成回路の最小ビット
の信号並に前記第3の選択制御信号の逆極性の信号およ
び前記期待値が供給される第5のAND−OR組み合せ
回路部と、前記第3の選択制御信号および前記アドレス
生成回路の第2ビットの信号並に前記第3の選択制御信
号の逆極性の信号および前記記憶値が供給される第6の
AND−OR組み合せ回路部とから構成される請求項1
記載の半導体集積回路のテスト回路。 - 【請求項7】 前記第1および前記第2の比較器検査パ
ターン信号が少なくとも2ビットの全ての組み合せによ
る一致および不一致状態のパターンからなりかつそれぞ
れのビット長が前記クロック信号の2クロック分の期間
を有する請求項1,2,3,4,5または6記載の半導
体集積回路のテスト回路。 - 【請求項8】 半導体基板上に交叉配置されたワード線
およびビット線の交点に配設されたメモリセルのアドレ
スデータを生成するアドレス生成手段と、このアドレス
生成手段のから供給される動作開始信号に応答してテス
ト回路用制御信号を生成するコントロール信号生成手段
と、前記テスト回路用制御信号に応答して被検査メモリ
セルへの検査用書き込みデータを生成する書込データ生
成手段と、前記テスト回路用制御信号に応答して前記被
検査メモリセルから読み出した記憶値と比較するために
あらかじめ前記記憶値の期待値を生成する出力期待値生
成手段と、前記テスト回路用制御信号に応答して前記記
憶値と前記期待値とを比較して前記期待値と前記記憶値
とが等しければ一致信号を、異っていれば不一致信号を
出力する比較手段とを用いてマーチングテストフローと
チェッカーボードフローとを順次実行して前記被検査メ
モリをテストする半導体集積回路のテスト方法におい
て;テストモードへの移行を指示するイネーブル信号に
応答して所定のクロック信号に同期した第1の選択制御
信号とテストクロック信号およびアドレス生成クロック
信号を生成する第1の制御手段と、前記テストクロック
信号に同期した第1および第2の比較器検査パターン信
号と前記第1の制御手段をリセットして前記第1の選択
制御信号を非アクティブにするリセット信号とを生成す
る比較器検査パターン生成手段と、前記第1の選択制御
信号がアクティブ状態のときに前記第1および第2の比
較器検査パターン信号をそれぞれ選択して前記比較手段
へ出力し前記第1の選択制御信号が非アクティブ状態の
ときに前記記憶値および前記期待値をそれぞれ選択して
前記比較手段へ出力するセレクタ手段とからなる比較器
故障検出手段を用い、前記比較手段が常に一致信号のみ
を出力する故障状態にあるか否かを前記マーチグテスト
フローの実行開始前に前記比較器故障検出手段が検出し
前記比較手段が正常に機能するか否かをテストする比較
器テストフローを有することを特徴とする半導体集積回
路のテスト方法。 - 【請求項9】 前記イネーブル信号に応答して前記アド
レス生成手段へ供給するリセット信号および第2の選択
制御信号を生成するとともに前記アドレス生成手段の第
3ビット目の信号でリセットされる第2の制御手段と、
前記第2の選択制御信号がアクティブ状態のときに前記
期待値および前記記憶値をそれぞれ選択して前記比較手
段へ出力し、前記第2の制御手段がリセットされて前記
第2の選択制御信号が非アクティブ状態のときに前記ア
ドレス生成手段の最下位ビットおよび第2ビット目の信
号を前記比較器検査パターン信号としてそれぞれ選択し
て前記比較手段へ出力する第2のセレクタ手段とからな
る前記比較器故障検出手段を用い、前記比較手段が常に
一致信号のみを出力する故障状態にあるか否かを前記マ
ーチグテストフローの実行開始前に前記比較器故障検出
手段が検出し前記比較手段が正常に機能するか否かをテ
ストする前記比較器テストフローを有する請求項8記載
の半導体集積回路のテスト方法。 - 【請求項10】 前記被検査メモリセルが書込み状態の
期間内であって、前記イネーブル信号に応答して第3の
選択制御信号を生成するとともに前記アドレス生成手段
の第3ビット目の信号でリセットされる第3の制御手段
と、前記第3の選択制御信号がアクティブ状態のときに
前記期待値および前記記憶値をそれぞれ選択して前記比
較手段へ出力し前記第3の制御手段がリセットされて前
記第3の選択制御信号が非アクティブ状態のときに前記
アドレス生成手段の最下位ビットおよび第2ビット目の
信号を前記比較器検査パターン信号としてそれぞれ選択
して前記比較手段へ出力する第3のセレクタ手段とから
なる前記比較器故障検出手段を用い、前記比較手段が常
に一致信号のみを出力する故障状態にあるか否かを前記
マーチグテストフローの実行開始前に前記比較器故障検
出手段が検出し前記比較手段が正常に機能するか否かを
テストする前記比較器テストフローを有する請求項8記
載の半導体集積回路のテスト方法。 - 【請求項11】 前記第1および前記第2の比較器検査
パターン信号が少なくとも2ビットの全ての組合せによ
る一致および不一致状態のパターンからなりかつそれぞ
れのビット長が前記クロック信号の2クロック分の期間
を有するパターンを用いて前記比較手段をテストする前
記比較器テストフローを有する請求項8、9または10
記載の半導体集積回路のテスト回路。
Priority Applications (1)
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---|---|---|---|
JP7164352A JP2937811B2 (ja) | 1995-06-29 | 1995-06-29 | 半導体集積回路のテスト回路およびそのテスト方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7164352A JP2937811B2 (ja) | 1995-06-29 | 1995-06-29 | 半導体集積回路のテスト回路およびそのテスト方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0915301A true JPH0915301A (ja) | 1997-01-17 |
JP2937811B2 JP2937811B2 (ja) | 1999-08-23 |
Family
ID=15791532
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7164352A Expired - Fee Related JP2937811B2 (ja) | 1995-06-29 | 1995-06-29 | 半導体集積回路のテスト回路およびそのテスト方法 |
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Country | Link |
---|---|
JP (1) | JP2937811B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002323540A (ja) * | 2001-04-26 | 2002-11-08 | Nec Corp | スキャンテスト用回路 |
US6819609B2 (en) | 2002-06-25 | 2004-11-16 | Fujitsu Limited | Semiconductor memory device with built-in self-diagnostic function and semiconductor device having the semiconductor memory device |
JP2007240409A (ja) * | 2006-03-10 | 2007-09-20 | Matsushita Electric Ind Co Ltd | 歪検出装置 |
WO2008009298A1 (en) * | 2006-07-17 | 2008-01-24 | Infineon Technologies Ag | On-chip test circuit for an embedded comparator |
-
1995
- 1995-06-29 JP JP7164352A patent/JP2937811B2/ja not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2002323540A (ja) * | 2001-04-26 | 2002-11-08 | Nec Corp | スキャンテスト用回路 |
JP4627118B2 (ja) * | 2001-04-26 | 2011-02-09 | ルネサスエレクトロニクス株式会社 | スキャンテスト用回路 |
US6819609B2 (en) | 2002-06-25 | 2004-11-16 | Fujitsu Limited | Semiconductor memory device with built-in self-diagnostic function and semiconductor device having the semiconductor memory device |
JP2007240409A (ja) * | 2006-03-10 | 2007-09-20 | Matsushita Electric Ind Co Ltd | 歪検出装置 |
WO2008009298A1 (en) * | 2006-07-17 | 2008-01-24 | Infineon Technologies Ag | On-chip test circuit for an embedded comparator |
US7924044B2 (en) | 2006-07-17 | 2011-04-12 | Infineon Technologies Ag | On-chip test circuit for an embedded comparator |
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---|---|
JP2937811B2 (ja) | 1999-08-23 |
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