JP2957016B2 - ディレー故障シミュレーション方式 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は，論理回路のディレー故
障を検出するテストパターンを生成するためのディレー
故障シミュレーション方式に関する。ＬＳＩ半導体装置
等の物理的な欠陥は，論理回路素子の縮退故障等の論理
的故障よりも，ディレー故障の方が発生頻度が高いこと
が知られている。ディレー故障は論理的には正しく動作
するが回路素子の動作時間が，備えているべき特性より
遅いため，目標のクロックでは正しく動作しない故障で
ある。コンピュータ等の装置における動作速度の高速化
に伴い，正確な動作のタイミングが要求されるようにな
り，わずかな動作の遅れが装置全体の誤動作を誘発する
ようになっている。

【０００２】そのため，そのようなディレー故障の検出
精度の高いテストパターンが必要とされるが，テストパ
ターンを生成するためのディレー故障のシミュレーショ
ンは，非常に多くの回数（多くのテストパターンについ
て）行うことを必要とし高速なディレー故障シミュレー
ション方式の開発が望まれている。

【０００３】本発明は，論理回路におけるディレー故障
シミュレーションを高速に行うことのできるディレー故
障シミュレーション装置を提供することを目的とする。

【０００４】

【従来の技術】従来は，ディレー故障シミュレーション
のアルゴリズムをソフトウァアで記述し，汎用計算機上
で実行していた。図１２は，従来のディレー故障シミュ
レーションシステムを示す。

【０００５】図において，２００は汎用大型計算機であ
って，シミュレーションを実行するもの，２０１はディ
レー故障シミュレーションアルゴリズムであって，ソフ
トウェアとして記述されたもの，２０２はディレー故障
シミュレーションデータであって，シミュレーション回
路データ，テストパターンデータ，故障データ等よりな
るもの，２０３はディレー故障シミュレーションのシミ
ュレーション実行の処理，２０４はディレー故障のシミ
ュレーション結果である。

【０００６】従来のディレー故障シミュレーションは，
先ず，ディレー故障シミュレーションアルゴリズム２０
１をソフトウェアとして記述し，ディレー故障シミュレ
ーションデータ２０２と伴に汎用大型計算機２００に入
力する。汎用大型計算機２００は，シミュレーションを
実行する。そして，実行結果をシミュレーション結果２
０４として出力するというものであった。

【０００７】

【発明が解決しようとする課題】ディレー故障の検出率
は縮退故障のそれより，故障検出率が低く，縮退故障の
シミュレーションの場合と比較して，ディレー故障の検
出において高い検出率を持つテストパターンを生成する
ためには，非常に多くの回数の故障シミュレーションを
行う必要がある。そのため，シミュレーショレーション
アルゴリズムをソフトウェアにより記述し，汎用計算機
上で実行していた従来の故障シミュレーションシステム
は，シミュレーションに長時間を要するものであった。

【０００８】そこで，ハードウェア化された論理シミュ
レーション専用装置において，シミュレーションを高速
に行うことが考えられる。従来，縮退故障のシミュレー
ションについては論理シミュレーション専用装置におい
て行われていたが，ディレー故障のテストシミュレーシ
ョンについては行われていなかった。そして，ディレー
故障のテスト系列は，縮退故障のテスト系列とは異なる
ため，ディレー故障シミュレーションを論理シミュレー
ション専用装置において行うためには，そのためのシミ
ュレーションシステムを開発する必要がある。

【０００９】

【課題を解決するための手段】本発明は，従来ソフトウ
ェアとして記述されて実行されていたディレー故障シミ
ュレーションのアルゴリズムを論理シミュレーション専
用装置において動作するように改良して，処理を高速化
した。

【００１０】ディレー故障シミュレーションにおける故
障モデルは，ゲートディレー故障モデルとパスディレー
故障モデルの二つに分けられ。図１３により，ゲートデ
ィレー故障モデルとパスディレー故障モデルについて説
明する。

【００１１】図 (a)は，ゲートディレー故障モデルあ
る。図において，２１０は故障判定対象のゲート，ｄは
判定対象のゲートのディレー時間，ｔはクロック周期で
ある。ゲートディレー故障モデルにおいては，ｄ＞ｔの
とき，ゲート２１０に故障があるとする。

【００１２】ゲートディレー故障のシミュレーションに
おいては，シミュレーション対象の回路（以後，シミュ
レーション回路と称する）において故障は一箇所と仮定
し，シミュレーション回路に一箇所の故障を挿入するこ
とにより行われる。図 (b)は，パスディレー故障モデル
である。

【００１３】図において，２２０，２２１，２２２はそ
れぞれゲートであって，それぞれ，遅延時間ｄ１，ｄ
２，ｄ３であるものである。パスディレー故障は実線で
接続されたゲートにおけるパスのディレー時間（ｄ１＋
ｄ２＋ｄ３）に対して，ｄ１＋ｄ２＋ｄ３＞ｔのとき，
パスディレー故障があるとされるものである。

【００１４】（なお，図における点線は実施例におい
て，再収斂の説明において参照されるものである。）図
１４により，実際のＩＣテスタにおけるディレー故障の
検査方法を説明する。

【００１５】図において，２３０は入力パターンを格納
する入力レジスタ，２３１は被検査対象回路の出力を格
納する出力レジスタてある。２３４，２３５，２３６，
２３７，２３８はそれぞれシミュレーション回路におけ
るアンド回路，オア回路，ナンド回路，インバータ，ア
ンド回路である。

【００１６】ディレー故障の検査においては，時刻Ｔ０
における初期設定用パターンＶ１と回路中の全てのゲー
トがＶ１の影響による動作を終了して安定状態に入った
後，時刻Ｔ２のクロックＣ２により入力される伝播用入
力パターンＶ２を必要とする。

【００１７】時刻Ｔ０で入力パターンＶ１が入力された
後，時刻Ｔ１で入力パターンＶ２が入力された結果，ゲ
ート２３４の一方のピンの入力は，１から０に変化（以
後，０から１等のパルスの値の変化は０→１のように表
す）する。そしてその変化はゲート２３５に１→０の変
化として伝播し，さらにゲート２３６に１→０の変化と
して伝播する。最後に，ゲート２３５からは０→１の変
化として出力され，レジスタに出力値が格納される。

【００１８】そこで，時刻Ｔ１の後，回路設計上定めら
れた動作クロック時間Ｔｃ経過した時刻Ｔ２のクロック
で出力レジスタ２３１の値を読み出す。そして，読み出
した値が期待値と一致すれば（図の例においては１）で
あればディレ−故障はないとし，異なった場合には（図
の例においては０），回路は不良と判定する。

【００１９】ディレー故障シミュレーションにおいて
も，同様に初期設定パターンと伝播用のパターンを与
え，伝播用パターンに基づく入力の変化が，出力に現れ
たかどうかを判定することによりディレー故障シミュレ
ーションを行う。図１により本発明の基本構成を説明す
る。

【００２０】図において，１は論理シミュレーション専
用装置，２はディレー故障シミュレーション部，３は入
力パターン生成部であって，時刻ｔにおける初期設定入
力パターンＰ（ｔ）と時刻ｔ＋１における伝播用入力パ
ターンＰ（ｔ＋１）の入力パターンに基づいて，パルス
の変化を表すテストパターンＩ（ｔ＋１）を生成するも
のである。４は出力検査部であって，ディレー故障シミ
ュレーション部２の出力にディレー故障が現れたかどう
かを判定し，生成されたテストパターンがディレー故障
検出に有効であるかを判定するものである。５は故障制
御部であって，シミュレーション回路に故障を挿入する
こと，および入力パターン生成部３に入力パターンの指
示を与えることを行うものである。１０，１１，１２は
シミュレーション回路の例におけるゲートであって，そ
れぞれアンド回路，オア回路，アンド回路である。１３
はゲート１０の入力ピン１にスローライズ故障（ＳＲ）
（０から１への立ち上がりが遅れる故障）があったとし
た場合の真理値表である。

【００２１】ディレー故障シミュレーションにおける真
理値表は，ゲートのピンに入力されるパルスの変化に対
する出力の変化をマトリックスで表したもので，例えば
図示のアンドゲートの例の場合，入力ピン１が（０→
０）で入力ピン２が（０→０）のとき，ゲート１０の出
力は（０→０）とする。

【００２２】そして，（０→１）が正しいのであるが，
ディレーのため（０→０）となる場合にＳＲ故障とし
て，ＳＲ故障を表す記号によりゲートの出力論理を定め
る。図示の例において，入力ピン１が（０→１）で入力
ピン２が（１→１）のとき，故障がない場合には（０→
１）であるが，記号「ＳＲ」によってＳＲ故障を入力ピ
ン１に挿入して，ＡＮＤ演算をとった結果ゲート１０の
出力も「ＳＲ」なる。同様に入力ピン１が（０→１）
で，入力ピン２が（０→１）のとき，出力は（０→１）
が正しいのであるが，ＳＲ故障が入力ピン１にある場合
には出力は（０→０）になる。これは，出力が「ＳＲ」
であることを意味する（正しい動作が０→１であるの
に，故障が存在するため，動作時間が０→０となる場合
をＳＲで表わす）。

【００２３】

【作用】図１の構成の動作を説明する。入力パターン生
成部３は異なる初期設定バターンＰ（ｔ）と伝播用入力
パーンＰ（ｔ＋１）に基づいて，バルスの変化を表すテ
ストパターンＩ（ｔ＋１）を生成する。

【００２４】故障制御部５はディレー故障シミュレーシ
ョン部２のシミュレーション回路に故障を一箇所挿入す
る。例えば，図示のように，ゲート１０の入力ピン１に
ＳＲ故障があったとするとゲート１０の真理値表を図示
の真理値表１３に入れ替える。入力パターン生成部３の
生成したテストパターンはディレー故障シミュレーショ
ン部２に入力される。

【００２５】テストパターンＩ（ｔ＋１）が入力される
と，例えば，図示回路において，ゲート１０の入力ピン
１が０→１，入力ピン２が１→１，ゲート１１の入力ピ
ン１が０→０，ゲート１２の入力ピン２が１→１であれ
ば，ＳＲ故障を示す記号ＳＲは，出力検査部４に伝播す
る。従って，異なるテストパターンを，順次入力し，出
力検査部４における出力にＳＲ故障が出力されれば，そ
のときのテストパターンにより，実際のＩＣテスタにい
ても，ゲート１０の入力ピンのＳＲ故障の検出に有効で
あるとする。

【００２６】例えば，故障を固定して，ゲートディレー
故障を検出する場合の図の構成の動作は次の通りであ
る。先ず，入力パターン生成部３はテストパターンを生
成し，ディレー故障シミュレーション部２に入力する。
ディレー故障シミュレーション部２はシミュレーション
を行い，結果を出力検査部４に送る。出力検査部４は，
シミュレーションの結果にディレー故障が現れているか
いないかを判定する。現れていなければ，ディレー故障
を検出しなかったことを表す信号を故障制御部５に送
る。故障制御部５は，出力検査部４からの信号を受け取
ると，入力パターン生成部３に次のテストパターンを生
成するように指示する。入力パターン生成部３は，テス
トパターンを生成し，ディレー故障シミュレーション部
２に入力する。ディレー故障シミュレーション部２はシ
ミュレーションを行い，結果を出力検査部４に送る。出
力検査部４はそこで，ディレー故障が出力されるている
ことを判定すると，ディレー故障検出の信号を故障制御
部５に送る。故障制御部５は，次の故障をディレー故障
シミュレーション部２のシミュレーション回路に挿入す
る。そして，入力パターン生成部３に，テストパターン
をディレー故障シミュレーション部２に入力するように
指示する。入力パターン生成部３は，テストパターンを
ディレー故障シミュレーション部２に入力する。ディレ
ー故障シミュレーション部２は，シミュレーションを行
う。

【００２７】以上の処理を繰り返し，全故障について，
シミュレーションを行い，目標の検出率以上のテストパ
ターンが求められたらシミュレーションを終了する。以
上は，ゲート故障シミュレーションにおいて，故障を固
定して，異なるテストパターンを順次入力して行う場合
について説明したが，テストパターンを固定し，故障を
順次入れ替えるようにしてもよい。

【００２８】ゲートの各部に挿入する故障としては，Ｓ
Ｒ故障，ＳＦ故障（スローフォールト，立ち下がりが遅
れるもので１→０が正しく，１→１を故障とするも
の），ｉＲ故障（イレギュラーライズ，０→０が正し
く，０→１を故障とするもの），ｉＦ故障（イレギュラ
ーフォールト，１→１が正しく，１→０を故障とするも
の）がある。

【００２９】パスディレイ故障シミュレーションの場合
には，ゲートに故障を与えることはしない。すべてのは
正しいものとして，各ゲートに入力の変化に基づく真理
値表を与えておき，テストパターンを入力し，出力を判
定する。そして，順次異なるテストパターンを入力し，
入力側の変化が出力側に伝播するパターンが見つかるま
で（入力側と出力側が活性化されたパスで繋がる）シミ
ュレーションを行う。

【００３０】なお，本発明においては，入力パターン生
成部３において生成される入力パターンＰ（ｔ）とＰ
（ｔ＋１）のパルスの変化は表すテストパターンＩ（ｔ
＋１）は変化を表す記号とする（例えば，０→０は０，
０→１はＴで表す等）ので，出力検査部４は出力される
記号を見るだけでディレー故障の検出の有無を判定でき
るので，シミュレーションを容易に行うことができる。

【００３１】以上のように，ディレー故障シミュレーシ
ョンを行うようにすることにより，ディレー故障シミュ
レーションシステムを論理シミュレーション専用装置に
おけるハードウェアとして構成することが可能となり，
ディレー故障シミュレーションを著しく高速することが
可能となる。

【００３２】

【実施例】図２は，本発明のディレー故障シミュレーシ
ョンにおける実施例構成の概念を示す。ディレー故障の
シミュレーションにおいてはフリップフロップ等の順序
回路は，組合せ回路と順序回路の出力の状態値を保持す
るレジスタにより構成する。

【００３３】シミュレーションは，正常回路と故障回路
について，同じ回路上で行われるが，図はシミュレーシ
ョンにおける時間的順次に従って，正常シミュレーショ
ンと故障シミュレーションに分けてある。図において，
２０は正常シミュレーションにおける組み合せ回路，２
１は故障シミュレーションにおける組み合せ回路，２６
は入力パターン生成部，２７は出力検査部，２８は故障
制御部である。２３は組み合せ回路にスキャンイン信号
を入力する入力レジスタ，２４は組み合せ回路のスキャ
ンアウト信号を入力するレジスタ，２５はディレー故障
シミュレーションにおける組み合せ回路のスキャンイン
信号を入力するレジスタである（レジスタ２３，２４，
２５の動作は実際のシミュレーションにおいては同一の
レジスタ上で行われる）。３０はパルス記号発生器であ
って，二つの初期設定入力パターン（ＰＩ（ｔ），ＰＩ
（ｔ＋１））および二つのスキャンイン信号（Ｉ
（ｔ），Ｉ（ｔ＋１））によりパルス入力の変化を表わ
す記号を作成するものである。３１は故障制御部２８に
おける故障データのテーブルであって，故障ゲート，故
障の種類，故障が検出された場合に立てるフラグ等の情
報を持つものである。

【００３４】図の正常シミュレーションにおいて，ＰＩ
（ｔ）は時刻ｔにおける初期設定入力パターン，ＳＩ
（ｔ）はスキャンイン信号である。Ｉ（ｔ）はスキャン
イン入力である（スキャンイン信号ＳＩ（ｔ）に同
じ）。ＰＩ（ｔ）およびＳＩ（ｔ）は外部から与えられ
る。Ｐ〇（ｔ）はＰＩ（ｔ）とＩ（ｔ）に基づく組み合
せ回路２０からの出力である。〇（ｔ）はＰＩ（ｔ）と
Ｉ（ｔ）に基づくスキャンアウト信号である。

【００３５】図のディレー故障シミュレーションにおい
て，ＰＩ（ｔ）は時刻ｔにおける初期設定入力パターン
である（正常シミュレーションにおけるＰＩ（ｔ）に同
じもの）。ＰＩ（ｔ＋１）は時刻ｔ＋１における初期設
定入力パターン，Ｉ（ｔ）は時刻ｔにおけるスキャンイ
ン信号（正常シミュレーションにおけるスキャンイン信
号Ｉ（ｔ）に同じ），ＰＩ’（ｔ＋１）はＰＩ（ｔ）と
ＰＩ（ｔ＋１）に基づいて生成される時刻（ｔ＋１）に
おけるパルス記号である。Ｉ（ｔ＋１）は組み合せ回路
２０のスキャンアウト信号Ｏ（ｔ）に同じものである。
Ｉ’（ｔ＋１）はＩ（ｔ＋１）とＩ（ｔ）に基づいて生
成される時刻（ｔ＋１）におけるスキャンイン信号の変
化を表わす入力である。Ｐ〇’（ｔ＋１）は，ＰＩ’
（ｔ＋１）とＩ’（ｔ＋１）と基づく組み合せ回路２１
の出力である。Ｏ’（ｔ＋１），ＳＯ’（ｔ＋１）は，
ＰＩ’（ｔ＋１）とＩ’（ｔ＋１）により組み合せ回路
２１から出力されるスキャンアウト信号である。

【００３６】図の構成の動作を説明する。まず，初期設
定入力パターンＰＩ（ｔ）とスキャンイン信号ＳＩ
（ｔ）が外部より入力される。そして，組み合せ回路２
０よりＰＯ（ｔ）とスキャンアウト信号Ｏ（ｔ）が出力
される，Ｏ（ｔ）はレジスタ２４に格納される。

【００３７】次に，パルス記号発生器３０に初期入力パ
ターンＰＩ（ｔ）（正常シミュレーションにおけるＩ
（ｔ）と同じ）と時刻（ｔ＋１）のパターンＰＩ（ｔ＋
１）が外部より入力される。同時に，Ｉ（ｔ）（正常シ
ミュレーションにおけるＩ（ｔ）と同じ）と，正常シミ
ュレーションにおいて生成されたＯ（ｔ）を時刻（ｔ＋
１）のスキャンイン入力としてＩ（ｔ＋１）として入力
される。そして，パルス制御用入力に制御されて，ＰＩ
（ｔ）とＰＩ（ｔ＋１）に基づいてその変化を表すパタ
ーンＰＩ’（ｔ＋１）と，Ｉ（ｔ）とＩ（ｔ＋１）に基
づいて，その変化を表すパターンＩ’（ｔ＋１）が生成
される。ＰＩ’（ｔ＋１）とＩ’（ｔ＋１）がテストパ
ターンとして，故障を挿入された組み合せ回路２１（デ
ィレー故障シミュレーション）に入力される。

【００３８】その結果，組み合せ回路２１からＰＯ’
（ｔ＋１）とスキャンアウト信号Ｏ’（ｔ＋１）が出力
される。Ｏ’（ｔ＋１）はレジスタ２５に格納される。
そして，レジスタから２５からスキャンアウト信号とし
てＳＯ’（ｔ＋１）が出力される。

【００３９】ディレー故障を表す信号（記号）が伝播さ
れて，出力されているかは，組み合せ回路２１からの出
力ＰＯ’（ｔ＋１）とスキャンアウト信号ＳＯ’（ｔ＋
１）により判定することができる。ゲートディレー故障
シミュレーションの場合は，正常回路に故障を挿入し，
上記のように求めたテストパターンＰＩ’（ｔ＋１）と
Ｉ’（ｔ＋１）とにより，故障シミュレーションを行
う。そして，故障制御部２８では，出力検査部２７から
故障を検出信号を受け取ると，テーブル３１の対応する
故障ゲート，故障種類にフラグを立てる。故障検出でき
なかったという信号がきたときは，入力パターン生成部
２６に次のテストパターンを入力させるか，もしくは次
の故障を被シミュレーション回路に挿入する。いずれの
方法により行うかはモードとして区別される。

【００４０】パスディレー故障シミュレーションの場合
は，テストパターンＰＩ’（ｔ＋１）とＩ’（ｔ＋１）
を用いて，全てのゲート毎に置かれたパスディレー真理
値表に従って，ゲート毎に評価値を求めながら，入力ゲ
ートから出力ゲートまでシミュレーションを進めてゆ
く。そして，出力検査部２７は出力によりパルスが入力
から出力まで伝わったか（活性化されたパスが見つかっ
たか）を判定し，その情報を故障制御部２８に送る。そ
して，故障制御部２８は，テーブル３１の故障データに
基づいて，活性化したパス上のゲートの故障は検出でき
たとして故障フラグを立てる（活性化したパスを求める
方法は別途ある）。検出できなかったときは次のテスト
パターンを生成するように入力パターン生成部２６に指
示する。図３〜５は本発明におけるゲートディレー故障
のシミュレーションのフローである。 図３は，ゲー
トディレー故障のシミュレーションフロー（１）であっ
て，入力を固定して故障を回す場合のフローである。

【００４１】図示の番号に従ってフローを説明する。
入力パターンを生成する。 正常回路のシミュレー
ションを行う。 故障を挿入する。

【００４２】 ディレー故障シミュレーションを行
う。 出力検査部は，ディレーが検出できたか判定す
る。検出できればに進む。検出できなければに進
む。 検出した故障にフラグを立てる。

【００４３】 まだ挿入されていない故障があるか判
定する。あれば，以降の処理を繰り返す。挿入してい
ない故障がなければ，に進む。 ディレー故障検査
が目標検査率に達しているか判定し，達成していなけれ
は以降の処理を繰り返す。達成していればシミュレー
ションを終了する。

【００４４】図４はゲートディレー故障のシミュレーシ
ョンのフロー（２）である。図は故障を固定してテスト
パターンを回す場合である。 故障を挿入する。
入力パターンを生成する。

【００４５】 正常回路のシミュレーションを行う。
ディレー故障シミュレーションを行う。 出力検
査部はディレー故障が検出できたか判定する。検出でき
なければ，以降の処理を繰り返す。検出すれば，に
進む。

【００４６】 検出した故障にフラグを立てる。
まだ挿入していない故障があるか判断する。あれば，
以降の処理を繰り返す。なければ，処理を終了する。図
５はパスディレー故障のシミュレーションのフローであ
る。

【００４７】 入力パターンを生成する。 正常回
路のシミュレーションを行う。 ディレー故障のシミ
ュレーションを行う。 出力検査部は活性化したパス
があるか判定する。なければ，以降の処理う繰り返
す。あれば，に進む。

【００４８】 パス上にあるゲートの故障にフラグを
立てる。 まだ検出していない故障があるか判定す
る。あれば，以降の処理を繰り返す。なければ，シミ
ュレーションを終了する。図６はシミュレーション回路
の例である。

【００４９】図において，１００〜１０６は外部入力端
子であって，そのうち１０４（Ｉｎｐｔ６），１０５
（Ｉｎｐｔ６），１０６（Ｉｎｐｔ７）はスキャン信号
を入力する端子である。１１２〜１１７および１０Ａ〜
１０Ｆはそれぞれインバータ，アンド回路，オア回路，
ナンド回路，ノア回路等のゲートおよびレジスタであっ
て，そのうち，１０Ｃ，１０Ｅ，１１０がレジスタであ
る。１０７〜１０９，１０Ａは出力端子であって，１０
８（Ｏｔｐｔ５），１０９ （Ｏｔｐｔ６），１０Ａ
（Ｏｔｐｔ７）は，それぞれレジスタ１０Ｃ，１０Ｅ，
１１０の出力である。

【００５０】図において，レジスタ１０Ｃ，１０Ｅ，１
１０はそれぞれの順序回路の出力値を保持するもので，
出力端子１０８（Ｏｔｐｔ５）と１０４（Ｉｎｐｔ
５），１０９（Ｏｔｐｔ６）と１０５（Ｉｎｐｔ６），
１０Ａ（Ｏｔｐｔ７）と１０６（Ｉｎｐｔ７）は実際の
回路上では接続されているものである。シミュレーショ
ン回路上では，端子１０４，１０５，１０６よりスキャ
ン信号として入力する。

【００５１】なお，各ゲートは故障挿入用入力端子を備
えているが，図においては省略されている（図８参
照）。図７と図８は，それぞれ，図６のシミュレーショ
ン回路に故障がないとした正常回路と故障を挿入した故
障シミュレーション回路を示す。

【００５２】図７における括弧付きの番号は，図８にお
ける括弧付きの番号に対応している。図２において，図
上部の各端子および各回路要素は，図６のシミュレーシ
ョン回路におけるものと同一てある。

【００５３】図２を参照して，図６と図２の対応を説明
する。図６におけるレジスタ１０Ｃ，１０Ｅ，１１０は
図２におけるレジスタ（２３，２４，２５）である。図
２における初期設定入力パターンＰＩ（ｔ）が入力端子
１００，１０３，１０２，１０１に入力される。スキャ
ン信号ＳＩ（ｔ）が入力端子１０４，１０５，１０６に
入力される。

【００５４】そして，出力端子１０８，１０９，１０Ａ
からスキャンアウト信号Ｏ（ｔ）が出力される。端子１
０７からは組み合せ回路出力Ｐ〇（ｔ）が出力される。
各スキャン信号Ｏ（ｔ）は，図８のパルス発生器に入力
される。一方，図７下部の入力端子１１８，１１Ｂ，１
１Ａ，１１９（下部端子１１８〜１１Ｅはそれぞれ図上
部の端子１００〜１０６にそれぞれ対応するものであ
る）から図２におけるＰＩ（ｔ＋１）が入力される。そ
して，各入力は，図８のパルス発生器に入力される。

【００５５】図８は，図６のシミュレーション回路に故
障を挿入した回路である。図において，各回路要素１２
３〜１２９および１２Ａ〜１２Ｆは図６の各回路要素に
対応する。各回路要素は故障入力するための入力端子を
備えている（図においてはゲート１２Ａの故障挿入用ゲ
ートは故障挿入用入力端子１５Ａに接続されている
等）。出力端子１２０，１１Ｆ，１２１，１２２はそれ
ぞれ図６における出力端子１０８，１０７，１０９，１
０Ａに対応する。８０はパルス発生器，バルス発生器に
おける端子１６０〜１６６はそれぞれ，図６における入
力端子１００〜１０６に対応する。８１はパルス制御用
入力端子である。１５３〜１５９，１５Ａ〜１５Ｆはそ
れぞれ対応するゲート，レジスタにディレー故障を挿入
する端子を表す。

【００５６】図２を参照して，図８と図２の対応を説明
する。図８におけるパルス発生器８０は図２におけるパ
ルス発生器３０に対応する。そして，図２における初期
入力パターンＰＩ（ｔ）およびＰＩ（ｔ＋１）は入力端
子１６０，１６１，１６２，１６１に与えられる。図２
おけるＩ（ｔ）およびＩ（ｔ＋１）は，入力端子１６
４，１６５，１６６に入力される。

【００５７】パルス発生器制御用入力端子８１より，パ
ルス発生器８０の制御パルスが入力され，パルス発生器
８０の各端子に入力されたＰＩ（ｔ），ＰＩ（ｔ＋
１），Ｉ（ｔ），Ｉ（ｔ＋１）に基づいて，テストパタ
ーンＰＩ’（ｔ＋１），Ｉ’（ｔ＋１）が生成される。
そして，入力されたテストパターンに基づいて，各回路
要素において論理演算がなされ，端子１１Ｆより組合せ
出力ＰＯ’（ｔ＋１），端子１２０，１２１，１２２よ
りスキャンアウト出力ＳＯ’（ｔ＋１）が出力される。

【００５８】パルス制御用入力端子８１の入力を異なら
しめることにより，パルス発生器８０から出力されるパ
ルス出力を，パルス変化を与えるか，あるいは変化を与
えないスルーとするかを，入力端子１６０〜１６６毎に
設定することができる。このようにすることにより，発
生するパルス数を調整することができ，シミュレーショ
ンを柔軟に行い，故障検出率を高めることができるよう
になる。

【００５９】また，本発明では，各ゲートは故障挿入用
の故障挿入入力端子を備えているので，故障挿入が容易
になる。図９〜図１１にディレー故障シミュレーション
における真理値表の例を示す。図９はゲートディレー故
障シミュレーションの真理値表例１（正常）であって，
正常なアンド回路に対するものである。図示のように，
アンド回路の入力ピン１，入力ピン２，出力ピン３を定
める。

【００６０】表において，横第１行は入力ピン１に対す
る変化であり，縦第１列は入力ピン２に対する入力であ
る。表は入力ピン１の入力の変化と入力ピン２の入力の
変化に対する出力ピン３の変化をマトリックスに表した
ものである。ＳＲ，ＳＦ，ｉＲ，ｉＦは前述した定義と
同じである。Ｘは０→０，１→１，０→１，１→０のい
ずれかであることを表す。Ｙは０→０，１→１，０→
１，１→０，ＳＲ，ＳＦ，ｉＲ，ｉＦのいずれかである
場合を表す。ｅはエラーとする。

【００６１】図１０はゲートディレー故障シミュレーシ
ョンの真理値表例２（故障アンド回路）であって，アン
ド回路の入力ピン１にＳＲ故障がある場合である。図示
のように定められた，アンド回路の入力ピン１，入力ピ
ン２，出力ピン３に対して，入力ピン１の変化と入力ピ
ン２の変化がアンド回路に入力されたとき，出力ピン３
の変化をマトリックスで表したものである。

【００６２】各記号の意味は図９の場合と同じである。
ゲートディレー故障のシミュレーションにおいては，Ｓ
Ｒ，ＳＦ，ｉＲ，ｉＦのいずれかが出力で検出されたら
故障が検出されたとする。図１１はパスディレー故障シ
ミュレーションの真理値表の例（アンド回路）である。

【００６３】図示のように定められた，アンド回路の入
力ピンおよび出力ピンに対して，横第１行は入力ピン１
に対する変化であり，縦第１列は入力ピン２に対する入
力である。表は入力ピン１の変化と入力ピン２の変化に
対する出力ピン３の変化をマトリッスで表したものであ
る。

【００６４】図において，０は０→０，１は１→１，ｘ
は０→０，１→１，０→１，１→０のいずれかであるこ
とを表す。Ｔおよびｔは０→１もしくは１→０の変化を
表す。ｍはパスの再収斂（図１３参照）である。再収斂
は，例えば，図１３における(b)に点線で示すように，
ゲート２２０の出力がゲート２２１に伝播される場合と
ゲート２２２の出力側に伝播される場合のように，出力
に対して一通りのパスに確定できない場合を表す。を表
す。

【００６５】ｔｍｘはＴ，ｍ，ｘのうちのいずれである
ことを表す。パスディレー故障シミュレーションにおい
てはＴが出力に現れた場合に活性化されたパスが求まっ
たとする。

【００６６】

【発明の効果】本発明によれば，ディレー故障シミュレ
ーションを論理専用装置において行うことができ，ディ
レー故障シミュレーションが高速化する。また，ディレ
ー故障シミュレーションにおけるパルスの変化を記号化
して行うようにしたので，出力される記号により判断す
るだけでディレー故障が検出でき，シミュレーションが
容易になる。

【図面の簡単な説明】

【図１】本発明の基本構成を示す図である。

【図２】本発明の実施例構成の概念を示す図である。

【図３】本発明のゲートディレー故障のシミュレーショ
ンのフロー（１）を示す図である。

【図４】本発明のゲートディレー故障のシミュレーショ
ンのフロー（２）を示す図である。

【図５】本発明のパスディレー故障のシミュレーション
のフローを示す図である。

【図６】本発明のシミュレーション回路の例を示す図で
ある。

【図７】正常シミュレーション回路を示す図である。

【図８】故障シミュレーション回路を示す図である。

【図９】ゲートディレー故障シミュレーションの真理値
表例１（正常アンド回路）を示す図である。

【図１０】ゲートディレー故障シミュレーションの真理
値表例２（故障アンド回路）を示す図である。

【図１１】パスディレー故障シミュレーションの真理値
表の例（アンド回路）を示す図である。

【図１２】従来のディレー故障シミュレーションシステ
ムの図である。

【図１３】ディレー故障モデルを示す図である。

【図１４】ＩＣテスタにおけるディレー故障の検査方法
を示す図である。

【符号の簡単な説明】

１ ：論理シミュレーション専用装置 ２ ：ディレー故障シミュレーション部 ３ ：入力パターン生成部 ４ ：出力検査部 ５ ：故障制御部 １０：ゲート １１：ゲート １２：ゲート １３：真理値表

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−63580（ＪＰ，Ａ) 特開 昭63−75576（ＪＰ，Ａ) 特開 昭62−207979（ＪＰ，Ａ) 特開 平１−240939（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 17/50 G06F 11/25 G01R 31/28

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 ディレー故障を検出するテストパターン
   生成のためのディレー故障シミュレーション方式におい
   て，連続する異なる時刻での入力パルス値の変化に基づ
   いてテストパターンを生成する入力パターン生成部３
   と，入力パターン生成部３の生成したテストパターンに
   よりシミュレーション対象回路のディレー故障シミュレ
   ーションを行うディレー故障シミュレーション部２と，
   ディレー故障シミュレーション部２の出力によりディレ
   ー故障が検出されているかを判定する出力検査部４と，
   シミュレーション対象回路に故障を挿入する故障制御部
   ５とを備え，故障制御部５は，シミュレーション対象回
   路の回路要素における正常な場合の真理値表と，故障の
   場合の真理値表を入れ替えることにより故障を挿入し，
   ディレー故障シミュレーション部２は入力パターン生成
   部３の生成したテストパターンによりディレー故障シミ
   ュレーションを行い，出力検査部４はディレー故障シミ
   ュレーション部２の出力にディレー故障が現れているか
   いないかを判定することを特徴とするディレー故障シミ
   ュレーション方式。
2. 【請求項２】 請求項１において，連続する異なる時刻
   における入力パルス値の変化およびディレー故障の種類
   を記号により表すことを特徴とするディレー故障シミュ
   レーション方式。
3. 【請求項３】 請求項１および２において，ディレー故
   障シミュレーションは，シミュレーション対象回路の回
   路要素の一箇所にディレー故障を挿入し挿入された故障
   を検出するゲートディレー故障シミュレーションと，複
   数の回路要素の接続されたパスにおける複数回路要素間
   のディレーに基づく故障であるパスディレー故障をシミ
   ュレーションすることを特徴とするディレー故障シミュ
   レーション方式。
4. 【請求項４】 請求項１，２及び３のディレー故障シミ
   ュレーション方式において，シミュレーションを論理シ
   ミュレーション専用装置１において行うことを特徴とす
   るディレー故障シミュレーション方式。