JP3262281B2 - 電子回路の試験方法と試験装置 - Google Patents

電子回路の試験方法と試験装置

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JP3262281B2
JP3262281B2 JP41337490A JP41337490A JP3262281B2 JP 3262281 B2 JP3262281 B2 JP 3262281B2 JP 41337490 A JP41337490 A JP 41337490A JP 41337490 A JP41337490 A JP 41337490A JP 3262281 B2 JP3262281 B2 JP 3262281B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、高動作速度で実行され
る電子回路の試験に関する。より詳細に言えば、本発明
は、高速度クロック信号を用いて状態マシンを試験する
ための方法及び装置に関する。
【０００２】
【従来の技術】電子回路を高動作速度で試験することが
困難であることは周知である。特に、高ピン数特定用途
集積回路（ASIC）の高速度での試験は、従来より数百万
ドルの高価な試験設備と各設計について相当人月の試験
エンジニアリングとが必要であった。最近数年間に於て
集積回路の動作速度がより高速化され、かつ入出力ピン
の数が多くなるにつれて、このような試験装置が大幅に
複雑になっている。実際に数百の入力端子ピンに於ける
電圧即ち入力信号を変更し、かつ次に数百の出力端子ピ
ンに於ける出力信号を高速度で観測することは比較的困
難である。特に一般に比較的少量しか生産されないＡＳ
ＩＣの場合には、このような回路の高速度試験を案出す
るために必要なエンジニアリング費用が実行不可能な程
度に高騰している。従って、一般にこのような回路はそ
の定格速度で試験されないが、それは、そのようにする
ことが特定のテスタの能力を越えるものであるか、試験
エンジニアリングの資金という意味で過度に高価だから
である。
【０００３】当業者にとって良く知られているように、
集積回路は一般に、該集積回路の全入力端子に入力信号
を供給し、かつ該回路が要求通りに機能しているか否か
を確認するために、出力端子に於ける出力信号を観測す
るという機能試験が行われる。従来技術に於ける１つの
問題点は、複雑な集積回路の機能試験が、前記回路がそ
の特定の用途に於て予定されている動作速度よりはるか
に低い動作速度で実行されることである。従って、その
集積回路は前記機能試験に合格してもその実際の定格速
度では適当に機能しないことがある。例えば、特定の回
路が３０ｍＨｚの定格速度を有する場合に、前記機能試
験が１０ｍＨｚで行われることがある。例え集積回路が
１０ｍＨｚに於ける機能試験に合格したとしても、該集
積回路のユーザが実際に使用した場合に、前記回路は、
該回路内の特定のデバイスが３０ｍＨｚで動作しないた
めに、３０ｍＨｚでは要求通りに機能しない場合があ
る。
【０００４】前記機能試験には合格するが高速度の試験
には合格しないような集積回路上のデバイスの一般的な
例が、動作しているが非常に不十分であるような集積回
路のトランジスタである。即ち、例えば、要求通り２０
００オームのオン抵抗を有する代わりに、必要に応じて
２００００オームのオン抵抗を有する場合がある。この
場合、前記回路は指定されていた動作速度よりはるかに
低い動作速度でしか動作しない。このような回路をより
高い動作速度で機能的に試験するためには、２００また
はそれ以上である全入力信号を例えば３０ｍＨｚの速度
で変化させ、かつ次に同様に２００またはそれ以上であ
る出力ピンに於ける全出力信号を観測することが必要で
ある。前記各入出力信号は、正しい所望の状態にあるこ
とが観測されなければならない。これは、高速度に於け
る容量結合及び電磁結合の環境下で出力状態を測定する
必要があるために非常に高価な方法である。発生する電
気的トランジャント即ち過渡現象によって、良好なＩＣ
が容易に試験に不合格になる場合がある。今までのとこ
ろ、高速試験の解決策はカスタムデザインの「試験中デ
バイス」（Device under Test ）（DUT ）用ボードであ
り、かつ人年に及ぶ各ＩＣ設計を試験するための精密な
チューニングであった。
【０００５】従って、集積回路の機能試験は比較的簡単
であるが、「高速度」試験とも称されるその動作速度で
の集積回路の試験は比較的困難で高価であり、時間を要
し、かつ一般に特定用途集積回路については実行されな
かった。これは、その特定の動作速度に適合しない集積
回路がその回路ユーザに供給されることになるので好ま
しくない。回路内の欠陥は、前記回路がユーザのシステ
ム内に組み込まれた後に初めて判断され、多大の費用を
生じさせる。
【０００６】デジタルシステムのための論理回路が組合
せでありまたはシーケンシャルであることは当業者にと
って周知である。組合せ回路は、その出力が常に先の入
力信号と無関係に現在の入力信号の組合せから直接決定
されるような論理ゲートを有する。即ち、組合せ回路の
出力は、いずれの時点に於てもその時点で存在する入力
に完全に依存する。第２の種類の論理回路は、論理ゲー
トに加えてメモリ要素を有するシーケンシャル回路であ
る。前記論理ゲートの出力は、入力及び前記メモリ要素
の状態の関数である。次に前記メモリ要素の状態が先の
入力の関数である。その結果、シーケンシャル回路の出
力信号がその時点に於ける入力だけでなく過去の入力に
も依存し、かつ従って前記回路の動作が入力及び内部状
態の時間シーケンスによって特定される。また、前記メ
モリ要素の次の状態は現在の状態の外部入力の関数であ
る。従って、シーケンシャル回路は状態マシンの典型で
ある。
【０００７】また、当業者に於て周知のように、電子ク
ロックはデジタルシステムのタイミングを制御するため
に使用される場合が多い。一般に、メモリ要素の出力
は、パルス即ちクロック信号が存在しかつ前記システム
の速度が前記クロック周波数によって固定されている場
合にのみ状態を変更することができる。前記クロック信
号が前記タイミングを同調させるので、このようなシス
テムは一般的に同期的であると称される。デジタルシス
テムに於けるシーケンシャルネットワークは一般に同期
的である。
【０００８】当業者に於て良く知られるように、状態マ
シンである集積回路の従来の試験には、前記回路を状態
Ａに置き、１個または２個以上の入力端子ピンに何らか
の変化（「試験ベクトル」）を導入し、次に前記回路を
状態Ｂに置くようにクロックパルスを導入し、状態Ｂを
観測し、状態Ｃになるように前記入力信号を再び変化さ
せ、状態Ｃを観測するなどの過程が含まれる。この機能
試験は、前記出力ピンに於ける前記信号の各状態を検査
して、各状態遷移に関係する前記回路要素が正しく機能
しているか否かを決定する。各状態遷移は、首尾良く実
行された場合には、その状態遷移に関係する或る一定の
回路要素またはコンポーネントが適当に機能しているこ
とを示す。従って、一定の要素を機能を発揮するとして
リスト上で考慮の対象から外すことができる。この過程
がフォールトグレーディング即ち故障の格付けと称され
る。最後に、このような多数の状態トランジスタについ
て各過程を実行した後に、個々のデバイス即ちトランジ
スタの大部分が試験されたことになる。
【０００９】
【課題を解決するための手段】本発明によれば、回路の
入力端子への入力信号が一定に保持され、かつ一連の高
速度クロック信号が前記回路のクロック入力端子に供給
されるようにした、状態マシンである電子回路の試験方
法が提供される。即ち、前記回路は、適当に動作してい
るならば状態を変化するようになっており、または状態
を変化させるべきである。前記クロック信号が停止さ
れ、かつ次に前記回路の１個または２個以上の入力ピン
での信号がクロックバーストのために変化していること
が期待される。（必要なクロック信号の数は従来の論理
シミュレーションによって決定される。）
【００１０】回路トランジャントが消失し得るような適
当な遅れの後に、前記出力ピンを測定して内部論理が期
待した状態にあるか否かを決定する。この過程が異なる
状態変化について繰り返される。各状態変化に於ては、
該状態変化に関係する回路要素が、「経路」故障リスト
上に前記クロック信号の速度で正しく機能しているもの
として表示される。この過程は、（必要に応じて）前記
集積回路の一部または全ての要素が試験されるまで繰り
返される。
【００１１】本発明の方法は、多数の出力信号に於ける
変化を高速度で観測することが非常に困難であるのに対
して、１個または２個以上の入力クロックピンに高速度
クロック信号を供給することが比較的容易であり、かつ
前記クロック信号がオフになった後の状態を観測するこ
とが比較的容易であるという事情を有効に利用してい
る。即ち、本発明によれば、入力データ信号が供給され
かつ出力信号がより遅い速度で観測されるのに対して、
前記クロック信号が通常１個または２個または３個の入
力クロック端子に供給されるだけでよい。
【００１２】本発明の一実施例によれば、この高速クロ
ックバースト法は、回路全体が従来のように機能試験に
よって試験された後に使用される。また、本発明によれ
ば、出力ピン変化に反映される状態変化を得るためにど
のくらいのクロック信号が必要であるかが、前記回路の
論理シュミレーションによって決定される。前記クロッ
ク信号は、新しい経路が列挙されている限り、前記回路
を状態から或る状態へとシーケンシャルに変化させ、初
期段階に戻して初期設定しかつ次に機能試験に於ける別
の状態に変化させて前記シーケンスを再開するように供
給される。
【００１３】上記方法はシーケンシャル回路にのみ適用
できる。これは、試験が最も困難な型式の回路が一般に
シーケンシャル回路であることから、重大な制限要因で
はない。本発明は、標準的な試験設備を用いて、通常そ
のような設備を制御するソフトウェアに変形を加えて実
行することができる。
【００１４】また、本発明によれば、上述した本発明
は、集積回路だけでなく状態マシンである全ての電子シ
ステム（ボートレベルのシステムを含む）について適用
することができる。本発明によれば高速度試験が入出力
信号の供給と分離されているので、例えば１０ｍＨｚで
動作するより旧式の試験装置を改善して、設備に重大な
変更を加えることなく３０〜５０ｍＨｚまたはそれより
高い速度で集積回路を試験することが可能である。これ
によって、旧式の比較的廉価な試験装置を用いて高速度
試験を実行することが可能になるという利点がある。ま
た、本発明が高速度試験装置に使用される場合であって
も、高速度試験を案出するために試験エンジニアリング
の労力という意味で必要な時間が少なくなるという利点
が得られる。
【００１５】
【実施例】第１図に関連して、以下に本発明の１実施例
に従って高速度試験を実行する過程を説明する。
【００１６】１．集積回路（ＩＣ）が、従来通りに例え
ばセントリ（Sentry）社、アンドー（Ando）社、トリリ
アム（Trillium）社またはテクトロニクス（Tektroni
x）社から市販されているような型式のＶＬＳＩテスタ
のような汎用テスタに接続されている。前記集積回路
を、従来のリセットまたは入力信号の初期設定パターン
によって初期状態Ｉにする。
【００１７】２．従来より機能試験のためにデバイスの
機能性を試験するために使用される試験ベクトルＴＶ1
（即ち、入力信号）が、通常の速度で前記回路の入力端
子に印加され、かつ該回路が周知の状態Ａに駆動され
る。
【００１８】３．前記集積回路の論理入力端子への入力
信号ＴＶ1 が何等変化なくそのまま維持され、出力信号
が前記テスタについて「無関心（ドントケア）」の状態
にされ、かつ一連の一般に２個乃至最大の特定数の高速
度クロックパルス（クロックバースト）が所定の周波数
で試験中の前記回路のクロック入力端子に印加される。
【００１９】４．任意により、試験中の前記ＩＣに於て
利用可能であるならば、前記ＩＣの出力ピンが前記クロ
ックバーストの間に高インピーダンスの「オフ」状態に
駆動される。これによって、瞬間的に誤った入力を生じ
させ得る出力から入力へのクロスの電磁及び容量結合が
低減する。
【００２０】５．印加されるクロック信号の数（図面で
は１個）は、少なくとも１個の出力端子が「良好な」即
ち機能的な回路に於ける状態の状態Ａから状態Ａ１への
変化を示す程度の数である。
【００２１】６．前記ＩＣの動作速度によって決定され
る遅れの後に、出力端子を観測して、試験中の前記デバ
イスが期待した状態Ａ１にあるか否かを決定する。
【００２２】７．上記過程（ステップ３〜５）を繰り返
して、バースト毎に適当な数のクロック信号に於ける状
態を変化させる出力端子がなくなるまで選択した長さの
クロックバーストを印加することによって、前記回路を
順次状態Ａ２、Ａ３、Ａ４に駆動する。
【００２３】８．前記回路の前記状態を初期設定パター
ンによってリイニシャライズする。
【００２４】９．前記集積回路を新しい機能的試験ベク
トルＴＶ2 を用いて新しい状態Ｂに駆動する。
【００２５】１０．状態Ｂから始めて上記ステップ３〜
６を繰り返す（図示せず）。
【００２６】１１．この上述した過程を全機能試験パタ
ーンについて、または任意により十分な範囲の経路が得
られるまで継続される。
【００２７】これらの試験結果は、前記回路の内部経路
の数が最大遅れの仕様に適合しているか、即ち所望の速
度で動作するかを検査するためのものである。この所望
の速度が、供給される前記クロック信号の周波数に対応
する。次に、前記試験の完全性を詳細に述べた報告が前
記テスタによって作成される。
【００２８】この試験技術は、入力ピンのセットアップ
・アンド・ホールド時間やクロックトゥアウトプット・
ピン遅れを試験するものではない。これらは、従来通り
機能試験によって試験される。
【００２９】本発明によれば、上述した一連のステップ
を実行するテスタプログラム（即ち、コンピュータソフ
トウェア）が、変形された従来のＣＡＤシステムによっ
て作成される。変形された前記ＣＡＤシステムは、ネッ
トワーク即ち集積回路のサーキットリをシミュレート
し、かつそのように作成された集積回路のモデルを用い
て適当な試験プログラムを作成する。前記モデルの経路
遅れが経路ディクショナリで検討されて、「良好な」集
積回路が試験パラメータに適合するものであるか否かを
決定する。経路の範囲、即ち全ての経路が検討されたも
のではないことを示す報告が作成される。また、前記プ
ログラムは、後述するクリティカルパスを測定する試験
を選択するように、または冗長な試験を除去するように
最適化を実行する。
【００３０】上述したように、本発明に従って行われる
高速度試験は、一般に（必ずしも必要ではないが）電
流、漏れ、インピーダンス、または他の一般的なＡＳＩ
Ｃ試験パラメータに関する通常の機能試験と同時に実行
される。本発明に従って試験を実行する前記コンピュー
タソフトウェアが、上述した市販されているＶＬＳＩテ
スタのコントローラに供給される。一般に、これらのテ
スタは、ビルトインされたクロックパルス発生回路を有
する。このような回路がビルトインされていない場合に
は、単に前記テスタのサーキットリに付加された従来の
高速度クロック信号ジェネレータとして供給することが
できる。
【００３１】本発明によれば、クロックバーストが、温
度及び供給電圧の影響を考慮するように、集積回路の特
定の動作速度と概ね等しい周波数またはそれより幾分大
きな周波数で印加される。クロックバースト周波数は、
前記特定動作速度に於ける集積回路の動作を十分に保証
する程度である。印加された前記クロックバースト信号
は、前記集積回路のクロック入力端子に印加される。前
記集積回路が１個以上のクロック入力端子を有する場合
には、供給された全クロック信号が一定調歩で同期して
いる。
【００３２】上述したＣＡＤシミュレーションは、図２
のａにブロック図で示されるシミュレータ１０（即ち、
コンピュータプログラム）によって実行される。シミュ
レータ１０は、シミュレーションプログラム１２とシミ
ュレータデータベース１４とを有する。シミュレータ１
０は、入力データとして試験入力パターン１６、クロッ
ク信号データ１８及び連結入力ファイルを受け入れる。
「ネットリスト」（net list）とも称される連結（conn
ectivity）入力ファイル２０は、回路コンポーネント及
び配線を表示しており、シミュレーションの実行中は変
化しない。シミュレーションプログラム１２はシミュレ
ータデータベース１４上で動作する。
【００３３】データベース１４は、図２のｂに示される
ように、回路連結内部表現２４と、回路状態スタック２
６（リンクされたリストとして実行することができる）
内に保持され、その時点に於けるシミュレートされた回
路状態を示すカレント状態ポインタ２８で回路状態Ｂ、
Ａ１、Ａ、…を示す回路状態データとを有する。各状態
Ｂ、Ａ１、Ａ…、Ｉは、図２のｃに示される前記スタッ
ク内に、その入力信号値（即ち、入力パターン）、出力
信号値（状態）及び全内部節点値（即ち、前記回路内の
各メモリ要素の状態）からなる値によって独特の形で定
義される。
【００３４】また、シミュレータ１０は、前記状態スタ
ックによって明確である回路状態データの多重コピーを
記憶することができ、２つの異なる回路状態間の出力信
号値を比較しかつ信号値間の全ての差を報告することが
でき、前記ポインタを使用することによってデータベー
ス１４内の状態を現在の状態として宣言することがで
き、かつ後述する遅延経路故障グレーディングを実行す
ることができる。
【００３５】前記シミュレータを用いることによって、
前記回路の出力端子の特定の状態から前記回路上の論理
内に逆方向に進むことによりバックトレースして、ゲー
ト、フリップフロップまたはラッチのいずれが状態変化
に関係していたかを決定することができる。これは従来
の円錐形バックトレースである。この円錐形バックトレ
ースは、従来出力端子から逆方向に入力端子へトレース
するための自動試験パターン生成に使用されている。
【００３６】この円錐形バックトレースが、本発明によ
れば第３図に示されるように独特の手法で使用される。
入力試験信号Ｉが、図示される回路の入力端子に印加さ
れる初期状態入力パターンである。試験ベクトルＴＶ1
が、前記回路を状態Ｉから状態Ａに駆動する信号パター
ンである。前記回路が状態Ａにある場合、クロック（Ｃ
Ｋ）バーストのクロック入力端子への印加（図示せず）
によって前記回路を状態Ａ1 に駆動する。出力端子３０
（値０）に於ける状態Ａ１を観測することによって、第
３図に於て太い実線で示される円錐形の頂点が形成され
る。
【００３７】上述した回路の円錐形バックトレースの結
果を用いて、第３図に於て、前記バックトレースによっ
て、フリップフロップＦＦ１、ゲートＧ２、フリップフ
ロップＦＦ３、インバータＩ１及びゲートＧ４に及ぶ特
定の経路Ｐ１が存在すること、及び前記信号が前記回路
を状態Ａ１に変化させるために経路Ｐ１を通って伝搬し
なければならなかったことが確認される。従って、物理
的（シミュレートしていない）回路が状態Ａから状態Ａ
１に到達した場合には、経路Ｐ１がテストされていたと
いう結論が導かれる。従って、前記回路の中には多数の
経路Ｐ１、・・・、Ｐｎが存在するから、別の経路Ｐ２
はフリップフロップＦＦ１、ゲートＧ１、フリップフロ
ップＦＦ２、及びゲートＧ３、Ｇ４を通過することがで
き、かつこの経路Ｐ２は試験されなかった。従って、経
路故障ディクショナリを参照して、物理的ゲートＧ２、
Ｇ４及びインバータＩ１を試験されたものとして、及び
フリップフロップＦＦ１の修正時間及びフリップフロッ
プＦＦ３のセットアップ時間を経路Ｐ１によって試験さ
れていたものとして考慮の対象から除く。従って、これ
ら各実回路コンポーネントは試験速度で機能することが
判明した。
【００３８】シミュレートされた前記回路は現在状態Ａ
１である。先のシミュレーションによって、前記回路に
別のクロックパルスの組（３クロックパルスのような）
が供給された場合には、前記回路が出力端子３０がＡ２
を表示する場合にＡ２で示される別の状態になるべきこ
とが確認されている。この場合、実際の物理的試験に３
クロックパルスを供給して、第２経路Ｐ２に於けるコン
ポーネント、ゲートＧ１、フリップフロップＦＦ２、及
びゲートＧ３が作業順序にあるか否かを決定することが
できる。前記シミュレーションに於て、例えば１６のよ
うな特定の最大数のクロックパルスが何らかの新しい状
態を提供することにならない場合には、前記スタックか
ら状態Ｂ、Ａ１、Ａ、…を外して、前記カレント状態ポ
インタを前記シミュレーションに於ける状態Ｉに設定
し、かつ次にシミュレートされたクロックパルスの再供
給を開始することによって、シミュレートされている前
記回路を初期状態に戻すことができる。
【００３９】物理的試験に於ける前記回路の初期設定
は、初期設定パターンを供給すること、及び／または従
来のリセットピンに信号を供給することによって実行さ
れる。この物理的試験は、新しい各試験ベクトルが供給
される前に前記回路の初期状態に後戻りさせることによ
って継続される。前記物理的回路は、試験ベクトル及び
次に例えば２クロックパルスを印加した後に状態Ｉから
状態Ｂになる。状態Ｂに於て、前記シミュレーションに
よって、論理入力が一定に保持されかつ所定数のクロッ
クパルスが供給される場合に、前記回路が、それによっ
て入力ピン信号が変化するような異なる状態Ｂ１（図１
に図示せず）になるべきことが示される。シミュレーシ
ョン時には、これによって、この状態への遷移が特定の
経路が試験されていることを検査していることが表わさ
れる。従って、特定の経路が既に試験され、かつその経
路を再び試験する必要がない。従って、状態Ｂ１から別
の状態に移行して、各状態について経路を試験すること
ができる。
【００４０】 また本発明によれば、回路に可変クリ
ティカルパス試験を行うことができる。図４の実施例で
は経路Ｐ５が３個のゲートＧ７、Ｇ８、Ｇ９を有し、か
つ経路Ｐ６が唯１個の分離ゲートＧ１０を有する。試験
シミュレーションの時にクリティカルパスにのみ関心が
あることが確認される。クリティカルパスは、当業者に
とって周知のように、その入力から出力への信号の走行
時間が前記回路の最も遅い動作速度を決定するような経
路である。即ち、経路Ｐ５は経路Ｐ６以上にクリティカ
ルパスである可能性が高い。可変クリティカルパス試験
に於ては、Ｐ５のような比較的長い走行時間のクリティ
カルパスのみが試験されかつＰ６のような短い（即ち、
速い）経路は無視されるとともに、クリティカルパスで
あることを決定するための閾値がユーザによってプリセ
ットされる。これによってより短時間でより高速の試験
方法が得られ、従って試験費用が安くなる。可変クリテ
ィカルパス試験は、本発明に合致している。即ち、本発
明によれば、シミュレーション時に非クリティカルパス
が試験される経路から除外されるような方法によって、
クリティカルパスのみが試験される。
【００４１】尚、当業者にとって明らかなように、上述
した実施例は本発明の典型例であってその範囲を制限す
るものではなく、本発明はその技術的範囲内に於て更に
様々な変形・変更を加える実施することができる。
【００４２】
【発明の効果】上述したように、本発明によれば、試験
されるデバイスに試験ベクトルを印加し、論理入力信号
をそのままに維持して、高速クロック信号即ちクロック
バーストを集積回路のクロック端子に印加する。次に出
力端子を観測して前記デバイスの状態を検査し、更にこ
れらの過程を状態変化を生じる出力端子が無くなるまで
繰り返す。このようにして、集積回路内に全経路につい
て従来の汎用低速テスタを用いて高速度で試験を実行す
ることができ、試験エンジニアリングの労力及びコスト
を低減できる。
【図面の簡単な説明】
【図１】図１は、本発明による試験方法を示すフロー図
である。
【図２】図２は、ａ乃至ｃからなり、それぞれ本発明に
よるシミュレータを示す説明図である。
【図３】図３は、本発明による経路の試験を示す回路図
である。
【図４】図４は、クリティカルパスを示す回路図であ
る。
【符号の説明】
１０ シミュレータ １２ シミュレーションプログラム １４ シミュレータデータベース １６ 入力パターン １８ クロック信号 ２０ 連結入力ファイル ２４ 回路連結内部表現 ２６ 回路状態スタック ２８ カレント状態ポイン
フロントページの続き (72)発明者 ディック・エル・リゥ アメリカ合衆国カリフォルニア州 95070・サラトガ・フォータナコート 13740 (56)参考文献 特開 昭63−175780（ＪＰ，Ａ) 特開 昭62−138770（ＪＰ，Ａ) 特開 昭60−127474（ＪＰ，Ａ) 特開 昭64−47974（ＪＰ，Ａ) 特開 昭59−30074（ＪＰ，Ａ) 特開 昭62−267679（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28 - 31/3193

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項１】 複数のシーケンシャル論理要素を有す
    る電子回路を試験する方法であって、 前記回路の論理入力端子に試験信号を印加する過程と、 前記回路の出力端子に於ける出力信号を観測して、前記
    出力信号が所定の状態であることを確認する過程と、前記回路のクロック入力端子に所定の周波数であるクロ
    ック信号であって少なくとも２個のクロックパルスを含
    む該クロック信号を 印加する過程と、前記回路試験のための 前記クロック信号が印加されてい
    ないときに前記回路の前記出力端子に於ける前記出力信
    号を観測する過程と、 前記観測された出力信号を期待された出力信号と比較し
    て、前記回路の前記複数のシーケンシャル論理要素が前
    記所定の周波数で機能するか否かを決定する過程とから
    なることを特徴とする電子回路の試験方法。
  2. 【請求項２】 前記回路の状態をリイニシャライズす
    る過程と、以前に印加された前記試験信号とは 異なる第２の試験信
    号の組を前記入力端子に与える過程と、 前記観測過程、信号印加過程及び比較過程を繰り返す過
    程と更に含むことを特徴とする請求項１に記載の電子回
    路の試験方法。
  3. 【請求項３】 前記信号を印加する過程が、所定の個数の複数のクロックパルス信号からなるパルス
    列信号を前記クロック信号として 印加する過程からなる
    ことを特徴とする請求項１に記載の電子回路の試験方
    法。
  4. 【請求項４】 前記回路の動作をコンピュータプログ
    ラムによってシミュレートすることによって前記期待出
    力信号を決定する過程を更に含むことを特徴とする請求
    項１に記載の電子回路の試験方法。
  5. 【請求項５】 前記回路の所望の部分を試験するよう
    に前記回路の経路をグレーディングする過程を更に含む
    ことを特徴とする請求項１に記載の電子回路の試験方
    法。
  6. 【請求項６】 前記経路グレーディング過程が、経路
    故障ディクショナリを供給して前記回路のどの部分が試
    験されているかを決定する過程を更に含むことを特徴と
    する請求項５に記載の電子回路の試験方法。
  7. 【請求項７】 前記所定の周波数が、前記回路の指定
    された動作周波数よりも高いことを特徴とする請求項１
    に記載の電子回路の試験方法。
  8. 【請求項８】 前記クロック信号印加過程が、同期し
    かつ一定調歩のクロック信号を前記回路の各前記クロッ
    ク入力端子に印加する過程を含むことを特徴とする請求
    項１に記載の電子回路の試験方法。
  9. 【請求項９】 前記決定過程が、コンピュータプログ
    ラムによって特定の出力端子から逆にトレースすること
    によって前記回路のいずれの要素が特定の状態変化に関
    係しているかを決定する過程を含むことを特徴とする請
    求項４に記載の電子回路の試験方法。
  10. 【請求項１０】 複数のシーケンシャル論理要素を有
    する電子回路を試験するための試験装置であって、 前記電子回路の論理入力端子に試験信号を印加する手段
    と、 印加された前記試験信号の結果として前記電子回路の期
    待される出力信号を決定する手段と、 前記回路の出力端子に於ける出力信号を観測する手段
    と、 前記回路の実質的にすべての前記複数のシーケンシャル
    論理要素が前記所定の周波数で機能することを決定する
    ために、前記出力端子で観測された前記出力信号を前記
    期待出力信号と比較する手段とを備えることを特徴とす
    る電子回路の試験装置。
  11. 【請求項１１】 前記決定手段が、前記論理入力端子
    に印加された前記試験信号及び前記クロック入力端子に
    印加された前記クロック信号の結果として前記期待出力
    信号を決定するべく前記回路の動作をシミュレートする
    手段を有することを特徴とする請求項１０に記載の電子
    回路の試験装置。
  12. 【請求項１２】 前記シミュレート手段が、複数の試
    験データを形成する手段を含み、 前記複数の試験データの各々は、 前記試験信号と、 対応する前記期待される出力信号と、 対応する前記電子回路の内部状態とを含む ことを特徴と
    する請求項１１に記載の電子回路の試験装置。
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