JP2672893B2 - 故障シミュレーション処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は，故障シミュレーション
処理装置に関し，特に，大規模な論理回路の故障シミュ
レーションに適した故障シミュレーション処理装置に関
する。

【０００２】論理回路は，それ自身の設計の他，そのテ
ストの故障検出能力の評価，分析もコンピュタを用いて
行なわれる。しかし，論理回路の大規模化に伴ってテス
トの規模及び時間も増大しており，テスト生成の効率化
や検証の完全性の保証が要求されている。

【０００３】

【従来の技術】論理回路の設計が完了するとテストが行
なわれる。論理回路が大規模になると，このテストの完
全性のチェック及び不足するテストの仕様を知ることが
困難である。テストは，対象論理回路の入力に与えられ
る入力テストパタンと，それらを与えることによって各
テストサイクルで出力側で観測される期待値の列とで表
される。テスト全体は，通常，多数のテスト系列に分割
され，個々の系列は特定の回路部分又は，論理機能に着
目した試験仕様を満たす様に作成される。テスト設計者
は，回路の作成意図や，論理ブロックの機能仕様に沿っ
て一通りのテスト系列群を作り，論理検証を行う。しか
し，回路規模が大きくなるとテストもれが多く発生し，
また，テスト時間が長くなる。そこで，テストの完全性
と効率化が求められる。例えば，仮定（起こりうると仮
定される）故障数が１０万件であると，検出率が９５％
でも，５千件（５％）がテストもれで残り，人手では把
握できない。

【０００４】一般に，回路の具体的な各部は，一つ又は
複数の機能を果す様に意図され設計されている。従っ
て，逆にテストされていない具体的な回路部分を知るこ
とによって，未テストな論理機能群を推測することが可
能である。

【０００５】テスト系列の一つが回路のどの部分をテス
トしているかを知る方法には，各ピン（又は各ネット）
の信号遷移数を調べる第１の方法と，回路の各ピン（又
はネット）に具体的な故障を仮定し，シミュレーション
によって期待値と異なる値が出力に観測，すなわち検出
されるかどうかを調べてゆく第２の方法の２つの方法が
ある。

【０００６】

【発明が解決しようとする課題】前述の第１の方法によ
る場合，テスト対象の論理回路に，所定の入力テストパ
タンを印加し，出力ピンに期待値どおりの出力テストパ
タンが得られるか否かの論理シミュレーションを行な
う。この時，論理回路の各ピンにつき２値（「０」と
「１」）信号が遷移する（「０」→「１」又は「１」→
「０」）回数をカウントするようにしておく。従って，
第１の方法は，論理シミュレーション１回で全ての結果
を得ることができ，第２の方法に比べ，計算量は格段に
小さい。しかし，本当に遷移数の高い部分がテストされ
ているかどうかは十分保証されず，非常に大まかな判定
基準しか与えないという問題がある。

【０００７】前述の第２の方法による場合，論理回路の
各ピンの各々につき個別に仮定した故障を組込み，シミ
ュレーションを行なう。従って，第２の方法は，仮定さ
れた故障がうめこまれた論理回路は確かにテストされて
いることが保証される。しかし，仮定故障１つ１つに対
しシミュレーション過程を施す必要があり，膨大な計算
量が必要である。なお，この様なシミュレーションは，
特に，故障シミュレーションと呼ばれ，通常の故障のな
い回路のシミュレーション（単にシミュレーションと呼
ぶ）と区別される。この故障シミュレーションは論理回
路の規模が大きくなるに伴い，現実的に困難になるとい
う問題がある。

【０００８】また，故障シミュレーションにおいて仮定
される故障集合は，対象論理回路の全ブロック又は全ネ
ット群に対して適用される仮定故障の集まりを用いてき
た。この場合，各テストパタン系列を用いて最初は全故
障についてシミュレーションし，検出が判明した故障か
ら順次検出故障集合に移し計算対象から外していくが，
初期の段階では未検出部が大きく，それに比例して計算
負荷が大きい。これは，未検出故障の場合，テストパタ
ンの全パタンに対してシミュレーションしてしまわない
と未検出であると判定できないため，検出故障（これ
は，計算途中で正常値とのくい違いを最初に発見した時
点でその故障に対する計算が終了する）と比較して，故
障当りの計算負荷が重いからである。この点からも，故
障シミュレーションをそのまま行うことは現実的でない
という問題があった。

【０００９】本発明は，テストの効率化とテストの完全
性の保証に優れた故障シミュレーション処理装置を提供
することを目的とする。

【００１０】

【課題を解決するための手段】図１は，本発明の原理構
成図であり，本発明による故障シミュレーションシステ
ムを示している。この故障シミュレーションシステム
は，テスト対象の論理回路についてテストパタン４によ
る論理シミュレーションを行なう論理シミュレータ１
と，論理回路の故障集合についてテストパタン４による
故障シミュレーションを行なう故障シミュレータ２とを
備える。更に，この故障シミュレーションシステムは，
論理回路の全故障集合から故障抽出を行って故障集合を
絞込むフォールトエクストラクタ３と，論理回路の回路
図を表示する表示処理部８を備える。

【００１１】

【作用】論理シミュレータ１が，論理シミュレーション
の際に，論理回路の遷移数を求める。そして，フォール
トエクストラクタ３が，前記遷移数が所定値を越えるピ
ンについての仮定故障集合７を作成し，これについて故
障シミュレータ２に故障シミュレーションを行なわせる
ことにより前記絞込みを行なう。この後，故障シミュレ
ータ２が前記絞込まれた故障集合について故障シミュレ
ーションを行なう。

【００１２】以上によれば，複数あるテストパタン４の
系列の全てを全故障集合について故障シミュレーション
することは行なわれない。即ち，あるテストパタン４の
系列について論理シミュレーションを行い，そのテスト
パタン系列で十分活性化される（遷移数の高い）回路部
分についての故障集合７に限定して，当該テストパタン
系列を用いた故障シミュレーションを行なう。そして，
これをくり返した後，残った（即ち絞込まれた）回路部
分の故障集合につき，全テストパタン系列による故障シ
ミュレーションを行なう。この結果，故障シミュレーシ
ョンの効率を大幅に向上させることができ，より大規模
な論理回路のテストパタン系列群の完全性の検証が可能
となる。

【００１３】また，表示処理部８が，遷移数が所定値に
満たないピンについてその不足の度合を回路図と共に表
示する。この後，故障シミュレータ２が，遷移数が所定
値に満たないピンについて作成された仮定故障集合につ
いて，当該ピンについてのテストのために追加されたテ
ストパタンによる故障シミュレーションを行なう。

【００１４】以上によれば，現在ある全テストパタン系
列により論理回路が十分に活性化されるか否か，即ち，
テストの有効性を，遷移数と伝ぱん確率により大略判定
し，回路図上に活性化不足度を強調表示する。これを見
た設計者は，テストの弱い回路部分（ピン）やそれらを
チェックするために必要なテストパタンを容易に認識で
きる。そして，当該ピンについてのテストのためのテス
トパタンを作成し追加する。故障シミュレーションは，
この故障集合に対して行い計算時間を短縮する。そし
て，これをくり返し，適格な未テスト回路部や機能の認
識を可能とする。

【００１５】

【実施例】図１において，論理シミュレータ１は，論理
シミュレーションを行なう。論理シミュレーションは，
真値シミュレーションともいい，正常機械のシミュレー
ションを意味し，入力テストパタンを与えて出力テスト
パタンとシミュレーション結果（シミュレーションされ
た機械からの応答）とを照合する。通常設計対象の回路
が完成するまでのデバッグ段階でくり返し実行されるシ
ミュレーションであり，故障シミュレーションに入るま
でには正常機械が完成しているものとしている。

【００１６】ここで，正常機械とは，設計者が設計した
通りの回路のことで，故障シミュレーションの実行前ま
でには当然入力テストパタンとそれに対応する出力テス
トパタンは期待通りに一致するようにされ，正常機械と
される。しかし，正常機械のかなりの部分はたとえそこ
がこわれていても，テストパタン（入力テストパタンと
出力テストパタンを併せたもの）が十分でなければ，何
ら期待値に違反することなく正常機械の様に正常に動作
している様にみえる。

【００１７】ここで正常機械の一部を変えることとは，
例えば，構成部品の１端子（ピン）を「０」に固定（ア
ースにショート）させるとか「１」に固定する（信号線
を切断する）等の変更である。この様な変更操作のこと
を故障といい，変更された回路を故障機械という。通常
は，各端子の「０」又は「１」固定の故障のみを考慮の
対象とすることが多いが，その様な場合，故障の種類は
与えられた回路内の各部品の端子の総数の２倍となる。

【００１８】故障シミュレータ２は，故障シミュレーシ
ョンを行なう。故障シミュレーションとは，論理シミュ
レーションで用いたテストパタンを使って，故障機械を
シミュレートすることをいう。このとき，テストパタン
の期待値とシミュレーション結果がどこかで不一致とな
れば，この故障は使用したテストパタンで検出されると
いう。

【００１９】論理回路情報５は，テスト対象である論理
回路についての情報である。論理回路の一例を図２に示
す。なお，図示の論理回路は，実際は，大規模な論理回
路の一部であることは言うまでもない。この論理回路
は，Ａ乃至Ｄの４つの入力ピンとＸ及びＹの２つの出力
ピンとを有し，４入力ＡＮＤゲートＡ１と４入力ＯＲゲ
ートＢ１とからなる。ゲートＡ１及びＢ１の各ピンに
は，図示のピン番号を与えるとする。

【００２０】図２に示す論理回路が正常機械であるとし
て，その故障について考える。「０」又は「１」固定故
障のみを考慮対象とすると，２０通りの故障が仮定でき
る。即ち，ゲートＡ１の１番ピン（これをＡ1.１と表
す）について「０」固定と「１」固定が仮定でき，他の
ピンについても同様である。従って，ピン数の２倍とな
る。故障の集合を故障集合，仮定した故障の集合を仮定
故障集合という。

【００２１】図２の正常機械に，ある故障，例えば，Ｂ
1.１を「１」固定とした故障を埋込むと，図３の如くに
なる。図３の論理回路は，故障機械である。従って，故
障機械は，仮定故障の数だけ存在する。

【００２２】テストパタン４は，テスト対象である論理
回路についてのテストのための２値（「０」又は
「１」）信号の列（集合）である。図２の論理回路につ
いてのテストパタンを，図４に示す。テストパタンは，
入力テストパタンと出力テストパタンとからなる。

【００２３】入力テストパタンは，入力ピンＡ乃至Ｄに
印加される２値信号の集合であり，各ピンへの入力の組
合せにより定まる。この入力テストパタンを実際に入力
ピンＡ乃至Ｄに印加すると，その入力波形は図示の如く
になる。ここで，１テストサイクルは，例えば１００ｎ
Ｓとされる。

【００２４】出力テストパタンは，与えられた論理回路
に入力テストパタンを印加したとき出力ピン（Ｘ及び
Ｙ）で観測される波形と照合するためのデータであり，
例えば，考慮している時間区間内で出力が「１」である
ことを期待するときを「Ｈ」，「０」を期待するときを
「Ｌ」と表せば，図示の出力テストパタンとなる。図２
の正常機械では，出力波形と出力テストパタンとが一致
し，図３の故障機械では，両者は多くの場合不一致とな
る。

【００２５】一般にテストの一番細分単位即ちテストサ
イクル分毎の入力値と期待値の組，（例えば図４の例で
は「００００ＬＬ」など）をテストベクトル（又はテス
トパタン）という。テストベクトルを多数時間順序に従
って並べたものをテスト系列という。テスト系列は複数
個作成され，全部でテスト全体を構成する。１つのテス
ト系列ではテストベクトルの順は入れ替えできないが，
テスト系列単位ではシミュレーションを独立に行うこと
ができる。これを図５に示す。なお，図５に示すものは
入力が４個で出力が３個存在している論理回路（図示せ
ず）に対応するものとして示されている。

【００２６】遷移数情報６は，論理シミュレーションの
過程で得られるものであり，論理回路の各ピン毎に２値
信号が「０」→「１」又は「１」→「０」に変化した回
数をカウントすることにより得られる。ここで，図２の
論理回路に図４の入力テストパタンを入力すると，各ピ
ンの遷移数は最大値をとる。即ち，この場合，入力テス
トパタンは考えうる全ての入力の組合せを含んでいる。
しかし，一般に，論理回路は大規模であり，全ての入力
の組合せを入力テストパタンとして与えることは難し
い。このため，遷移数の大小は，入力テストパタン（テ
スト系列）に依存する。

【００２７】遷移数は多い程その回路部分が活性化され
ていることを意味し，従って，テストされている確率も
高くなる。そこで，評価対象のテスト系列を入力したと
き，例えばある所定の遷移数（例えば５回）以下である
場合，遷移数が少ないピン程目立つマークを付加した回
路図を表示するようにする。

【００２８】このために，表示処理部８は，論理回路情
報５をとり込み，図２の如く回路記号によって当該論理
回路図を表示装置８に表示する。そして，この回路図
に，前述のマークを付加する。このために，遷移数情報
６を取込む。このマーク「＊」は，例えば，遷移数をｉ
とすると（５−ｉ）個表示される（「５」は前述の所定
の遷移数）。このマークを，図２に「活性不足マーク」
として示す。図２において，このマークはＢ1.１ピンに
付いているが，図３の如くこのピンに故障がある場合，
このマークがあると故障検出の確率は小さくなる。

【００２９】設計者は，表示装置９を見て，このマーク
により，現在までのテストパタン４ではどのピンがどの
程度活性化されていないかを知る。そこで，設計者は，
遷移数が所定値に満たない（マークの付いている）ピン
（Ｂ1.１）について，故障集合７を作成する。例えば，
Ｂ1.１ピンの「１」固定故障（図３の故障）及び「０」
の固定故障である。また，Ｂ1.１ピンのテストのための
テストパタンを作成し，テストパタン４に追加する。こ
の追加のテストパタンは，Ｂ1.１ピンに遷移をなるべく
多く発生させるようなパタンとされる。

【００３０】以上の新たなテストパタン４及び故障集合
７により故障シミュレータ２が故障シミュレーションを
行なう。この故障シミュレーションの対象となったピン
（回路部分）は，表示処理部８により，そのマークが除
かれる。そして，活性不足をマーキングされた回路部分
が十分少なくなった時点で，それまでに検出されずに残
ったピン（ネット）及び直接接続される回路部分で今回
新たにマークをつぶせた部分に限定して，その仮定故障
集合の抽出を行う。この様にして抽出された故障集合の
大きさは，従来の故障シミュレーションのそれに較べ十
分小さいが，新規追加テストで検出される確率が濃厚で
あり，追加テストの評価に適している。

【００３１】この後，この様に限定された故障集合に対
して，追加テストを故障シミュレーションによって評価
する。なお当該追加テストに対応する故障検出テストパ
ターンは故障を完全な形でテストできるものをすべて最
初から用意しておく必要はないが，限定された故障集合
に対しての故障テストのためのテストパターンを作成す
ることは故障である可能性のある範囲が限定されている
ことから不可能ではない。当該故障シミュレーションの
結果によって検出された故障に関連するネットは，たと
え遷移数が少なくてもマーキングより外し，再び残った
活性不足の回路部分に対して追加テストの補充をくり返
す。即ち，遷移数が少なくても確実にテストされている
部分はテスト済とし，絞り込みを容易にしている。

【００３２】ここで，ある遷移数以下の十分活性化され
ていない回路部分は初めから検出できないと仮定してい
るため，この点で従来の故障シミュレーションをする場
合に較べ緩い判定となる。しかし，仮定故障集合や評価
テスト系列を大幅に絞り込んで故障シミュレーションを
行うため，計算量の圧縮が可能になる。判定の精度は，
マークの表示を行う境界遷移数によるが，これを少なく
とれば，仮定故障集合は大きくなり計算時間も大きくな
る。従って，対象回路の規模等により，最適な値を設定
することにより，判定精度と計算時間とのバランスをと
りつつ最適制御が可能となる。

【００３３】次に，フォールトエクストラクタ（故障抽
出部）３による故障検出について説明する。

【００３４】前述の如く遷移数は多い程その回路部分が
活性化されていることを意味し，従って，テストされて
いる確率も高くなる。そこで，フォールトエクストラク
タ３は，評価対象のあるテスト系列を与えたとき，たと
えばある所定の遷移数（例えば５回）以下である場合，
その部分から発生させられる故障は初めから該テスト系
列では検出の見込みは稀いものとして，故障シミュレー
ションの対象から省く。この様にして作成した（残っ
た）限定故障集合７は，故障シミュレータ２で殆んどが
検出され，故障シミュレータ２に対しては最も理想的な
高効率計算状況が作り出される。即ち，故障シミュレー
ションにおいては，未検出故障の判定は全てのテストパ
タン４を通してみなければ判らないのに対し，検出故障
の故障シミュレーションは，正常回路の出力と矛盾が発
見され次第，即座にその時点で終了する。従って，故障
シミュレータ２にとって，計算対象の故障集合が小さく
て且つ未検出故障を含む確率が低ければ低い程，その計
算効率は上昇する。

【００３５】フォールトエクストラクタ３は，個々のテ
ストパタン系列毎にそのテストパタン系列の論理シミュ
レーション結果の遷移数情報６を基にした活性回路部分
の認識と，その時点までに故障シミュレーション結果と
して既に検出されている故障の除去とによる対象故障集
合の絞り込みを行なう。絞り込まれた故障集合７はテス
トパタン系列毎に対応し，且つ故障シミュレーションの
順序によっても異ってくる。こうして作成した故障集合
７に対して故障シミュレーションが施され各テストパタ
ン系列毎に検出故障集合への集積がなされていく。

【００３６】この様にして出来た検出故障集合は初めか
ら全故障集合に対してそれまでの全テストパターン系列
を用いて故障シミュレーションを施して作成される場合
に極めて近いものになる。その誤差（不足分）は遷移数
の少ない回路部分で故障抽出対象から外された部分に於
いて稀に存在する検出可能な故障で，しかも，他のどの
テストパタン系列にも選ばれなかったか，選ばれても検
出故障として断定できない場合であり，極く稀なケース
の故障群である。

【００３７】そして，この誤差が問題になる段階になる
と，未検出故障集合自体が小さくなっており，それ全体
を故障シミュレーションの対象としても大きな計算負荷
とはならない。従って，この時点で，フォールトエクス
トラクタ３は，通常の故障シミュレーション環境に切り
替える。即ち，故障シミュレーション対象の故障集合は
全仮定故障集合に対して現在までに一度も検出されてい
ない故障集合であり，それ以外の限定は付加しないもの
を使用していく。この様にして，結果的には，通常の故
障シミュレーションと同等な効果を生み出すことができ
る。

【００３８】以上をまとめると図６の如くになる。図６
はフォールトエクストラクタ３を用いた故障検出処理フ
ローである。ステップ１において，対象テストパタン
（テスト系列）Ｔi があると，これを用いて，論理シミ
ュレータ１が論理回路情報５の論理回路につき論理シミ
ュレーションを行なう。テスト系列Ｔi は，例えば，図
６のフローにより得たものである。この論理シミュレー
ションの過程で遷移数情報６が得られる。

【００３９】ステップ２において，フォールトエクスト
ラクタ３が，論理回路情報５と遷移数情報６とに基づい
て，遷移数が所定の値を越えるピンについての仮定故障
集合７を作成する。これをＦi とする。ただし，Ｆｉは
既に検出した故障は含めないようにする。そして，ステ
ップ３において，この仮定故障集合Ｆi についてテスト
系列Ｔi を用いた故障シミュレーションを，故障シミュ
レータ２に実行させる。この結果を，未検出故障集合を
Ｆi(Ｕ) ，検出故障集合をＦi(Ｄ) で表す。従って， Ｆi ＝Ｆi(Ｕ) ∪Ｆi(Ｄ) である。ステップ４において，フォールトエクストラク
タ３は，全故障集合Ｆと，その時点までの総検出集合

【数１】 との差が，当該Ｆの十分小さい値となったかを判定しそ
うならばＳＴ５へ進む。そうでないときはＳＴ４’で今
までになお未検出となっている箇所に限定した低遷移部
表示の助けをかりて新たなテストを作成しステップ１か
らの工程をくり返す。

【００４０】ステップ５において，フォールトエクスト
ラクタ３は，その時点までの全てのＴi に関して，

【数２】 なる故障集合に対し故障シミュレーションを行なわせ
る。そして，この結果の未検出故障集合を，改めてＦ
（Ｕ）とする。

【００４１】ステップ６において，このＦ（Ｕ）につい
て新たなテスト系列Ｔj を作り，故障シミュレーション
をくり返す。これは，所定の故障検出率を達成するまで
くり返される。

【００４２】なお，論理シミュレータ１乃至表示処理部
８は，ｃｐｕ（処理装置）とメモリとからなるデータ処
理装置として構成される。論理シミュレータ１，故障シ
ミュレータ２，フォールトエクストラクタ３は，主メモ
リ上のプログラムとｃｐｕとにより構成される。テスト
パタン４，論理回路情報５，遷移数情報６，故障集合７
は，ＤＡＳＤ等のメモリ上に存在する。

【００４３】

【発明の効果】以上説明したように，本発明によれば，
故障検出処理において，論理シミュレーションの際に求
めたテスト対象論理回路の遷移数を利用することによ
り，故障シミュレーションを行なう故障集合及びテスト
パタンを限定したものとして計算効率を向上させること
ができ，また，残った故障集合につき全テストパタンの
故障シミュレーションを行なうことにより，故障検出率
を高め完全性を保証することができる。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】論理回路の一例を示す図である。

【図３】故障の一例を示す図である。

【図４】テストパタンを示す図である。

【図５】テスト系列を示す図である。

【図６】故障シミュレーション処理フローである。

【符号の説明】

１ 論理シミュレータ ２ 故障シミュレータ ３ フォールトエクストラクタ ４ テストパタン ５ 論理回路情報 ６ 遷移数情報 ７ 故障集合 ８ 表示処理部 ９ 表示装置

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 テスト対象の論理回路についてテストパ
   タン(4) による論理シミュレーションを行なう論理シミ
   ュレータ(1) と， 前記論理回路の故障集合についてテストパタン(4) によ
   る故障シミュレーションを行なう故障シミュレータ(2)
   とを備えた故障検出システムにおいて， 前記論理回路のその時点の全未検出故障集合から抽出を
   行って故障集合を絞込むフォールトエクストラクタ(3)
   を備え， 前記論理シミュレータ(1) が，前記論理シミュレーショ
   ンの際に前記論理回路の遷移数を求める手段をそなえ， 前記フォールトエクストラクタ(3) が，前記遷移数が値
   「２」以上の設定可能な所定値を越えるピンを判定し
   て，当該ピンについての仮定故障集合(7) を作成し，こ
   れについて前記故障シミュレータ(2) に前記故障シミュ
   レーションを行なわせることにより前記絞込みを行なう
   よう構成され， 前記故障シミュレータ(2) が，前記絞込まれた故障集合
   について全テストパタンによる故障シミュレーションを
   行なうよう構成されてなることを特徴とする故障シミュ
   レーション処理装置。
2. 【請求項２】 テスト対象の論理回路について所定のテ
   ストパタンによる論理シミュレーションを行なう論理シ
   ミュレータ(1) と， 前記論理回路の仮定故障集合について所定のテストパタ
   ンによる故障シミュレーションを行なう故障シミュレー
   タ(2) とを備えた故障シミュレーションシステムにおい
   て， 前記論理回路の回路図を表示する表示処理部(8) を備
   え， 前記論理シミュレータ(1) が，前記論理シミュレーショ
   ンの際に前記論理回路の遷移数を求める手段をそなえ， 前記表示処理部(8) が，前記遷移数が値「２」以上の設
   定可能な所定値に満たないピンを判定して，当該ピンに
   ついてその不足の度合を前記回路図と共に表示するよう
   構成され， 前記故障シミュレータ(2) が，前記遷移数が前記所定値
   に満たないピンについて作成された故障集合について，
   当該ピンについてのテストのために追加されたテストパ
   タンによる故障シミュレーションを行なうよう構成され
   てなることを特徴とする故障シミュレーション処理装
   置。