KR20000029237A - 반도체 집적 회로 평가 시스템 - Google Patents

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Abstract

본 발명은, 실제 테스터 또는 설계된 디바이스를 이용하지 않으면서, 테스트 중에서의 디바이스의 기능, 및 테스트 중에, 디바이스를 테스트하기 위한 테스트 패턴을 고속으로 평가하기 위한 반도체 집적 회로 평가 시스템을 제공한다. 본 평가 시스템은, 테스트 중에 디바이스를 테스트하기 위한 디바이스에 적용되는 테스트 패턴을 저장하기 위한 테스트 패턴 파일, 테스트 패턴 파일로부터 선정된 양의 테스트 패턴을 수신함으로써 테스터 이벤트 정보를 저장하는 제1 메모리, 제1 메모리로부터 선정된 양의 테스터 이벤트 정보를 수신하고 이를 수신하기 위해 테스터 이벤트 정보를 추출하는 제1 FIFO(first-in-first-out), 컴퓨터 원용 설계 공정을 통해서 생성된 디바이스의 설계 데이터에 기초하여 테스트 중에 디바이스의 논리 시뮬레이션으로부터 얻는 선정된 양의 이벤트 정보를 수신함으로써 디바이스 이벤트 정보를 저장하는 제2 메모리, 제2 메모리로부터 선정된 양의 디바이스 이벤트 정보를 수신하고 이를 수신하기 위해 디바이스 이벤트 정보를 추출하는 제2 FIFO, 제1 FIFO 및 제2 FIFO로부터 이벤트 정보를 비교하는 비교기, 및 비교기로부터 얻게 되는 비교 결과를 생성하기 위한 수단을 포함한다.

Description

반도체 집적 회로 평가 시스템{SEMICONDUCTOR INTEGRATED CIRCUIT EVALUATION SYSTEM}
본 발명은 대규모 집적 회로(LSI)와 같은 반도체 집적 회로를 평가하기 위한 시스템에 관한 것으로, 보다 자세히는, 실제 반도체 테스트 시스템 또는 테스트할 실제 반도체 집적 회로를 이용하지 않으면서도, CAD(computer aided design ; 컴퓨터 원용 설계) 공정을 통해 반도체 집적 회로의 설계 단계에서 생성된 논리 시뮬레이션 데이터에 기초하여, 반도체 테스트 시스템용으로 생성된 테스트 패턴을 고속으로 평가하거나, 반도체 집적 회로의 설계 시에 진단용 테스트를 고속으로 수행하기 위한 반도체 집적 회로 평가 시스템이다.
대규모 집적 회로(LSI)와 같은 반도체 집적 회로를 개발하는 공정에 있어서, 거의 언제나, 컴퓨터 원용 설계(CAD) 툴을 이용한 설계 방법이 이용된다. 상기 CAD 툴을 이용한 설계 환경은 전자 설계 자동(EDA) 환경으로서 언급되기도 한다. CAD 툴을 통합한 이러한 반도체 개발 공정에 있어서, 소정의 반도체 회로가 VHDL 및 Verilog와 같은 하드웨어 기술 언어를 이용하여 LSI 내에 만들어진다. 또한, 이 공정에 있어서, 이와 같이 설계된 반도체 회로의 기능은 디바이스 논리 시뮬레이터로 불리는 소프트웨어 시뮬레이터를 통해 평가된다.
디바이스 논리 시뮬레이터는 일반적으로 테스트벤치라 불리는 인터페이스를 포함하는데, 이는 어떤 테스트 데이터 (벡터)가, 의도한 반도체 회로를 나타내는 설계 데이터에 적용되는 지를 통해서, 테스트 데이터에 기인한 의도한 반도체 회로의 결과를 평가한다.
LSI 회로의 설계 단계 후, 실제 LSI 디바이스들이 생산되고, LSI 테스터와 같은 반도체 테스트 시스템에 의해, LSI 디바이스들이 의도한 기능들을 적절하게 수행하는 지의 여부를 판단할 수 있도록 테스트된다. LSI 테스터는 테스트 중에 LSI 디바이스에 테스트 패턴 (테스트 벡터)를 공급하고, LSI 디바이스의 결과로 얻은 출력과 예상된 데이터를 비교하여 LSI 디바이스의 합격/실패를 결정한다. 보다 높은 레벨의 기능 및 밀도를 갖는 LSI 디바이스를 테스트하기 위해, LSI 디바이스에 적용되는 테스트 패턴이 그에 따라서 복잡하고 길어져야만 하므로, 테스트 패턴 생성 시 매우 큰 작업 부하 및 작업 시간를 얻게 된다. 그러므로, LSI 디바이스를 시장에 내놓을 지연 시간의 발생으로 인하여, 특히 보다 짧은 라이프 사이클을 갖는 LSI 디바이스의 경우에 테스트 중의 LSI 디바이스가 실제로 생산될 때 테스트 패턴들을 생성하는 것은 바람직하지 않다.
따라서, 반도체 집적 회로의 전체적인 테스트 효율성 및 생산성을 향상시키기 위해서는, 집적 회로의 설계 단계 시 디바이스 논리 시뮬레이터의 동작을 통해 생성된 데이터를 반도체 집적 회로의 실제 테스트에 적용하는 것이 일반적인 실무이다. 일반적으로, 반도체 집적 회로의 테스트 시, LSI 테스터에 의해 수행되는 테스트 과정은, 반도체 회로의 설계 데이터를 테스트하기 위해 상기 기술한 CAD 공정 시의 디바이스 논리 시뮬레이터에 의한 테스트 과정과 실질적으로 유사하다. 예를 들어, 의도한 반도체 집적 회로를 테스트하기 위해 LSI 테스터에 대한 테스트 패턴 및 예상값 패턴은, 디바이스 논리 시뮬레이터를 실행함으로써 생성되어 그 결과로 얻는 데이터 (덤프 파일)을 이용함으로써 생성된다. 그러나, 현재로서는, LSI 디바이스의 논리 평가로부터 유도된 덤프 파일을 기초하여 정보 오류없이 고속 및 저가로 LSI 테스터에 사용되는 테스트 패턴 및 예상된 데이터 패턴을 생성하고 이를 평가할 수 있는 시스템이 존재하지 않는다.
그러한 논리 시뮬레이션 데이터에 있어서, 디바이스 모델의 결과로 얻게 되는 출력 (예상값 패턴)뿐만 아니라 디바이스 모델에 적용되는 테스트 패턴이, 이벤트를 기반으로 하여 표현된다. 여기서, 이벤트 기반 데이터는 시간의 경과에 대하여 논리 "1"로부터 논리 "0"으로 또는 그 반대인 테스트 패턴에서의 변화 (이벤트) 시점을 나타낸다. 일반적으로, 이러한 시간의 경과는 선정된 참조 시점으로부터의 기간 또는 이전의 이벤트로부터의 기간에 의해 표시된다. 이에 반하여, 실제 LSI 테스터에 있어서, 테스트 패턴은 사이클 기반으로 기술된다. 사이클 기반 데이터에 있어서, 테스트 패턴은 테스터의 선정된 테스트 사이클 (테스터 속도)에 관련되어 정의된다.
상기한 바와 같이, 실제로 생산되는 LSI 디바이스를 평가하기 위한 테스트 패턴은 LSI 디바이스의 설계 단계 시 생성된 CAD 데이터를 이용함으로써 효율적으로 생성된다. 그러나, 여러 가지 이유로 인해, 이러한 방식으로 LSI 테스터에 생성된 테스트 패턴은, 테스트 중에 LSI 다비이스의 결함을 정확하게 검출하기에 언제나 적절한 것이 아닐 수 있다. 따라서, 상기 과정을 통해 생성된 테스트 패턴을 평가하는 것이 필요하다.
종래의 기술에 있어서, 논리 시뮬레이션 데이터를 이용하여 생성된 LSI 테스터에 이용되는 테스트 패턴의 평가 시, 기본적으로 두 가지 방법이 있는데, 한 가지 방법은 실제 LSI 테스트를 이용하는 것이고, 다른 한 가지 방법은 LSI 테스터를 이용하지 않는 것이다. 실제 LSI 테스터를 이용하는 방법에 있어서, 논리 시뮬레이션 데이터에서 이벤트 기반 테스트 패턴을 추출하고 이를 사이클 기반 테스트 패턴으로 변환하는 것이 필요하다. 사이클 기반의 상기 테스트 패턴은, 테스트 패턴의 정확성을 평가하기 위해 실제 LSI 테스터에서 실행된다. 이 방법은, 고가의 LSI 테스터가 테스트 패턴의 집적도(integrity)를 평가하기 위해서만 사용되는 단점이 있다.
LSI 테스터를 사용하지 않는 방법에 있어서, LSI 테스터 시뮬레이터는 테스트 패턴을 평가하기 위해 사용된다. 또한 이 방법에 있어서, LSI 테스터 시뮬레이터는 사이클 기반으로 변환된 테스트 패턴을 디버깅한다. LSI 테스터 시뮬레이터로부터 테스트 패턴을 수신하는 LSI 디바이스의 기능을 테스트 중에 시뮬레이션하기 위해, CAD 툴을 이용한 설계 공정동안 만들어진 논리 시뮬레이터가 사용된다. 모든 평가 공정이 소프트웨어 공정을 통해 수행되므로, 이 방법은 본 평가를 완료하는 데 매우 긴 시간을 요구하는 단점이 있다.
실제 LSI 테스터를 이용하지 않는 종래 기술의 일례는 이후에 보다 상세히 설명한다. 도 1은 테스터 시뮬레이터 및 논리 시뮬레이션을 이용하여 테스터 패턴을 평가하기 위한 종래 기술의 예, 즉 모든 동작이 소프트웨어에 의해 수행되는 예이다.
도 1에 있어서, 소프트웨어로 형성된 LSI 시뮬레이터(11)는 패턴 파일(101) 및 타이밍 파일(102)로부터 LSI 테스터용으로 생성된 패턴 데이터 및 타이밍 데이터가 제공된다. 패턴 데이터 및 타이밍 데이터는 예를 들어 LSI 디바이스의 설계 단계 시 논리 시뮬레이션을 형성하는 덤프 파일(15)로부터 패턴 데이터 및 타이밍 데이터를 추출함으로써 생성된다. 논리 시뮬레이터 덤프 파일의 일례는 Verilog의 VCD(Value Change Dump)이다. 덤프 파일(15)의 데이터는 변환 소프트웨어(17)에 의해 사이클 기반 데이터로 변환되어, 상기 언급한 패턴 데이터 및 타이밍 데이터는 각각 패턴 파일(101) 및 타이밍 파일(102)에 저장된다.
LSI 테스터 시뮬레이터(11)는 LSI 테스터 하드웨어를 이용하지 않으면서 의도한 LSI 디바이스를 테스트할 테스트 패턴 또는 LSI 디바이스의 기능을 디버깅한다. LSI 테스터 시뮬레이터(11)는 패턴 정보 및 타이밍 정보를 갖는 테스트 패턴을 생성하고, 테스트할 LSI 디바이스의 논리 시뮬레이터에 테스트 패턴을 적용한다. LSI 테스터 시뮬레이터(11)는 논리 시뮬레이터로부터 결과로 얻는 출력 신호와 예상된 데이터를 비교하여, 테스트 패턴의 정확성 또는 의도한 LSI 디바이스의 성능을 판단한다.
LSI 테스트 시뮬레이터(11)는 포맷 변환기(12)에 테스트 패턴을 입력 데이터로서 제공한다. 포맷 변환기(12)는 LSI 테스터 시뮬레이터(11)로부터의 입력 데이터를 디바이스 논리 시뮬레이터(13)가 받아들일 수 있는 포맷으로 변환한다. 일반적으로, 디바이스 논리 시뮬레이터(13)는 PLI(Programming Language Interface)라 불리는 인터페이스를 포함한다. 따라서, 이 경우, 포맷 변환기(12)는 테스트 패턴을 PLI 포맷으로 변환시킨다.
디바이스 논리 시뮬레이터(13)는 LSI 디바이스의 설계 단계에 사용된 시뮬레이터이고, 논리 시뮬레이터(131) 및, 논리 시뮬레이터(131)와 통신할 수 있는 언어로 기술되는 디바이스 모델(132)로 형성된다. 디바이스 모델(132)은 테스트될 LSI 디바이스의 동작을 시뮬레이션한다. 디바이스 논리 시뮬레이터(13)는 PLI 인터페이스를 통해서 수신한 테스트 패턴을 디바이스 모델(132)로 전송하고, 디바이스 모델(132)로부터 결과로 얻은 응답을 PLI 인터페이스를 통해 포맷 변환기(14)에 제공한다. 포맷 변환기(14)는 디바이스 모델(132)의 출력을 LSI 테스터 시뮬레이터(11)에 의해 수신할 포맷으로 변환한다. LSI 테스터 시뮬레이터(11)는 포맷 변환기(14)로부터의 디바이스 출력 데이터와 예상값 데이터와 비교한다. 두 데이터가 일치하면, 테스트 패턴이 정확한 것으로 간주된다.
상기한 바와 같이 디바이스 논리 시뮬레이터를 이용한 소프트웨어 공정에 의해서만 테스트 패턴을 평가하는 경우, 매우 긴 공정 시간과 매우 많은 작업량이 필요하게 된다. 디바이스 논리 시뮬레이터가 동작하는 데 필요한 시간은 전체 공정 시간 중 가장 많은 부분을 차지한다.
그러므로, 본 발명의 목적은 전자 설계 자동(EDA) 공정을 통해 설계된 LSI 디바이스의 성능, 및 테스트 패턴이 LSI 디바이스의 설계 단계에서 개발된 CAD 데이터를 기초하여 생성되는 LSI 디바이스를 테스트하기 위한 테스트 패턴을 고속으로 평가하기 위한 반도체 집적 회로 평가 시스템을 제공하는 것이다.
본 발명의 또 다른 목적은 실제 LSI 테스트를 사용하지 않으면서, LSI 디바이스가 실제로 생산되기 전에 LSI 디바이스를 테스트하기 위한 테스트 패턴이 완료될 수 있도록 하기 위해, LSI 디바이스의 설계 단계 시 개발된 CAD 데이터를 기초로 생성되어 LSI 디바이스를 테스트하기 위한 테스트 패턴을 고속으로 평가하기 위한 반도체 집적 회로 평가 시스템을 제공하는 것이다.
본 발명의 또 다른 목적은 소형의 전용 하드웨어를 이용하여, LSI 디바이스의 설계 단계에서 개발된 CAD 데이터를 기초로 생성되어 LSI 디바이스를 테스트하기 위한 테스트 패턴을 고속으로 평가하기 위한 반도체 집적 회로 평가 시스템을 제공하는 것이다.
본 발명의 또 다른 목적은 LSI 디바이스의 설계 단계에서 개발된 CAD 데이터를 기초로 생성되어 LSI 디바이스를 테스트하기 위한 테스트 패턴을 평가하기 위해, 소형의 전용 하드웨어로 형성된 가속기와, 그래픽 표시 및 논리 시뮬레이션 기능을 갖는 워크 스테이션을 구비하는 반도체 집적 회로 평가 시스템을 제공하는 것이다.
본 발명의 반도체 집적 회로 평가 시스템에 있어서, 전자 설계 자동(EDA) 공정을 통해 설계된 LSI 디바이스의 기능은 디바이스 논리 시뮬레이터를 이용하여 컴퓨터로 테스트된다. 디바이스 논리 시뮬레이션을 실행시킴으로써 얻게 되는 이벤트 데이터는 덤프 파일에 저장된다. LSI 테스터에 사용되는 테스트 패턴은 덤프 파일의 데이터로부터 변환된 패턴 데이터 및 타이밍 데이터를 이용함으로써 생성된다. 테스트 패턴의 출력 핀의 파형은 선정된 타이밍 관계에 있는 덤프 파일에 의해 생성된 출력 핀의 파형과 비교된다. 덤프 파일에 의해 생성된 파형 대신, 테스트 패턴과 비교할 논리 시뮬레이터의 출력 파형을 사용하는 것도 가능하다. 만일 두 출력 파형이 서로 일치하면, 테스트 패턴이 적절한 것이거나 의도한 디바이스 기능이 만족된 것으로 판단한다.
본 발명의 반도체 집적 회로 평가 시스템에 따르면, 전자 설계 자동(EDA) 공정을 통해 설계된 LSI 디바이스를 테스트 하기 위한 테스트 패턴은, LSI 디바이스의 설계 단계에서 생성된 설계 데이터에 기초하여 저비용으로 고속으로 평가된다. 테스트 패턴 평가 시스템에 있어서, 테스트 패턴은 상기 시스템에 소형의 전용 하드웨어에 의해 평가되고, 이 테스트 패턴은 저비용으로 고속으로 평가되므로, 테스트 패턴 및 LSI 디바이스의 성능은 실제 LSI 디바이스의 생산 이전에 테스트될 수 있다.
도 1은 소프트웨어로 형성된 디바이스 논리 시뮬레이터를 이용한 종래 기술의 테스트 패턴 평가 방법을 도시하는 개략도.
도 2a는 본 발명의 반도체 집적 회로 평가 시스템의 기본 구조를 도시하는 블럭도이고, 도 2b는 도 2a의 평가 시스템과 동일한 기능을 갖는 LSI 테스터를 도시하는 개략도.
도 3은 설계 단계, 평가 단계, 및 생산 및 테스트 단계로부터 반도체 집적 회로의 전체적인 생산 공정, 및 이 생산 공정과 본 발명의 반도체 집적 회로 평가 시스템의 관계를 도시하는 개략도.
도 4는 본 발명의 반도체 집적 회로 평가 시스템의 보다 상세한 구조, 및 본 평가 시스템의 구조와 반도체 집적 회로 설계 공정에 관련된 소프트웨어 및 데이터 간의 관계를 도시하는 블럭도.
도 5는 본 발명의 반도체 집적 회로 평가 시스템의 동작을 도시하는 파형도.
도 6은 논리 데이터를 참조하여 본 발명의 반도체 집적 회로 평가 시스템의 동작을 도시하는 개략도.
도 7은 본 발명의 반도체 집적 회로 평가 시스템의 보다 상세한 구조를 도시하는 블럭도.
도 8은 본 발명의 반도체 집적 회로 평가 시스템의 이벤트 FIFO에 저장된 이벤트 데이터에 대응하는 신호 파형의 이미지를 도시하는 파형도.
＜도면의 주요 부분에 대한 부호의 설명＞
20 : 반도체 집적 회로 평가 시스템
22 : 가속기
23 : 디바이스 모델
24 : 공학 워크 스테이션(EWS)
25 : 논리 시뮬레이터
26 : 점검 시스템
27 : 덤프 파일
30 : LSI 테스터
32 : 디바이스 모델
34 : 네트 리스트
본 발명의 실시예는 도면을 참조하여 설명된다. 도 2a는 본 발명의 반도체 집적 회로 평가 시스템에 일체화된 점검 시스템(26)의 기본 구조를 도시하는 블럭도이다. 점검 시스템(26)의 필수 블럭으로서, 도 2의 일례는 반도체 집적 회로 평가 시스템(20), 디바이스 모델(23), 논리 시뮬레이터(25), 및 논리 시뮬레이션으로부터 얻게 되는 덤프 파일(27)을 도시한다. 본 발명의 반도체 집적 회로 평가 시스템(20)은 공학 워크 스테이션(EWS)(24) 및 가속기(22)로 형성된다. 이후에 보다 상세히 설명할 것이지만, EWS(24)은 주로 시뮬레이터에 의해 구성되고, 가속기(22)는 고속 프로세싱을 달성하기 위해 전용 하드웨어에 의해 구성된다. 도 2b는 도 2a의 점검 시스템과 동일한 기능을 갖는 LSI 테스터를 도시하는 개략도이다. LSI 테스터(30)는, 본 디바이스에 테스터 패턴을 적용함으로써 실제 LSI 디바이스에 디바이스 테스트를 수행하는데, 이는 도 2a의 점검 시스템에 의해 수행되는 테스트와 동일하다.
도 2a의 점검 시스템에 의하면, LSI 디바이스의 성능뿐만 아니라 EDA 환경에서 설계된 LSI 디바이스를 평가하기 위한 테스트 패턴을 평가하는 것이 가능하다. 점검 시스템은, 실리콘 웨이퍼 상에 상기 반도체 디바이스들이 실제로 제조되기 전에 반도체 디바이스들을 보다 바람직하게 평가하는 것이 가능하다. 또한, 점검 시스템은 상기 LSI 디바이스들이 실제로 생산되기 전에 LSI 디바이스들을 보다 바람직하게 평가하기 위한 테스트 패턴을 완성하는 것이 가능하다. 도 2a의 일례에 있어서, 워크 스테이션(EWS, 24)은 논리 시뮬레이터(25)로부터 또는 덤프 파일(27)로부터 입력 데이터를 수신할 수 있다.
워크 스테이션(EWS, 24)이 논리 시뮬레이터(25)로부터 입력 데이터를 수신하는 경우에 있어서, 디바이스 모델(23) 및 논리 시뮬레이터에 의해 시뮬레이션되는 설계된 반도체 디바이스는 EWS(24)에 주어진다. EWS(24)은 시뮬레이션된 반도체 디바이스에 테스트 패턴을 제공하고, 본 디바이스의 결과로 얻는 응답 신호는 가속기(22)에 의해 평가된다. 워크 스테이션(EWS, 24)이 덤프 파일(27)로부터 입력 데이터를 수신하는 경우에 있어서, 반도체 디바이스의 설계 단계 시 디바이스 논리 테스트 시뮬레이션을 실행함으로써 얻게 되는 데이터는 덤프 파일(27)로부터 EWS(24)에 제공된다. 덤프 파일(27)로부터의 데이터 중 디바이스 출력 신호들은 가속기(22)에 의해 평가된다. 디바이스 논리 테스트 시뮬레이터의 덤프 파일들의 예들은 IEEE의 VCD(Value Change Dump)의 Verilog 및 STIL(Standard Test Interface Language)를 포함한다.
설계, 평가, 생산 테스트 단계들을 포함하는 반도체 집적 회로들의 전체적인 생산 공정, 및 본 발명의 반도체 집적 회로 평가 시스템 간의 관계가 도 3의 개략도에 도시되어 있다. 도 3의 왼쪽 끝과 중앙 부근 사이에 도시된 공정은 반도체 디바이스의 CAD 설계 단계 및 시뮬레이션된 테스트 단계를 나타낸다. 도 3의 중앙 부근 및 오른쪽 끝 사이에 도시된 공정은 디바이스 생산 단계 및 테스트 단계를 나타낸다. 본 발명의 반도체 집적 회로 평가 시스템(20)은 공정 시 디바이스 설계 단계로 유도된다. 반도체 집적 회로 평가 시스템(20)은, 고속으로 평가된 테스트 패턴을 이용하여 설계된 반도체 디바이스의 기능뿐만 아니라 반도체 디바이스를 테스트하기 위한 테스트 패턴을 평가한다.
설계 단계의 초기 일부로, CAD 설계를 수행함으로써, 하드웨어 기술 언어(HDL)에 의해 표현된 디바이스 설계 데이터(32) 및 설계된 디바이스를 테스트하기 위한 테스트 신호 데이터(31)가 생성된다. 고수준 언어로 기술된 데이터(31 및 32)는 논리 시뮬레이터(25) 및 실리콘 컴파일러(33) 공정을 통해 게이트 레벨 논리 데이터로 컴파일된다. 게이트들 간의 회로 접속을 나타내는 네트 리스트(34) 및 회로 다이어그램 데이터(35)는, 논리 시뮬레이터(25) 및 컴파일러(33)에 의해 생성되는 컴파일된 데이터에 기초하여 생성된다.
네트 리스트(34) 및 회로 다이어그램 데이터(35)에 기초하여, 실리콘 기판 상에서 본 디바이스의 물리적 레이아웃 및 와이어링 공정을 처리하기 위한 레이아웃 시뮬레이션(36) 및 본 디바이스의 물리적 파라미터들을 할당하기 위한 파라미터 시뮬레이션(37)이 구현된다. 결과적으로, 레이아웃 네트 리스트들을 나타내는 데이터(38)는 이들 시뮬레이션으로부터 얻게 된다. 이 데이터(38)에 기초하여 실리콘 기판 상에 집적 회로들을 제조하는 공정을 통해, 설계된 반도체 디바이스들이 생산된다. 이러한 방식으로 생산되는 실제의 반도체 디바이스들은 여러가지 테스트 신호들을 사용하여 LSI 테스터(30)에 의해 평가된다.
본 발명의 반도체 집적 회로 평가 시스템은, 도면의 화살표에 의해 표시되는 상기 언급된 루프의 반도체 생산 공정에 유리하게 적용된다. 본 디바이스의 물리적 레이아웃 및 물리적 파라미터를 반영하는 동작상의 타이밍을 시뮬레이션하는 시뮬레이션(36 및 37)의 결과가 예를 들어 VCD 파일(27)에 저장된다. 덤프 파일(27)의 데이터는 변환 소프트웨어(43)를 통해 테스트 패턴 데이터(LPAT)(44)로 변환된다. 상기 테스트 패턴 데이터는 패턴 데이터 및 타이밍 데이터를 포함하며, 테스트 기술 언어(TDL)(45)에 의해 표현되는 테스트 오브젝트들을 획득하기 위한 방식으로 생성된다. LPAT(44)에 저장된 테스트 패턴은 본 발명의 반도체 집적 회로 평가 시스템(20)에 의해 평가된다. 이러한 평가 공정은, 테스트 신호의 입력 패턴에 응답하는 테스트 신호의 출력 패턴 (예상값)이 대상 반도체 디바이스의 출력 신호와 일치하는 지의 여부를 모니터링함으로써 수행된다.
도 4는 본 발명의 반도체 집적 회로 평가 시스템의 구조, 및 상기 평가 시스템과, 상기 평가 시스템에 직접 관련된 소프트웨어 및 데이터 간의 관계를 도시하는 블럭도이다. 도 4에 있어서, 도 3과 동일한 부분은 동일한 도면 부호에 의해 표시된다. 그러나, 도 4의 논리 시뮬레이터(25)는 도 3의 논리 시뮬레이터(25), 컴파일러(33), 및 시뮬레이터들(36 및 37)의 전체적인 개념에 대응한다. 덤프 파일(27)로부터의 데이터는 파일(46)을 통해 반도체 집적 회로 평가 시스템(20)에 제공된다. 선택적으로, 논리 시뮬레이터(25)로부터의 데이터는 반도체 집적 회로 평가 시스템(20)에 제공된다. 또한, 반도체 집적 회로 평가 시스템(20)에는 LPAT(44) 및 TDL(45)로부터의 테스트 패턴이 제공된다.
사용자는 그래픽 사용자 인터페이스(GUI, 47)와 같은 운영 시스템을 통해서 본 평가 시스템(20)에 지시한다. 반도체 집적 회로 평가 시스템(20)은 EWS(공학 워크 스테이션, 24), 가속기(22), 및 인터페이스 카드(28)를 포함한다. EWS(24) 및 가속기(22)는 테스터 에뮬레이터로서 기능한다. 또한, EWS(24)은 인터페이스 카드(28)를 통해 가속기(22)를 제어하기 위한 가속기(22) 드라이버 소프트웨어를 포함한다. 가속기(22)의 구조 및 동작은 이후에 상세히 설명할 것이다.
본 발명의 반도체 집적 회로 평가 시스템의 동작의 일례가 도 5의 파형도로 도시되어 있다. 사용자는 GUI(47) 화면 상으로 테스트 시작 커맨드를 초기화하고, 그에 의하여 TDL(45) 및 LPAT(44)로부터의 테스트 패턴이 본 평가 시스템에 제공된다. 테스터 에뮬레이터가 활성화된다. 도 5의 예는, 예로 든 테스트 파형들이 반도체 디바이스 핀들(1 내지 3)에 인가될 때, (화살표에 의해 표시되는) 스트로브 신호들의 타이밍에서의 반도체 디바이스 핀(4)의 출력이 본 파형에 나타나는 고레벨 또는 저레벨인 상황을 도시한다.
도면에 도시되는 바와 같은 테스트 파형들은 논리 시뮬레이터(25)를 통해 디바이스 모델(23)에 주어지고, 디바이스 모델의 핀(4)에서의 결과로 얻는 출력이 테스터 에뮬레이텨의 핀(4)에서의 출력과 비교된다. 선택적으로, 덤프 파일(27)의 핀(4)의 출력 데이터는 테스터 에뮬레이터의 핀(4)의 출력과 비교된다. 이러한 배치는 설계된 반도체 디바이스의 동작 및 반도체 디바이스를 테스트하는 테스트 패턴들을 평가하는 것이 가능하다. 만일 그 비교에서 두 데이터가 서로 일치하다는 결과를 얻게 되면, 이는 테스트 패턴이 적절하다는 것을 의미한다. 만일 데이터가 서로 다르다면, 테스트 패턴이 적절하지 않거나 반도체 디바이스의 동작 중에 오류가 있다는 것을 의미한다. 또한, 테스트 파형이, 핀(1)의 파형에 도시된 바와 같이 선정된 최소 펄스 폭보다 더 적은 펄스 폭을 갖는 경우, 본 시스템은 테스트 패턴 중의 오류를 검출한다. 상기 오류 정보는 파일(51)에 저장된다.
또한, 본 발명의 반도체 집적 회로 평가 시스템의 동작의 일례가 도 6을 참조하여 설명된다. LPAT(44)로부터의 테스트 패턴 데이터는 테스터 에뮬레이터(53)에 의한 이벤트 기반 커맨드 및 데이터로 분류된다. 도 6에 있어서, 참조 기호 "VGC"는 벡터 생성기 제어기를 가리키고, 이 예에서는 "NOP"를 가리킨다. 참조 기호 "RATE"는 인접한 테스트 펄스들 간의 시간 간격에 기초한 각 테스터 속도를 정의하는 속도 생성기를 표시한다. 참조 기호 "TTB"는 "1" 및 "0"에 의한 테스트 패턴을 표현하는 진리표 버퍼를 가리킨다. 참조 기호 "FP"는 지연 시간에 기초한 테스터 속도에서의 각 신호 타밍밍을 정의하는 프레임 프로세서를 가리킨다. 도 5의 예와 유사하게도, 도 6의 예는 반도체 디바이스의 출력 핀(4)에서의 데이터를 도시한다.
테스터 에뮬레이터(53)로부터의 데이터는 이벤트 FIFO(first-in-first-out)(54)에 제공된다. 논리 시뮬레이터(25) 또는 덤프 파일(27)로부터의 데이터는 본 디바이스 입력 데이터로서 평가 시스템(20)에 제공된다. 덤프 파일(27)로부터의 데이터가 이벤트 디코더(56)를 통해 이벤트 FIFO(57)에 공급되는 반면, 논리 시뮬레이터(25)로부터의 데이터는 이벤트 FIFO(57)에 곧바로 공급된다. 테스터 에뮬레이터(53) (도 7에서의 에뮬레이터(62)), 이벤트 FIFO(54 및 57), 및 이벤트 포맷 에뮬레이터(63) (도 7)는 가속기(22) 내에 하드웨어로서 구성된다. FIFO(54 및 57) 각각으로부터의 출력 데이터는 비교기(55)에 의해 서로 비교된다. 이러한 동작은 다른 이벤트 데이터와, 초기에 도달된 이벤트 데이터를 비교함으로써 수행된다. 비교의 결과는 파일(58)에 저장된다.
본 발명의 반도체 집적 회로 평가 시스템(20)의 가속기(22)의 상세한 구조의 일례가 도 7의 블럭도에 도시되어 있다. EWS(24)으로부터의 테스트 패턴 데이터 및 논리 시뮬레이터(25) 또는 덤프 파일(27)로부터의 데이터는 버스(61)를 통해 각각 테스터 시뮬레이터(62) 및 이벤트 포맷 에뮬레이터(63)에 제공된다. 테스터 에뮬레이터(62)는 핀 번호 및 패턴 깊이의 두 방면에 따라 형성되는 필드를 갖게 되어, 패턴 시퀀서(68)를 통해 생성되는 데이터 필드(66, 67, 69, 및 71)에 도 6을 참조하여 기술된 데이터를 형성시킨다. 이러한 이벤트 데이터는 이벤트 연산기(72)를 통해 FIFO(54)에 공급된다.
유사하게, 이벤트 포맷 에뮬레이터(63)에서는, 이벤트 데이터가 패턴 깊이 및 핀 번호의 방향에 따라 덤프 파일 필드(74)에 형성된다. 이벤트 데이터는 이벤트 연산기(75)를 통해 FIFO(57)에 공급된다. FIFO(54) 및 FIFO(57)로부터 유도된 이벤트는 선정된 시간 기준에 관하여 비교기(55)에 의해 서로 비교된다. 더욱이 비교 결과가 핀 상태(83 및 85)에 인가되어, 합격/패스의 비교 결과(81)를 산출해낸다. 패턴 오류(73) 및 타이밍 오류(77)는 FIFO(54) 및 FIFO(57)로부터의 출력 데이터로부터 비교없이 곧바로 검출된다.
FIFO(54) 및 FIFO(57)로부터의 이벤트 데이터를 얻는 동작 및 비교기(55)에 의한 데이터 간의 비교를 도 6, 7 및 8을 참조하여 상세히 설명한다. 상기 언급한 바와 같이, 이벤트 FIFO(54)는, 디바이스 핀 신호 (본 예에서는, 출력 핀(4))와 같이, 테스터에 의해 생성되는 테스트 신호인 에뮬레이션된 정보를 저장한다. 도 6에 도시된 바와 같이, 이 정보의 내용은 (3ns, 13ns와 같은) 타이밍, 및 (예상값, 고, 또는 저) 이벤트 유형을 포함한다. 또한, 이벤트 FIFO(57)는, 시뮬레이션된 데이터를 저장하는 덤프 파일 (덤프 파일(46)) 또는 논리 시뮤레이터(25)로부터 수신하는 유사한 정보를 저장한다.
그러므로, 이벤트 FIFO(54) 및 이벤트 FIFO(57)는 반도체 디바이스의 공통 핀들 에서 정보를 저장한다. 이벤트 FIFO(54)는 테스트 패턴과 연관된 정보를 저장하고, 이벤트 FIFO(57)는 반도체 디바이스의 입출력 파형과 연관된 정보를 저장한다. 도 8은 이벤트 FIFO(54 및 57)에 저장된 이벤트 정보에 대응하는 신호 파형들의 이미지를 도시한다. 도 8a는 디바이스 정보를 도시하고, 도 8b는 테스트 패턴 정보를 도시한다.
도 6의 이벤트 비교기(55)는 이벤트 FIFO들(54 및 57)의 출력으로부터 이벤트 정보를 각각 수신한다. 이러한 이벤트 정보는 각각 "3ns:예상 H" 및 "0ns:설정 1"을 나타낸다. 이벤트 정보 및 이벤트 정보간의 타이밍 관계를 주시하여, 다른 타이밍보다 빠른 타이밍을 나타내면, 이벤트 정보 "0ns:설정 1"이 FIFO(57)로부터 추출된다. 결과적으로, "10ns:설정 0"을 나타내는 다음 이벤트 정보가 FIFO(57)의 출력에서 나타난다. 바로 이 때, 이벤트 FIFO(54)의 출력에서의 이벤트 정보가 그로부터 추출되지 않으면, 정보 "3ns:예상 H"는 FIFO(54)의 출력으로 남게 된다. 이벤트 정보로 얻게 된 "0ns:설정 1"이 디바이스 핀으로 설정되면, 파일(58)의 상태 데이터는 "1"로 설정된다. 이러한 이벤트 정보는 설정 이벤트를 가리키고, 비교기에 의해 비교가 이루어지지 않으므로, 파일(58)의 이러한 상태 결과는 "합격"으로 마크된다.
다음으로, 비교기(55)에 의해 주어진 정보 "3ns:예상 H" 및 "10ns:설정 1" 사이의 타이밍 관계가 연구되고, 전자의 정보는 후자보다 앞서는 타이밍을 나타내기 때문에 이벤트 FIFO(54)로부터 추출된다. 이 정보는 비교 이벤트를 나타내므로, 이전 사이클에서 설정된 핀 상태 데이터 "1"은 이 이벤트 정보의 예상값 H와 비교된다. 비교 결과는 일치를 나타내는, "합격" 결과는 파일(58)의 결과 열에 기록된다. 상기한 바와 같이, 디바이스 이벤트 정보가 설정 이벤트를 나타내는 경우, 이벤트 정보의 값은, 비교가 수행되지 않고 파일(58)에 저장된다. 그 다음, 설정 이벤트 후에 즉시 테스터 에뮬레이터로부터 수신하는 비교 이벤트가 있다면, 설정 이벤트의 값은 비교 이벤트에서의 예상값과 비교된다. 상기 시퀀스에서 이벤트 FIFO(54) 및 FIFO(57)의 출력에서의 이벤트 정보를 비교함으로써, 테스트 패턴 평가 및 디바이스 성능 평가를 달성하는 것이 가능하다.
LSI 테스터는 테스트할 디바이스의 핀의 최대 수에 대응하는 테스트 채널을 포함하여야 하는데, 그 범위는 124 내지 1024이다. 각 테스트 채널은 테스트 패턴 발생기를 포함하고, 다른 테스트 채널과 동시에 동작한다. 비용의 측면에서, 본 발명의 반도체 집적 회로 평가 시스템에서의 LSI 테스터의 테스트 채널 전부에 대응하는 신호 프로세싱 회로를 일체화하는 것은 불합리하다. 따라서, 도 7의 반도체 집적 회로 평가 시스템의 바람직한 실시예에서는, 수개의 핀 또는 수십개의 핀을 처리하기 위한 신호 프로세싱 회로, 및 테스트 패턴의 패턴 깊이보다 용량이 실질적으로 적은 신호 프로세싱 회로에 대응하는 메모리가 사용된다. 이러한 구성으로, 테스터 패턴 평가 및 디바이스 성능 평가는 핀 수 및 패턴 길이를 비용을 증가시키지 않도록 선정된 소형 크기로 분할함으로써 다수의 회수로 수행되어, 테스트 비용 및 테스트 성능 간의 바람직한 균형을 이루게 된다.
상기 설명한 바와 같이, 본 발명의 반도체 집적 회로 평가 시스템에 따르면, 설계 단계 시 CAD 데이터를 기초하여 생성된 LSI 디바이스 테스트용 테스트 패턴이 고속으로 평가된다. 본 발명의 평가 시스템을 사용함으로써, LSI 디바이스가 생산되게 될 때, 테스트 패턴이 준비된다. 따라서, LSI 디바이스를 신속하게 시장에 내놓을 수 있다. 또한, 본 발명의 평가 시스템에 따르면, 실제의 LSI 테스터를 이용하지 않고 고속에서 소형의 전용 하드웨어로 테스트 패턴을 시험하는 것이 가능하다.

Claims (9)

  1. 반도체 집적 회로 평가 시스템에 있어서,
    테스트 중인 디바이스를 테스트하기 위한 상기 디바이스에 적용될 입력 패턴, 및 상기 입력 패턴에 응답하여 테스트 중인 상기 디바이스의 출력 신호와 비교하기 위한 예상값 패턴으로 구성된 테스트 패턴을 저장하기 위한 테스트 패턴 파일;
    상기 테스트 패턴 파일로부터 상기 선정된 양의 테스트 패턴을 수신함으로써 테스터 이벤트 정보를 저장하기 위한 제1 메모리;
    상기 제1 메모리로부터 상기 선정된 양의 테스터 이벤트 정보를 수신하고, 상기 테스터 이벤트 정보를 수신하기 위해 상기 테스터 이벤트 정보를 추출하기 위한 제1 FIFO(first-in-first-out);
    컴퓨터 원용 설계 공정을 통해 생성되는 상기 디바이스의 설계 데이터에 기초하여, 테스트 중인 상기 디바이스의 논리 시뮬레이션으로부터 얻어진 선정된 양의 이벤트 정보를 수신함으로써 디바이스 이벤트 정보를 저장하기 위한 제2 메모리;
    상기 제2 메모리로부터 상기 선정된 양의 디바이스 이벤트 정보를 수신하고, 상기 디바이스 이벤트 정보를 수신하기 위해 상기 디바이스 이벤트 정보를 추출하기 위한 제2 FIFO(first-in-first-out);
    상기 제1 FIFO 및 상기 제2 FIFO로부터의 상기 이벤트 정보를 비교하기 위한 비교기; 및
    상기 비교기로부터의 비교 결과를 생성하기 위한 수단
    을 포함하는 반도체 집적 회로 평가 시스템.
  2. 제1항에 있어서, 상기 제1 FIFO 및 상기 제2 FIFO, 비교기, 및 상기 비교 결과를 생성하기 위한 수단은 하드웨어로 구성되는 반도체 집적 회로 평가 시스템.
  3. 제1항에 있어서, 상기 테스트 패턴은 워크 스테이션을 통해서 액세스되고, 상기 테스트 패턴은 상기 워크 스테이션의 제어 하에 상기 제1 메모리에 전송되는 반도체 집적 회로 평가 시스템.
  4. 제1항에 있어서, 상기 제1 FIFO, 상기 제2 FIFO, 상기 비교기, 및 상기 비교 결과를 생성하는 수단이 하드웨어 가속기를 형성하도록 하드웨어로 구성되고,
    상기 테스트 패턴의 평가 및 테스트 중인 상기 디바이스에 대해 시뮬레이션된 테스트가 상기 하드웨어 가속기 및 상기 워크 스테이션 간의 상호 작용에 의해 수행되는 반도체 집적 회로 평가 시스템.
  5. 제1항에 있어서, 상기 제1 메모리 및 상기 제1 FIFO 사이에 제공되는 제1 이벤트 연산기, 및 상기 제2 메모리 및 상기 제2 FIFO 사이에 제공되는 제2 이벤트 연산기를 더 포함하는 반도체 집적 회로 평가 시스템.
  6. 제1항에 있어서, 상기 제1 FIFO의 출력에서의 데이터 및 상기 제2 FIFO의 출력에서의 데이터 간의 이벤트들 중 보다 초기의 타이밍을 나타내는 데이터를 저장하기 위한 데이터 파일을 더 포함하는 반도체 집적 회로 평가 시스템.
  7. 제1항에 있어서, 상기 제1 FIFO의 출력에서의 데이터 및 상기 제2 FIFO의 출력에서의 데이터 간의 이벤트들 중 보다 초기의 타이밍을 나타내는 데이터가 상기 데이터 파일에 저장되고,
    상기 데이터 파일에 저장된 상기 데이터가 디바이스 이벤트 데이터일 때, 상기 디바이스 이벤트를 상기 디바이스 이벤트 데이터 직후에 도달하는 테스터 이벤트 데이터의 비교 이벤트의 예상값과 비교하여, 상기 비교 결과로서 상기 두 값이 일치하는 지의 여부를 결정하여 상기 테스트 패턴을 평가하는 반도체 집적 회로 평가 시스템.
  8. 제1항에 있어서, 상기 테스트 패턴 파일에 저장된 상기 테스트 패턴은, 반도체 디바이스의 동작의 논리 시뮬레이션을 수행함으로써 얻어진 데이터를 저장하는 덤프 파일로부터의 데이터에 기초하여 생성되되, 상기 논리 시뮬레이션은 상기 반도체 디바이스의 컴퓨터 원용 설계 공정에서 생성된 설계 데이터에 기초하여 수행되는 반도체 집적 회로 평가 시스템.
  9. 제1항에 있어서, 상기 제1 FIFO, 상기 제2 FIFO, 상기 비교기, 및 상기 비교 결과를 생성하기 위한 수단은 하드웨어 가속기를 형성하도록 하드웨어로서 구성되고,
    상기 평가 시스템은 상기 테스트 패턴 파일로부터의 상기 테스트 패턴을 이용함으로써 LSI 테스터의 기능을 에뮬레이트하는 워크 스테이션을 포함하며,
    상기 테스트 패턴 및 테스트 중인 상기 디바이스에 대해 시뮬레이션된 테스트 평가가 상기 하드웨어 가속기 및 상기 워크 스테이션 간의 상호 작용에 의해 수행되는 반도체 집적 회로 평가 시스템.
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