JP3662439B2 - 半導体試験用データ処理装置及び方法並びに半導体試験装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
【０００２】
本発明は、半導体装置の試験に係り、特に半導体装置の試験時に使用するテストデータを作成する半導体試験用データ処理装置及び方法に関する。
【従来の技術】
【０００３】
近年、集積回路，大規模集積回路（以下、ＬＳＩと言う）の小型化，高集積化に伴いＬＳＩ等の動作検証を行なう半導体装置のテストが重要になってきている。半導体装置のテストは、半導体設計時にソフトウエアで仮想的に機能動作を行なった結果を所定の時間単位で採取した情報であるシミュレーションデータを利用して行われ、時間軸に対応するシミュレーションデータをサイクル（周期）軸に対応するテストデータに加工して、そのテストデータを利用してテスタで行なうのが一般的である。そのシミュレーションデータをテストデータに加工する方法には、シミュレーションデータを特定の時間でサンプリングすることにより一定周期毎のテストデータに加工する方法がある。
【０００４】
ここで、図１６，図１７を利用して従来のシミュレーションデータをテストデータに加工する手順を説明する。図１６はシミュレーションデータをテストデータに加工する手順を示す一例のフローチャートであり、図１７はシミュレーションデータのイベント情報及びテストデータのサイクル情報の一例の説明図を示す。ここで、シミュレーションデータのイベント情報とはシミュレーションデータのタイミング情報であり、テストデータのサイクル情報とはシミュレーションデータを特定時間でサンプリングして求めた一定サイクル毎のイベント情報である。
【０００５】
ここで、図１７（Ａ）に示すような入力端子１０１，１０２及び出力端子１０３を有するＬＳＩ１００の動作検証を行なう手順を図１６のフローチャートに従って説明する。ステップＳ１００では、ＬＳＩ１００の機能を仮想的にソフトウエアで機能動作させた時にそのＬＳＩ入出力端子１０１〜１０３に現れる図１７（Ｂ）に示すシミュレーションデータのタイミング図から信号のイベント（変化）の情報を採取する。
【０００６】
図１７（Ｂ）は、ＬＳＩ１００のシミュレーションデータのタイミング図を示し、入力端子１０１，１０２に図１７（Ｂ）に示す入力端子１０１，１０２の信号を入力すると、出力端子１０３に図１７（Ｂ）に示す出力端子１０３の信号が出力されることを示している。
【０００７】
ステップＳ１００に続いてステップＳ１１０に進み、図１７（Ｂ）のシミュレーションデータのイベント情報を特定時間でサンプリングしてテストデータを求めるために必要な図１７（Ｄ）に示すテストタイミング情報を作成する。図１７（Ｄ）のテストタイミング情報は、テストタイミング情報が複数ある場合に各テストタイミング情報を識別するためのタイミングナンバ（以下、ＴＮＯという）と、シミュレーションデータのイベント情報をサンプリングするサンプリング時間を示すサイクル（ＣＹＣＬＥ）情報と、入力端子１０１，１０２及び出力端子１０３のサンプリング時間毎の信号の変化の様子を表すイベント識別とを含んでいる。ここで、イベント識別とはサンプリング時間毎の信号の変化の様子を識別するための情報であり、例えばＮＲＺ（Ｎｏｎ Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ）波形やＲＺ（Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ）波形であることを示す。
【０００８】
ステップＳ１１０に続いてステップＳ１２０に進み、ステップＳ１１０で作成された図１７（Ｄ）のテストタイミング情報に従って、図１７（Ｂ）のシミュレーションデータをサンプリングしてステップＳ１３０に進む。ステップＳ１３０では、ステップＳ１２０でサンプリングされたシミュレーションデータから図１７（Ｃ）に示すテストデータが作成される。ここで、テストデータはサンプリング時間毎の入力端子１０１，１０２の入力信号及び出力端子１０３の出力信号と、サンプリングに使用したテストタイミング情報のＴＮＯを含んでいる。
【０００９】
以上のように、シミュレーションデータからテストデータが作成されているのであるが、図１７の例は図１７（Ｂ）のシミュレーションデータのタイミング図に示すように、イベントのタイミングが５ｎｓ（ナノセカンド）１種類であるため、図１７（Ｄ）に示すテストタイミング情報は１種類である。
【００１０】
以上のようにして作成したテストデータを利用してテスタ等によりＬＳＩテストを行なっていた。
【発明が解決しようとする課題】
【００１１】
しかしながら、シミュレーションデータを特定の時間でサンプリングしてテストデータに加工する方法は、取り扱うシミュレーションデータのイベント情報に対応したテストタイミング情報をタイミングテンプレートとしてあらかじめ複数個作成しておかなけらばならない。しかも、そのテストタイミング情報が正確に作成されていないと適切な位置でサンプリングが行われず、作成されたテストデータにイベント情報の見落としやイベント時間のずれ等が発生し、テストデータから元のシミュレーションデータへの加工ができないという問題があった。
【００１２】
また、シミュレーションデータをテストタイミング情報に従ってサンプリングしてテストデータに加工する方法により作成したテストデータは、シミュレーションデータとテスタとの間の測定精度の整合について考慮されていないため測定精度の整合が不十分となるという問題と、シミュレーションデータに含まれているテスタの測定精度を超える精度の不確定イベントの検証について考慮されていないためテスタの測定精度を超える精度の不確定イベントの検証ができないという問題とがあった。
【００１３】
さらに、半導体装置のテストのサイクル時間が短い場合、入力／出力状態を切り換えるのに必要なＩ／Ｏデットバンド時間が確保されず、正確なテストが行なえないという問題があった。
【００１４】
本発明は、上記の点に鑑みなされたもので、半導体装置のテスト時に正確なテストデータの生成及びシミュレーションデータとテストデータとの相互間の変換が容易に可能であり、そのテストデータを半導体試験装置で使用するときに、シミュレーションデータ精度と半導体装置用テスタ精度との検証，不確定イベント及びＩ／Ｏデットバンドの検証を行なうことが可能となる半導体試験用データ処理装置及び方法並びに半導体試験装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
そこで、上記課題を解決するため、請求項１記載の本発明は、半導体装置を試験するためのテストデータを処理する半導体試験用データ処理装置において、前記半導体装置の機能をソフトウエアで仮想的に動作させたときに前記半導体装置内部で発生した状態の変化を時間軸で記録したシミュレーションデータとして入力するイベント情報記憶部と、前記取り込んだシミュレーションデータから前記状態が変化した時刻と変化の状態とを生成するタイミング情報記憶部と、前記生成された時刻と変化の状態から前記テストデータを生成するテストデータ記憶部とを有することを特徴とする。
【００１６】
このように、シミュレーションデータを入力して、前記シミュレーションデータから前記状態が変化した時刻と変化の状態とを生成するタイミング情報記憶部と、前記生成された時刻と変化の状態から前記テストデータを生成するテストデータ記憶部とを有することにより、予めサンプリング情報を作成することなくシミュレーションデータから必要な情報を取り出し、処理を行なってテストデータに加工することが可能となり、工程短縮が可能となる。
【００１７】
また、請求項２記載の発明は、半導体装置を試験するためのテストデータを処理する半導体試験用データ処理方法において、前記半導体装置の機能をソフトウエアで仮想的に動作させたときに前記半導体装置内部で発生した状態の変化を時間軸で記録したシミュレーションデータとして入力する工程と、前記取り込んだシミュレーションデータから前記状態が変化した時刻と変化の状態とを生成する工程と、前記生成された時刻と変化の状態から前記テストデータを生成する工程とを有することを特徴とする。
【００１８】
このように、時間軸で記録したシミュレーションデータから前記時刻と変化の状態とを生成するので、前記シミュレーションデータにより前記半導体装置内部で発生した状態の変化を正確に検出することが可能となり、よって、正確なテストデータの生成が可能となる。
【００１９】
また、請求項３記載の発明は、請求項１記載の半導体試験用データ処理装置において、前記シミュレーションデータから加工された前記テストデータは、元のシミュレーションデータに戻すのに十分なタイミング情報を有するデータであることを特徴とする。
【００２０】
このように、時間軸に対応したシミュレーションデータをイベント軸に対応したテストデータに変換するときに、前記シミュレーションデータにより前記半導体装置内部で発生した状態の変化を正確に検出でき、正確なテストデータの生成が可能なので、前記テストデータから元のシミュレーションデータに戻す処理も可能となる。
【００２１】
また、請求項４記載の発明は、請求項１記載の半導体試験用データ処理装置において、前記シミュレーションデータの測定精度と前記半導体装置用テスタの測定精度との差により発生する測定誤差を補正した前記テストデータを作成する手段を有することを特徴とする。
【００２２】
このように、シミュレーションデータの測定精度と前記半導体装置用テスタの測定精度との差により発生する測定誤差を補正したテストデータを作成する手段を有することにより、半導体試験の精度を上げることが可能となる。
【００２３】
また、請求項５記載の発明は、請求項１記載の半導体試験用データ処理装置において、前記タイミング情報記憶部は、前記シミュレーションデータの変化の状態及び時刻を、既に前記タイミング情報記憶部に記憶されている以前の前記シミュレーションデータの変化の状態及び時刻と比較し、前記既にタイミング情報記憶部分に記憶されている以前のシミュレーションデータの変化の状態及び時刻と異なっているときに前記シミュレーションデータの変化の状態及び時刻を前記タイミング情報記憶部に保存することを特徴とする。
【００２４】
このように、タイミング情報記憶部に記憶されている以前のシミュレーションの変化の状態及び時刻と、新しく書き込むシミュレーションの変化の状態及び時刻とを比較して、新しく書き込むシミュレーションデータの変化の状態及び時刻と重複したシミュレーションデータの変化の状態及び時刻がタイミング情報記憶部に記憶されていない場合にのみタイミング情報記憶部に新しく書き込むシミュレーションデータの変化の状態及び時刻を書き込むこと、及び、タイミング情報記憶部に記憶するシミュレーションデータの変化の状態及び時刻を識別できるようにすることで、重複するデータを格納する必要がなくなり記憶容量の節約となる。
【００２５】
また、請求項６記載の発明は、請求項４記載の半導体試験用データ処理装置において、前記半導体装置用テスタの測定精度より高精度な前記シミュレーションデータの変化の状態及び時刻を、前記半導体装置用テスタの測定精度の倍数に補正することを特徴とする。
【００２６】
このように、半導体装置用テスタの測定精度より高精度なシミュレーションデータの変化の状態及び時刻を、半導体装置用テスタの測定精度の倍数に補正することにより、半導体試験の精度が向上し、故障検出率を上げることが可能となる。
【００２７】
また、請求項７記載の発明は、請求項１，３乃至６何れか一項記載の半導体試験用データ処理装置において、前記半導体試験用データ処理装置を前記半導体装置用テスタの中に含むことを特徴とする。
【００２８】
このように、半導体試験用データ処理装置を前記半導体装置用テスタの中に含むことにより、シミュレーションデータからテストデータを生成する機能を有する半導体試験装置を提供することが可能となる。
【００２９】
また、請求項８記載の発明は、半導体装置を試験するためのテストデータを処理する半導体試験用データ処理方法において、前記半導体装置の動作をシュミレートする時間軸に対応したシミュレーションデータの入力状態と出力状態との切り替わり時間を計時する工程と、前記入力状態と出力状態との切り替わり時間が半導体装置用テスタの検出可能範囲内であるか判定する工程と、前記判定に基づいて前記シミュレーションデータを変換する工程とを有することを特徴とする。
【００３０】
このように、シミュレーションデータの入力状態と出力状態との切り替わり時間を計時し、その切り替わり時間が半導体装置用テスタの検出可能範囲内であるか判定することにより、Ｉ／Ｏデットバンドを考慮したテストデータの作成が可能となる。
【００３１】
また、請求項９記載の発明は、半導体装置を試験するためのテストデータを処理する半導体試験用データ処理装置において、前記半導体装置の動作をシュミレートする時間軸に対応したシミュレーションデータの入力状態と出力状態との切り替わり時間を計時する計時部と、前記入力状態と出力状態との切り替わり時間が半導体装置用テスタの検出可能範囲内であるか判定する判定部と、前記判定部の判定に基づいて前記シミュレーションデータを変換する変換部とを有することを特徴とする。
【００３２】
このように、シミュレーションデータの入力状態と出力状態との切り替わり時間を計時する計時部と、その切り替わり時間が半導体装置用テスタの検出可能範囲内であるか判定する判定部と、判定部による判定に基づいてシミュレーションデータを変換する変換部とを有することにより、Ｉ／Ｏデットバンドを考慮したテストデータの作成が可能となる。
【００３３】
また、請求項１０記載の発明は、請求項９記載の半導体試験用データ処理装置において、前記計時部は、前記シミュレーションデータの入力状態に含まれる最後の状態が変化した時刻と出力状態に含まれる最初の状態が変化した時刻との間隔を前記入力状態と出力状態との切り替わり時間として計時することを特徴とする。
【００３４】
このように、シミュレーションデータの入力状態に含まれる最後の状態が変化した時刻と出力状態に含まれる最初の状態が変化した時刻との間隔を計時することにより入力状態と出力状態との切り替わり時間を得ることが可能となる。
【００３５】
また、請求項１１記載の発明は、請求項１０記載の半導体試験用データ処理装置において、前記変換部は前記判定部の判定が検出可能範囲内でない場合、前記シミュレーションデータの出力状態を無効とすることを特徴とする。
【００３６】
このように、入力状態と出力状態との切り替わり時間が半導体装置用テスタの検出可能範囲内でない場合その出力状態を無効とすることにより、正確な半導体試験が可能となる。
【００３７】
また、請求項１２記載の発明は、請求項１０記載の半導体試験用データ処理装置において、前記変換部は前記判定部の判定が検出可能範囲内でない場合、前記シミュレーションデータの出力状態に含まれる最初の状態が変化する時刻を変更して、前記入力状態と出力状態との切り替わり時間を前記検出可能範囲内とすることを特徴とする。
【００３８】
このように、入力状態と出力状態との切り替わり時間が半導体装置用テスタの検出可能範囲内でない場合その出力状態に含まれる最初の状態が変化する時刻を変更することにより、前記入力状態と出力状態との切り替わり時間を前記検出可能範囲内とすることが可能となる。
【００３９】
また、請求項１３記載の発明は、請求項１０記載の半導体試験用データ処理装置において、前記変換部は前記判定部の判定が検出可能範囲内でない場合、前記シミュレーションデータの入力状態と出力状態との間に前記入力状態及び出力状態の間隔と同一な間隔を有する擬似区間を挿入して、前記入力状態と出力状態との切り替わり時間を前記検出可能範囲内とすることを特徴とする。
【００４０】
このように、入力状態と出力状態との切り替わり時間が半導体装置用テスタの検出可能範囲内でない場合、そのシミュレーションデータの入力状態と出力状態との間に擬似区間を挿入することにより、前記入力状態と出力状態との切り替わり時間を前記検出可能範囲内とすることが可能となる。
【００４１】
また、請求項１４記載の発明は、請求項１３記載の半導体試験用データ処理装置において、前記シミュレーションデータの入力状態と出力状態との間に挿入される前記擬似区間の数は、前記入力状態と出力状態との切り替わり時間と前記半導体装置用テスタの検出可能範囲との関係に基づいて決定されることを特徴とする。
【００４２】
このように、シミュレーションデータの入力状態と出力状態との間に挿入される前記擬似区間の数を前記入力状態と出力状態との切り替わり時間と前記半導体装置用テスタの検出可能範囲との関係に基づいて決定することにより、前記入力状態と出力状態との切り替わり時間を前記検出可能範囲内とすることが可能となる。
【００４３】
また、請求項１５記載の発明は、請求項９乃至１４何れか一項記載の半導体試験用データ処理装置において、前記半導体試験用データ処理装置を前記半導体装置用テスタの中に含むことを特徴とする。
【００４４】
このように、半導体試験用データ処理装置を前記半導体装置用テスタの中に含むことにより、シミュレーションデータからＩ／Ｏデットバンドを考慮したテストデータを生成する機能を有する半導体試験装置を提供することが可能となる。
【発明の実施の形態】
【００４５】
以下に、本発明の半導体試験用データ処理装置及び方法並びに半導体試験装置の実施例を図面に基づいて説明する。図１は本発明の半導体試験装置の第１実施例の構成図を示し、図２は本発明のシミュレーションデータからテストデータに加工する手順を表す一実施例のフローチャートを示し、図３はシミュレーションデータのイベント情報を示す一例のタイミング図を示し、図４は本発明のシミュレーションデータをテストデータに加工する手順を表す一例の説明図を示す。
【００４６】
まず、図１を参照して、本発明の半導体試験装置の第１実施例の構成について説明する。本発明の半導体試験装置は、半導体試験用データ処理装置１１とテスタ１９とにより構成される。半導体試験用データ処理装置１１は、記憶装置１２と、中央処理装置（以下、ＣＰＵという）１３と、イベント情報バッファ１４と、タイミング情報バッファ１５と、サイクルカウンタ１６と、テストバッファ１７とを有し、ワークステーションやパソコンで実現される。
【００４７】
ＬＳＩ１８は、動作検証である半導体装置のテストを行なう半導体である。このＬＳＩ１８のテストを行なうために必要なシミュレーションデータは、予めソフトウエアで仮想的に機能動作させた結果として用意されていることとする。実際に、ＬＳＩ１８に電気信号を与えて半導体装置のテストを行なうためには、前記のシミュレーションデータを半導体装置用のテスタ１９に入力する形式のテストデータに加工する必要があり、本願発明の半導体試験用データ処理装置１１で行われる。ここで、シミュレーションデータは時間軸に対応するデータであり、テストデータは特定のサイクル軸に対応するデータである。
【００４８】
ここから、図２のフローチャートに沿って説明していき、適宜図１，図３，図４を利用して説明をする。ステップＳ１０では、シミュレーションデータのイベント情報をサイクル時間毎のテストデータに連続的に処理するときに、図３（Ｆ）に示すそのイベント時間を判定するのに使用するサイクルカウンタ１６を初期化してステップＳ１１に進む。
【００４９】
ここで、シミュレーションデータのイベント情報とは、図３（Ｂ），（Ｃ），（Ｄ）に示すシミュレーションデータのタイミング情報であり、例えば、ＬＳＩ１８の入力端子２０，２１に図３（Ｂ），図３（Ｃ）に示すシミュレーションデータを入力した場合、ＬＳＩ１８の出力端子２２から図３（Ｄ）に示すシミュレーションデータが出力されることを示している。また、サイクル時間毎のテストデータとは、シミュレーションデータを図３（Ａ）の区間２０〜２５に示すようなサイクル時間を一単位とした場合のサイクル時間毎のテストデータである。
【００５０】
ステップＳ１１では、シミュレーションデータのイベント情報が格納されている記憶装置１２又は入力端子１０を介して外部（例えば、図示を省略するホストコンピュータ）より図３（Ｂ），（Ｃ），（Ｄ）に示すシミュレーションデータのイベント情報がサイクル時間毎にイベント情報バッファ１４に供給される。この時、その供給されたサイクル時間内のイベント情報の先頭データ値を図１のテストデータバッファ１７に供給して、図４（Ｂ）に示すテストパターン情報をサイクル時間毎に作成していく。
【００５１】
ステップＳ１１に続いてステップＳ１２に進み、イベント情報バッファ１４に供給されたサイクル時間毎のイベント情報が、データ変化のタイミングを表すイベント時間とデータ変化の状態（１／０，Ｈｉｇｈ／Ｌｏｗ等）を表すイベント識別とに分離される。例えば、図３（Ａ）の区間２０のイベント情報は、図４（Ａ）に示すように図３（Ｂ）の入力端子２０でイベント時間が１ｎｓ（ナノセカンド）でイベントが０から１に変化しているのでイベント識別が１であり、図３（Ｃ）の入力端子２１でイベント時間が１ｎｓでイベント識別が１である。
【００５２】
ステップＳ１２に続いてステップＳ１３に進み、ステップＳ１２で分離したイベント識別の個数（サイクル時間毎のデータ変化の個数）を調べ、波形の特徴を表すエッジ識別に変換する。ここで、エッジ識別とはサイクル時間毎の波形の特徴をＮＲＺ（Ｎｏｎ Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ）波形，ＲＺ（Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ）波形，２つのＲＺ波形を有する２ＲＺ波形，ＮＲＺ波形及びＲＺ波形を有するＦＲＥＥ波形に分類して表したものである。
【００５３】
ステップＳ１３に続いてステップＳ１４に進み、ステップＳ１２で分類したイベント時間からサイクルカウンタ１６により供給されるサイクルカウント時間を減算して、イベント時間をサイクル時間毎の相対的な時間であるエッジタイミング時間に変換する。例えば、図３（Ｂ）に示す入力端子２０の区間２１での１から０に変化するイベントのイベント時間は６ｎｓであるが、この時のサイクルカウンタ１６により供給されるサイクルカウント時間５ｎｓにより減算することでエッジタイミング時間が１ｎｓとなる。
【００５４】
ステップＳ１４に続いてステップＳ１５に進み、ステップＳ１３，１４で検出されたエッジ識別とエッジタイミングとで、図４（Ｃ）に示すサイクル時間毎のエッジ識別とエッジタイミングからなるタイミング情報が求められる。求められたタイミング情報は、区間２０のタイミング情報の場合そのままタイミング情報バッファ１５に格納されることとなるが、区間２１以降のタイミング情報の場合既にタイミング情報バッファ１５に格納されている以前のタイミング情報と今回新しく求められたタイミング情報とを比較して、今回新しく求められたタイミング情報と同じタイミング情報が既にタイミング情報バッファ１５に格納されているときはステップＳ１７に進み、格納されていないときはステップＳ１６に進む。
【００５５】
ステップＳ１６では、今回新しく求められたタイミング情報をタイミング情報バッファ１５に追加格納し、ステップＳ１７に進む。ステップＳ１７では、サイクルカウント時間にサイクル時間を加算してステップＳ１１に進む。例えば、図３のシミュレーションデータのイベント情報ではサイクル時間５ｎｓを加算している。シミュレーションデータは以上のようなフローチャートに従ってテストデータに加工される。
【００５６】
供給されるシミュレーションデータが終了した後で、タイミング情報バッファ１５に格納していたタイミング情報をテストデータバッファ１７に供給して図４（Ｂ）に示すテストパターン情報及び，図４（Ｃ）に示すタイミング情報から構成されるテストデータを作成する。テストデータは、供給されるシミュレーションデータが終了した後で、すぐにテスタ１９に供給してＬＳＩ１８の動作検証を行なっても良いし、記憶装置１２に供給して保存しても良い。
【００５７】
ここで、図４（Ａ）〜（Ｃ）について説明すると、図４（Ａ）は図３（Ｂ）〜（Ｄ）に示すシミュレーションデータから図３（Ａ）に示す区間２０のイベント情報からイベント識別とイベント時間を分離したものであり、図２に示すフローチャートのステップＳ１２に対応している。次に、図４（Ｂ）は供給されたイベント情報のサイクル時間内の最初のデータ値及びＴＮＯで構成されており、図２に示すフローチャートのステップＳ１１及びステップＳ１６に対応している。
【００５８】
次に、図４（Ｃ）はエッジ識別及びエッジタイミング時間から構成されるタイミング情報を示しており、図２に示すフローチャートのステップＳ１５に対応している。
【００５９】
このように、本発明の半導体試験用データ処理装置は、シミュレーションデータをテストデータに加工する図２に示すような連続したフローチャートを有しているため、従来のサンプリングによるシミュレーションデータの加工方法のように予めシミュレーションデータをサンプリングするために必要なサンプリングする位置情報を含むタイミング情報を作成しておく必要がなく、テストデータ作成のための工程を短縮できる。
【００６０】
また、イベント情報からイベント時間とイベント識別を分離してイベントの位置に対応したタイミング情報を作成するために、イベントの見落し及び実際のイベント時間と作成されたイベント時間とのずれを防ぐことができる。したがって、作成されたテストデータがイベントの位置に正確に対応しているために、作成されたテストデータから元のシミュレーションデータへの加工が可能となる。
【００６１】
次に、本願発明のシミュレーション精度と半導体装置用テスタ精度との検証及び不確定イベントの検証を行なう実施例について説明する。図５は本発明のテストデータの検証手順を表す一実施例のフローチャートを示し、図６は本発明の不確定イベント検証の一例の説明図を示し、図７は本発明のシミュレーション精度とテスタ精度との検証の一例の説明図を示す。ここから、図５のフローチャートに沿って説明していき、適宜図６，図７を利用して説明をする。なお、本発明のシミュレーション精度と半導体装置用テスタ精度との検証及び不確定イベントの検証を行なう半導体試験用データ処理装置の構成は図１の通りである。
【００６２】
ステップＳ２０〜ステップＳ２４は、図２のステップＳ１０〜ステップＳ１４の処理と同様なので説明を省略する。ステップＳ２５では、半導体装置のテストを行なうテスタ１９の測定精度で検証できないイベントを、不確定イベントとして検証する。ここで、不確定イベントについて図６を使用して説明する。
【００６３】
図６（Ａ），（Ｂ）に示すイベント番号１，２のイベントは、図６（Ｃ）に示すようにイベント時間が１０ｎｓ，１１ｎｓであり、イベント番号１，２のイベントの間隔が１ｎｓとなる。例えば、テスタ１９の測定精度が４ｎｓである場合、イベント番号１，２のイベントはテスタ１９の測定精度より高精度なのでテスタ１９により測定することができない。
【００６４】
このような、テスタの測定精度より高精度でテスタにより測定できないイベントを不確定イベントとする。不確定イベントは、ノイズ等の雑音のイベントである可能性があり、再シミュレーションを行う必要性を認識することができる。不確定イベントは、イベント情報バッファ１５に格納されているイベント識別及びイベント時間から検証する事ができ、不確定イベントがあると検証されるとステップＳ２７に進み、不確定イベントがないと検証されるとステップＳ２６に進む。
【００６５】
ステップＳ２５に続いてステップＳ２６に進み、イベント情報バッファ１４に格納されているイベント識別，イベント時間からシミュレーション精度とテスタ精度との検証を行なう。ここで、図７を利用してシミュレーション精度とテスタ精度との検証について説明する。
【００６６】
図７（Ａ），（Ｂ）に示すイベント番号３，４のイベントは、図７（Ｃ）に示すようにイベント時間が５１ｎｓ，８０ｎｓである。例えば、テスタ１９の測定精度が４ｎｓである場合、イベント番号４のイベントは４ｎｓ×２０＝８０ｎｓであり検証できるが、イベント番号３のイベントはイベント時間５１ｎｓの時点では検出できず、イベント時間４ｎｓ×１３＝５２ｎｓの時点で遅れてイベントを検出する。そこで、イベント番号３のイベントをテスタ精度４ｎｓの倍数である４ｎｓ×１２＝４８ｎｓ又は４ｎｓ×１３＝５２ｎｓに補正する。
【００６７】
テスタ精度より高精度のイベントは、イベント情報バッファ１５に格納されているイベント識別，イベント時間から検証する事ができる。例えば、図４（Ａ）に示すイベント識別とイベント時間では、出力端子２２のイベント時間が３及び４ｎｓなので、イベントの精度は１ｎｓである。
【００６８】
ステップＳ２６では、前記のようなテスタ精度より高精度のイベントがないと検証されるとステップＳ２７に進み、テスタ精度より高精度のイベントがあると検証されるとそのイベントをテスタ精度の倍数に補正してステップＳ２７に進む。ステップ２７では、ステップＳ２５で不確定イベントが検出された場合とステップＳ２８でテスタ精度より高精度のイベントを検出してそのイベントをテスタ精度の倍数に補正した場合とに再シミュレーションを行う必要性ありと判定し、その他の場合はサイクルカウンタ１６にサイクル時間を加算するサイクルカウント処理を行いステップＳ２１に進み処理を続ける。
【００６９】
以上のように、不確定イベント又はノイズ，スパイクのイベント等を含むテストデータを検証できること及びシミュレーション精度とテスタ精度との検証を行なうことができることによりテストデータの精度が向上し、正確な動作検証を行なうことが可能となる。
【００７０】
次に、本願発明のＩ／Ｏデットバンドの検証を行なう実施例について説明する。図８は本発明の半導体試験装置の第２実施例の構成図を示す。図９は本発明のＩ／Ｏデットバンドの検証手順を表す一実施例のフローチャートを示す。また、図１０はシミュレーションデータのイベント情報を示す一例のタイミング図を示す。
【００７１】
まず、図８を参照して、本発明の第２実施例の構成について説明する。なお、本発明の第２実施例は一部を除いて第１実施例の構成と同一であり、同一部分には同一符号を付し説明を省略する。図８の半導体試験用データ処理装置１１は、記憶装置１２と、ＣＰＵ１３と、タイミング情報バッファ１５と、サイクルカウンタ１６と、テストデータバッファ１７と、イベント情報バッファ（１）２５と、イベント情報バッファ（２）２６と、イベント情報バッファ（３）２７とを有する。なお、ＬＳＩ１８は動作検証である半導体装置のテストを行なう半導体であり、入出力端子２３の入出力状態が例えば内部に存在する制御端子により制御することが可能となっている。
【００７２】
ここから、図９のフローチャートに沿って説明していき、適宜図１０を利用して説明する。ステップＳ３０ではシミュレーションデータのイベント情報をサイクル時間毎のテストデータに連続的に処理するときに、そのイベント時間を判定するのに使用するサイクルカウンタ１６を初期化してステップＳ３１に進む。
【００７３】
ここで、シミュレーションデータのイベント情報とは、図１０（Ｂ）に示すシミュレーションデータのタイミング情報であり、例えば図８に示すＬＳＩ１８の入出力端子２３の入出力信号である。
【００７４】
ステップＳ３０に続いてステップＳ３１に進み、シミュレーションデータのイベント情報が格納されている記憶装置１２又は入力端子１０を介して外部より図１０（Ｂ）に示すシミュレーションデータのイベント情報がサイクル時間毎にイベント情報バッファ（１）２５に供給される。
【００７５】
ステップＳ３１に続いてステップＳ３２に進み、イベント情報バッファ（１）２５に供給されたサイクル時間毎のイベント情報が、データ変化のタイミングを表すイベント時間とデータ変化の状態（１／０，Ｈｉｇｈ／Ｌｏｗ，入出力状態等）を表すイベント識別とに分離される。
【００７６】
ステップＳ３２に続いてステップＳ３３に進み、ステップＳ３２で分離したイベント識別を調べて、ステップＳ３４に進む。ステップＳ３４では、入出力状態が１つ前の区間から変化している区間であるか否かを判定する。入出力状態が変化している区間であると判定すると（Ｓ３４においてＹＥＳ）、ステップＳ３５に進む。なお、入出力状態が変化している区間ではないと判定すると（Ｓ３４においてＮＯ）、ステップＳ４１に進み、イベント情報バッファ（１）２５に格納されている区間のイベント時間及びイベント識別をイベント情報バッファ（２）２６に格納した後ステップＳ４４に進む。
【００７７】
ステップＳ３５では、入出力状態が１つ前の区間から変化している区間のイベント時間及びイベント識別をイベント情報バッファ（３）２７に格納する。なお、後述するようにイベント情報バッファ（２）２６は、１つ前の区間のイベント時間及びイベント識別が格納されている。
【００７８】
例えば、図１０のタイミング図の場合、区間３０が入力状態，区間３１が出力状態であるので区間３１は１つ前の区間３０から入出力状態が変化している区間である。したがって、区間３１のイベント時間及びイベント識別がイベント情報バッファ（３）２７に格納される。なお、イベント情報バッファ（２）２６は、区間３０のイベント時間及びイベント識別が格納されている。
【００７９】
ステップＳ３５に続いてステップＳ３６に進み、イベント情報バッファ（２）２６に格納されている区間３０の最後のイベント２の時間と、イベント情報バッファ（３）２７に格納されている区間３１の最初のイベント３の時間とを比較し、入出力状態の切り替わり時間を検出する。
【００８０】
ステップＳ３６に続いてステップＳ３７に進み、ステップＳ３６で検出した入出力状態の切り替わり時間がＩ／Ｏデットバンド時間より小さいか否かを判定する。入出力状態の切り替わり時間がＩ／Ｏデットバンド時間より小さいと判定すると（Ｓ３７においてＹＥＳ）、ステップＳ３８に進む。なお、入出力状態の切り替わり時間がＩ／Ｏデットバンド時間より大きいと判定すると（Ｓ３７においてＮＯ）、ステップＳ４４に進む。
【００８１】
ステップＳ３８では、イベント情報バッファ（３）に格納されている最初のイベント時間を出力状態を維持したまま後方へシフトすることができる出力状態維持時間を検証する。例えば、出力状態維持時間の検証について図１１を利用して説明する。図１１は、出力状態維持時間の検証の一例の説明図を示す。
【００８２】
図１１のシミュレーションデータの場合、イベント情報バッファ（２）２６に格納されている最後のイベントの時間２０ｎｓと、イベント情報バッファ（３）２７に格納されている最初のイベントの時間３０ｎｓとを比較し、入出力状態の切り替わり時間１０ｎｓを検出する。例えば、Ｉ／Ｏデットバンド時間が１５ｎｓである場合、入力／出力状態を切り換えるに必要なＩ／Ｏデットバンド時間が確保されていないことになる。そこで、イベント情報バッファ（３）２７に格納されている最初のイベントの時間３０ｎｓを出力状態を維持したまま後方へシフトすることができる出力状態維持時間を検証すると、１０ｎｓ未満（４０ｎｓ−３０ｎｓ）であると検証できる。
【００８３】
ステップＳ３８に続いてステップＳ３９に進み、入出力状態の切り替わり時間をＩ／Ｏデットバンド時間より大きくするために必要な時間がステップＳ３８で検証した出力状態維持時間より小さいか否かを判定する。出力状態維持時間より小さいと判定すると（Ｓ３９においてＹＥＳ）、ステップＳ４０に進み、イベント情報バッファ（３）２７に格納されている最初のイベントの時間を後方にシフトしてステップＳ４４に進む。したがって、入出力状態の切り替わり時間をＩ／Ｏデットバンド時間より大きくすることができる。また、出力状態維持時間より大きいと判定すると（Ｓ３９においてＮＯ）、ステップＳ４２に進む。
【００８４】
例えば、図１１のシミュレーションデータの場合、入出力状態の切り替わり時間が１０ｎｓであり、Ｉ／Ｏデットバンド時間が１５ｎｓである場合、イベント情報バッファ（３）２７に格納されている最初のイベントの時間を３６ｎｓにシフトして入出力状態の切り替わり時間を１６ｎｓとする。
【００８５】
一方、図１２のシミュレーションデータの場合、入出力状態の切り替わり時間が１０ｎｓ（９０ｎｓ−８０ｎｓ）であり、Ｉ／Ｏデットバンド時間が１５ｎｓである場合、イベント情報バッファ（３）２７に格納されている最初のイベントの時間９０ｎｓを出力状態を維持したまま後方へシフトすることができる出力状態維持時間は３ｎｓ未満（９３ｎｓ−９０ｎｓ）であると検証できる。したがって、イベント情報バッファ（３）２７に格納されている最初のイベントの時間をシフトして入出力状態の切り替わり時間を１６ｎｓとすることはできない。
【００８６】
ステップＳ４２では、ステップＳ４０でのシフト処理を行なったとしても入出力状態の切り替わり時間をＩ／Ｏデットバンド時間より大きくすることができない出力区間を無効とする無効処理を行なう。例えば、図１３に示すように区間５４の入出力端子Ｂの出力を無効化する。
【００８７】
ステップＳ４２に続いてステップＳ４３に進み、無効化した出力端子を含む区間にダミーサイクルを設定することが可能であればダミーサイクルを設定する。このためには、入力状態に関係している回路が状態をサイクル時間保持する必要がある。例えば、入力状態を保持する条件としては、シフト／カウンタ回路が無い場合には外部よりネット回路ごとに設定すること、入力状態保持時間がサイクル時間より２倍以上ある場合にはネット回路ごとに入力保持時間を設定すること、状態保持形式が完全に静的（スタティック）であることが考えられる。
【００８８】
図１４はダミーサイクルを設定した場合の一例のテストサイクルベースを示す。例えば、図１４のテストサイクルベースでは、図１３の無効化された区間５４がダミーサイクル５４−１と区間５４の有効な出力端子を含む区間５４−２とに変換される。
【００８９】
ダミーサイクルを設定することが可能であれば無効化した出力端子を含む区間にダミーサイクルを設定し、そのダミーサイクルを設定した区間はダミーサイクルの次の区間に出力する。ダミーサイクルは、入出力状態の切り替わり時間とＩ／Ｏデットバンド時間との関係に基づいて設定され、その数は一つとは限らない。ダミーサイクルの数はフラグカウンタにより保持される。
【００９０】
ステップＳ４３に続いてステップＳ４４に進み、ステップＳ３２で分離したイベント情報の個数（サイクル時間毎のデータ変化の個数）を調べ、波形の特徴を表すエッジ識別に変換する。ステップＳ４４に続いてステップＳ４５に進み、ステップＳ３２で分離したイベント情報からサイクルカウンタ１６により供給されるサイクルカウント時間を減算して、イベント時間をサイクルカウンタ毎の相対的な時間であるエッジタイミング時間に変換する。
【００９１】
ステップＳ４６では、ステップＳ４４，４５で検出されたエッジ識別とエッジタイミングとで、サイクル時間毎のエッジ識別とエッジタイミングとからなるタイミング情報を求める。ステップＳ４６に続いてステップＳ４７に進み、ダミーサイクルを挿入したことによるサイクルカウント時間のずれを補正する。例えば、サイクルカウンタ１６のサイクルカウント時間からフラグカウンタにより保持されているダミーサイクルの数に対応するサイクルカウント時間を減算する。ステップＳ４８では、サイクルカウント時間にサイクル時間を加算してステップＳ３１に進む。
【００９２】
以上のように、入出力状態の切り替わり時間とＩ／Ｏデットバンド時間との関係に基づいて、出力状態維持時間に基づくイベントのシフト処理，区間の無効化，ダミーサイクルの設定を行なうことにより、半導体装置のテストのサイクル時間が短い場合にも、入力／出力状態を切り換えるのに必要なＩ／Ｏデットバンド時間が確保することができ、正確なテストを行なうことが可能である。
【００９３】
図１５は、本発明の半導体試験装置の第３実施例の構成図を示す。図１５の半導体試験用データ処理部３１は、前記図１及び図８の本発明の半導体試験装置の構成部分である半導体試験用データ処理装置１１と同様であり、半導体試験用データ処理部３１をテスタ１９内に含むことを特徴とする。
【００９４】
入力端子３０から入力されたシミュレーションデータを半導体試験用データ処理部３１によりテストデータに加工して不確定イベントの検証又はシミュレーション精度とテスタ精度との検証を行ない、図４（Ｂ）のテストパターン情報をパターンデータバッファ３２に供給し、図４（Ｃ）のテストタイミング情報をタイミングデータバッファ３４に供給する。パターンデータバッファ３２は、パターン制御部３３の制御により処理部３７にテストパターン情報を供給する。タイミングデータバッファ３４は、波形モード部３５の制御により処理部３７にテストタイミング情報を供給する。
【００９５】
処理部３７は、テスト・サイクル・カウンタ部３６と同期する方法でテストを行なうＬＳＩ１８にテストパターン情報及びテストタイミング情報を供給し、ＬＳＩ１８からの出力信号とテストパターン情報及びテストタイミング情報から求められるＬＳＩ１８出力の期待値とをＬＳＩ出力データ比較部３８で比較してＬＳＩ１８の正確な動作検証が可能となる。
【００９６】
このように、テスタの中に本発明の半導体試験用データ処理部３１を有することにより、シミュレーションデータからテストデータを作成する機能を有する半導体試験装置を接続することが可能となる。
【発明の効果】
【００９７】
上述の如く、本発明の請求項１記載の発明によれば、シミュレーションデータを入力して、前記シミュレーションデータから前記状態が変化した時刻と変化の状態とを生成するタイミング情報記憶部と、前記生成された時刻と変化の状態から前記テストデータを生成するテストデータ記憶部とを有することにより、予めサンプリング情報を作成することなくシミュレーションデータから必要な情報を取り出し、処理を行なってテストデータに加工することが可能となり、工程短縮が可能となる。
【００９８】
また、請求項２記載の発明は、時間軸で記録したシミュレーションデータから前記時刻と変化の状態とを生成するので、前記シミュレーションデータにより前記半導体装置内部で発生した状態の変化を正確に検出することが可能となり、よって、正確なテストデータの生成が可能となる。
【００９９】
また、請求項３記載の発明は、時間軸に対応したシミュレーションデータをイベント軸に対応したテストデータに変換するときに、前記シミュレーションデータにより前記半導体装置内部で発生した状態の変化を正確に検出でき、正確なテストデータの生成が可能なので、前記テストデータから元のシミュレーションデータに戻す処理も可能となる。
【０１００】
また、請求項４記載の発明は、シミュレーションデータの測定精度と前記半導体装置用テスタの測定精度との差により発生する測定誤差を補正したテストデータを作成する手段を有することにより、半導体試験の精度を上げることが可能となる。
【０１０１】
また、請求項５記載の発明は、タイミング情報記憶部に記憶されている以前のシミュレーションの変化の状態及び時刻と、新しく書き込むシミュレーションの変化の状態及び時刻とを比較して、新しく書き込むシミュレーションデータの変化の状態及び時刻と重複したシミュレーションデータの変化の状態及び時刻がタイミング情報記憶部に記憶されていない場合にのみタイミング情報記憶部に新しく書き込むシミュレーションデータの変化の状態及び時刻を書き込むこと、及び、タイミング情報記憶部に記憶するシミュレーションデータの変化の状態及び時刻に識別番号を付することにより、重複するデータを格納する必要がなくなり記憶容量の節約となる。
【０１０２】
また、請求項６記載の発明は、半導体装置用テスタの測定精度より高精度なシミュレーションデータの変化の状態及び時刻を、半導体装置用テスタの測定精度の倍数に補正することにより、半導体試験の精度が向上し、故障検出率を上げることが可能となる。
【０１０３】
また、請求項７記載の発明は、半導体試験用データ処理装置を前記半導体装置用テスタの中に含むことにより、シミュレーションデータからテストデータを生成する機能を有する半導体試験装置を提供することが可能となる。
【０１０４】
また、請求項８記載の発明は、シミュレーションデータの入力状態と出力状態との切り替わり時間を計時し、その切り替わり時間が半導体装置用テスタの検出可能範囲内であるか判定することにより、Ｉ／Ｏデットバンドを考慮したテストデータの作成が可能となる。
【０１０５】
また、請求項９記載の発明は、シミュレーションデータの入力状態と出力状態との切り替わり時間を計時する計時部と、その切り替わり時間が半導体装置用テスタの検出可能範囲内であるか判定する判定部と、判定部による判定に基づいてシミュレーションデータを変換する変換部とを有することにより、Ｉ／Ｏデットバンドを考慮したテストデータの作成が可能となる。
【０１０６】
また、請求項１０記載の発明は、シミュレーションデータの入力状態に含まれる最後の状態が変化した時刻と出力状態に含まれる最初の状態が変化した時刻との間隔を計時することにより入力状態と出力状態との切り替わり時間を得ることが可能となる。
【０１０７】
また、請求項１１記載の発明は、入力状態と出力状態との切り替わり時間が半導体装置用テスタの検出可能範囲内でない場合その出力状態を無効とすることにより、正確な半導体試験が可能となる。
【０１０８】
また、請求項１２記載の発明は、入力状態と出力状態との切り替わり時間が半導体装置用テスタの検出可能範囲内でない場合その出力状態に含まれる最初の状態が変化する時刻を変更することにより、前記入力状態と出力状態との切り替わり時間を前記検出可能範囲内とすることが可能となる。
【０１０９】
また、請求項１３記載の発明は、入力状態と出力状態との切り替わり時間が半導体装置用テスタの検出可能範囲内でない場合、そのシミュレーションデータの入力状態と出力状態との間に擬似区間を挿入することにより、前記入力状態と出力状態との切り替わり時間を前記検出可能範囲内とすることが可能となる。
【０１１０】
また、請求項１４記載の発明は、シミュレーションデータの入力状態と出力状態との間に挿入される前記擬似区間の数を前記入力状態と出力状態との切り替わり時間と前記半導体装置用テスタの検出可能範囲との関係に基づいて決定することにより、前記入力状態と出力状態との切り替わり時間を前記検出可能範囲内とすることが可能となる。
【０１１１】
また、請求項１５記載の発明は、半導体試験用データ処理装置を前記半導体装置用テスタの中に含むことにより、シミュレーションデータからＩ／Ｏデットバンドを考慮したテストデータを生成する機能を有する半導体試験装置を提供することが可能となる。
【図面の簡単な説明】
【図１】 本発明の半導体試験装置の第１実施例の構成図である。
【図２】 本発明のシミュレーションデータからテストデータに加工する手順を表す一実施例のフローチャートである。
【図３】 シミュレーションデータのイベント情報を示す一例のタイミング図である。
【図４】 本発明のシミュレーションデータをテストデータに加工する手順を表す一例の説明図である。
【図５】 本発明のテストデータの検証手順を表す一実施例のフローチャートである。
【図６】 本発明の不確定イベント検証の一例の説明図である。
【図７】 本発明のシミュレーション精度とテスタ精度との検証の一例の説明図である。
【図８】 本発明の半導体試験装置の第２実施例の構成図である。
【図９】 本発明のＩ／Ｏデットバンドの検証手順を表す一実施例のフローチャートである。
【図１０】 シミュレーションデータのイベント情報を示す一例のタイミング図である。
【図１１】 出力状態維持時間の検証の一例の説明図である。
【図１２】 出力状態維持時間の検証の一例の説明図である。
【図１３】 無効サイクルを設定した場合の一例のタイミング図である。
【図１４】 ダミーサイクルを設定した場合の一例のテストサイクルベースである。
【図１５】 本発明の半導体試験装置の第３実施例の構成図である。
【図１６】 シミュレーションデータをテストデータに加工する手順を示す一例のフローチャートである。
【図１７】 シミュレーションデータのイベント情報及びテストデータのサイクル情報の一例の説明図である。
【符号の説明】
１０，３０ 入力端子
１１ 半導体試験用データ処理装置
１２ 記憶装置
１３ ＣＰＵ
１４，２５〜２７ イベント情報バッファ
１５ タイミング情報バッファ
１６ サイクルカウンタ
１７ テストデータバッファ
１８ ＬＳＩ
１９ テスタ
２０，２１ 入力端子
２２ 出力端子
２３ 入出力端子
３１ 半導体試験用データ処理部
３２ パターンデータバッファ
３３ パターン制御部
３４ タイミングデータバッファ
３５ 波形モード部
３６ テスト・サイクル・カウンタ部
３７ 処理部
３８ ＬＳＩ出力データ比較部
【発明の属する技術分野】
【０００２】
本発明は、半導体装置の試験に係り、特に半導体装置の試験時に使用するテストデータを作成する半導体試験用データ処理装置及び方法に関する。
【従来の技術】
【０００３】
近年、集積回路，大規模集積回路（以下、ＬＳＩと言う）の小型化，高集積化に伴いＬＳＩ等の動作検証を行なう半導体装置のテストが重要になってきている。半導体装置のテストは、半導体設計時にソフトウエアで仮想的に機能動作を行なった結果を所定の時間単位で採取した情報であるシミュレーションデータを利用して行われ、時間軸に対応するシミュレーションデータをサイクル（周期）軸に対応するテストデータに加工して、そのテストデータを利用してテスタで行なうのが一般的である。そのシミュレーションデータをテストデータに加工する方法には、シミュレーションデータを特定の時間でサンプリングすることにより一定周期毎のテストデータに加工する方法がある。
【０００４】
ここで、図１６，図１７を利用して従来のシミュレーションデータをテストデータに加工する手順を説明する。図１６はシミュレーションデータをテストデータに加工する手順を示す一例のフローチャートであり、図１７はシミュレーションデータのイベント情報及びテストデータのサイクル情報の一例の説明図を示す。ここで、シミュレーションデータのイベント情報とはシミュレーションデータのタイミング情報であり、テストデータのサイクル情報とはシミュレーションデータを特定時間でサンプリングして求めた一定サイクル毎のイベント情報である。
【０００５】
ここで、図１７（Ａ）に示すような入力端子１０１，１０２及び出力端子１０３を有するＬＳＩ１００の動作検証を行なう手順を図１６のフローチャートに従って説明する。ステップＳ１００では、ＬＳＩ１００の機能を仮想的にソフトウエアで機能動作させた時にそのＬＳＩ入出力端子１０１〜１０３に現れる図１７（Ｂ）に示すシミュレーションデータのタイミング図から信号のイベント（変化）の情報を採取する。
【０００６】
図１７（Ｂ）は、ＬＳＩ１００のシミュレーションデータのタイミング図を示し、入力端子１０１，１０２に図１７（Ｂ）に示す入力端子１０１，１０２の信号を入力すると、出力端子１０３に図１７（Ｂ）に示す出力端子１０３の信号が出力されることを示している。
【０００７】
ステップＳ１００に続いてステップＳ１１０に進み、図１７（Ｂ）のシミュレーションデータのイベント情報を特定時間でサンプリングしてテストデータを求めるために必要な図１７（Ｄ）に示すテストタイミング情報を作成する。図１７（Ｄ）のテストタイミング情報は、テストタイミング情報が複数ある場合に各テストタイミング情報を識別するためのタイミングナンバ（以下、ＴＮＯという）と、シミュレーションデータのイベント情報をサンプリングするサンプリング時間を示すサイクル（ＣＹＣＬＥ）情報と、入力端子１０１，１０２及び出力端子１０３のサンプリング時間毎の信号の変化の様子を表すイベント識別とを含んでいる。ここで、イベント識別とはサンプリング時間毎の信号の変化の様子を識別するための情報であり、例えばＮＲＺ（Ｎｏｎ Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ）波形やＲＺ（Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ）波形であることを示す。
【０００８】
ステップＳ１１０に続いてステップＳ１２０に進み、ステップＳ１１０で作成された図１７（Ｄ）のテストタイミング情報に従って、図１７（Ｂ）のシミュレーションデータをサンプリングしてステップＳ１３０に進む。ステップＳ１３０では、ステップＳ１２０でサンプリングされたシミュレーションデータから図１７（Ｃ）に示すテストデータが作成される。ここで、テストデータはサンプリング時間毎の入力端子１０１，１０２の入力信号及び出力端子１０３の出力信号と、サンプリングに使用したテストタイミング情報のＴＮＯを含んでいる。
【０００９】
以上のように、シミュレーションデータからテストデータが作成されているのであるが、図１７の例は図１７（Ｂ）のシミュレーションデータのタイミング図に示すように、イベントのタイミングが５ｎｓ（ナノセカンド）１種類であるため、図１７（Ｄ）に示すテストタイミング情報は１種類である。
【００１０】
以上のようにして作成したテストデータを利用してテスタ等によりＬＳＩテストを行なっていた。
【発明が解決しようとする課題】
【００１１】
しかしながら、シミュレーションデータを特定の時間でサンプリングしてテストデータに加工する方法は、取り扱うシミュレーションデータのイベント情報に対応したテストタイミング情報をタイミングテンプレートとしてあらかじめ複数個作成しておかなけらばならない。しかも、そのテストタイミング情報が正確に作成されていないと適切な位置でサンプリングが行われず、作成されたテストデータにイベント情報の見落としやイベント時間のずれ等が発生し、テストデータから元のシミュレーションデータへの加工ができないという問題があった。
【００１２】
また、シミュレーションデータをテストタイミング情報に従ってサンプリングしてテストデータに加工する方法により作成したテストデータは、シミュレーションデータとテスタとの間の測定精度の整合について考慮されていないため測定精度の整合が不十分となるという問題と、シミュレーションデータに含まれているテスタの測定精度を超える精度の不確定イベントの検証について考慮されていないためテスタの測定精度を超える精度の不確定イベントの検証ができないという問題とがあった。
【００１３】
さらに、半導体装置のテストのサイクル時間が短い場合、入力／出力状態を切り換えるのに必要なＩ／Ｏデットバンド時間が確保されず、正確なテストが行なえないという問題があった。
【００１４】
本発明は、上記の点に鑑みなされたもので、半導体装置のテスト時に正確なテストデータの生成及びシミュレーションデータとテストデータとの相互間の変換が容易に可能であり、そのテストデータを半導体試験装置で使用するときに、シミュレーションデータ精度と半導体装置用テスタ精度との検証，不確定イベント及びＩ／Ｏデットバンドの検証を行なうことが可能となる半導体試験用データ処理装置及び方法並びに半導体試験装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
そこで、上記課題を解決するため、請求項１記載の本発明は、半導体装置を試験するためのテストデータを処理する半導体試験用データ処理装置において、前記半導体装置の機能をソフトウエアで仮想的に動作させたときに前記半導体装置内部で発生した状態の変化を時間軸で記録したシミュレーションデータとして入力するイベント情報記憶部と、前記取り込んだシミュレーションデータから前記状態が変化した時刻と変化の状態とを生成するタイミング情報記憶部と、前記生成された時刻と変化の状態から前記テストデータを生成するテストデータ記憶部とを有することを特徴とする。
【００１６】
このように、シミュレーションデータを入力して、前記シミュレーションデータから前記状態が変化した時刻と変化の状態とを生成するタイミング情報記憶部と、前記生成された時刻と変化の状態から前記テストデータを生成するテストデータ記憶部とを有することにより、予めサンプリング情報を作成することなくシミュレーションデータから必要な情報を取り出し、処理を行なってテストデータに加工することが可能となり、工程短縮が可能となる。
【００１７】
また、請求項２記載の発明は、半導体装置を試験するためのテストデータを処理する半導体試験用データ処理方法において、前記半導体装置の機能をソフトウエアで仮想的に動作させたときに前記半導体装置内部で発生した状態の変化を時間軸で記録したシミュレーションデータとして入力する工程と、前記取り込んだシミュレーションデータから前記状態が変化した時刻と変化の状態とを生成する工程と、前記生成された時刻と変化の状態から前記テストデータを生成する工程とを有することを特徴とする。
【００１８】
このように、時間軸で記録したシミュレーションデータから前記時刻と変化の状態とを生成するので、前記シミュレーションデータにより前記半導体装置内部で発生した状態の変化を正確に検出することが可能となり、よって、正確なテストデータの生成が可能となる。
【００１９】
また、請求項３記載の発明は、請求項１記載の半導体試験用データ処理装置において、前記シミュレーションデータから加工された前記テストデータは、元のシミュレーションデータに戻すのに十分なタイミング情報を有するデータであることを特徴とする。
【００２０】
このように、時間軸に対応したシミュレーションデータをイベント軸に対応したテストデータに変換するときに、前記シミュレーションデータにより前記半導体装置内部で発生した状態の変化を正確に検出でき、正確なテストデータの生成が可能なので、前記テストデータから元のシミュレーションデータに戻す処理も可能となる。
【００２１】
また、請求項４記載の発明は、請求項１記載の半導体試験用データ処理装置において、前記シミュレーションデータの測定精度と前記半導体装置用テスタの測定精度との差により発生する測定誤差を補正した前記テストデータを作成する手段を有することを特徴とする。
【００２２】
このように、シミュレーションデータの測定精度と前記半導体装置用テスタの測定精度との差により発生する測定誤差を補正したテストデータを作成する手段を有することにより、半導体試験の精度を上げることが可能となる。
【００２３】
また、請求項５記載の発明は、請求項１記載の半導体試験用データ処理装置において、前記タイミング情報記憶部は、前記シミュレーションデータの変化の状態及び時刻を、既に前記タイミング情報記憶部に記憶されている以前の前記シミュレーションデータの変化の状態及び時刻と比較し、前記既にタイミング情報記憶部分に記憶されている以前のシミュレーションデータの変化の状態及び時刻と異なっているときに前記シミュレーションデータの変化の状態及び時刻を前記タイミング情報記憶部に保存することを特徴とする。
【００２４】
このように、タイミング情報記憶部に記憶されている以前のシミュレーションの変化の状態及び時刻と、新しく書き込むシミュレーションの変化の状態及び時刻とを比較して、新しく書き込むシミュレーションデータの変化の状態及び時刻と重複したシミュレーションデータの変化の状態及び時刻がタイミング情報記憶部に記憶されていない場合にのみタイミング情報記憶部に新しく書き込むシミュレーションデータの変化の状態及び時刻を書き込むこと、及び、タイミング情報記憶部に記憶するシミュレーションデータの変化の状態及び時刻を識別できるようにすることで、重複するデータを格納する必要がなくなり記憶容量の節約となる。
【００２５】
また、請求項６記載の発明は、請求項４記載の半導体試験用データ処理装置において、前記半導体装置用テスタの測定精度より高精度な前記シミュレーションデータの変化の状態及び時刻を、前記半導体装置用テスタの測定精度の倍数に補正することを特徴とする。
【００２６】
このように、半導体装置用テスタの測定精度より高精度なシミュレーションデータの変化の状態及び時刻を、半導体装置用テスタの測定精度の倍数に補正することにより、半導体試験の精度が向上し、故障検出率を上げることが可能となる。
【００２７】
また、請求項７記載の発明は、請求項１，３乃至６何れか一項記載の半導体試験用データ処理装置において、前記半導体試験用データ処理装置を前記半導体装置用テスタの中に含むことを特徴とする。
【００２８】
このように、半導体試験用データ処理装置を前記半導体装置用テスタの中に含むことにより、シミュレーションデータからテストデータを生成する機能を有する半導体試験装置を提供することが可能となる。
【００２９】
また、請求項８記載の発明は、半導体装置を試験するためのテストデータを処理する半導体試験用データ処理方法において、前記半導体装置の動作をシュミレートする時間軸に対応したシミュレーションデータの入力状態と出力状態との切り替わり時間を計時する工程と、前記入力状態と出力状態との切り替わり時間が半導体装置用テスタの検出可能範囲内であるか判定する工程と、前記判定に基づいて前記シミュレーションデータを変換する工程とを有することを特徴とする。
【００３０】
このように、シミュレーションデータの入力状態と出力状態との切り替わり時間を計時し、その切り替わり時間が半導体装置用テスタの検出可能範囲内であるか判定することにより、Ｉ／Ｏデットバンドを考慮したテストデータの作成が可能となる。
【００３１】
また、請求項９記載の発明は、半導体装置を試験するためのテストデータを処理する半導体試験用データ処理装置において、前記半導体装置の動作をシュミレートする時間軸に対応したシミュレーションデータの入力状態と出力状態との切り替わり時間を計時する計時部と、前記入力状態と出力状態との切り替わり時間が半導体装置用テスタの検出可能範囲内であるか判定する判定部と、前記判定部の判定に基づいて前記シミュレーションデータを変換する変換部とを有することを特徴とする。
【００３２】
このように、シミュレーションデータの入力状態と出力状態との切り替わり時間を計時する計時部と、その切り替わり時間が半導体装置用テスタの検出可能範囲内であるか判定する判定部と、判定部による判定に基づいてシミュレーションデータを変換する変換部とを有することにより、Ｉ／Ｏデットバンドを考慮したテストデータの作成が可能となる。
【００３３】
また、請求項１０記載の発明は、請求項９記載の半導体試験用データ処理装置において、前記計時部は、前記シミュレーションデータの入力状態に含まれる最後の状態が変化した時刻と出力状態に含まれる最初の状態が変化した時刻との間隔を前記入力状態と出力状態との切り替わり時間として計時することを特徴とする。
【００３４】
このように、シミュレーションデータの入力状態に含まれる最後の状態が変化した時刻と出力状態に含まれる最初の状態が変化した時刻との間隔を計時することにより入力状態と出力状態との切り替わり時間を得ることが可能となる。
【００３５】
また、請求項１１記載の発明は、請求項１０記載の半導体試験用データ処理装置において、前記変換部は前記判定部の判定が検出可能範囲内でない場合、前記シミュレーションデータの出力状態を無効とすることを特徴とする。
【００３６】
このように、入力状態と出力状態との切り替わり時間が半導体装置用テスタの検出可能範囲内でない場合その出力状態を無効とすることにより、正確な半導体試験が可能となる。
【００３７】
また、請求項１２記載の発明は、請求項１０記載の半導体試験用データ処理装置において、前記変換部は前記判定部の判定が検出可能範囲内でない場合、前記シミュレーションデータの出力状態に含まれる最初の状態が変化する時刻を変更して、前記入力状態と出力状態との切り替わり時間を前記検出可能範囲内とすることを特徴とする。
【００３８】
このように、入力状態と出力状態との切り替わり時間が半導体装置用テスタの検出可能範囲内でない場合その出力状態に含まれる最初の状態が変化する時刻を変更することにより、前記入力状態と出力状態との切り替わり時間を前記検出可能範囲内とすることが可能となる。
【００３９】
また、請求項１３記載の発明は、請求項１０記載の半導体試験用データ処理装置において、前記変換部は前記判定部の判定が検出可能範囲内でない場合、前記シミュレーションデータの入力状態と出力状態との間に前記入力状態及び出力状態の間隔と同一な間隔を有する擬似区間を挿入して、前記入力状態と出力状態との切り替わり時間を前記検出可能範囲内とすることを特徴とする。
【００４０】
このように、入力状態と出力状態との切り替わり時間が半導体装置用テスタの検出可能範囲内でない場合、そのシミュレーションデータの入力状態と出力状態との間に擬似区間を挿入することにより、前記入力状態と出力状態との切り替わり時間を前記検出可能範囲内とすることが可能となる。
【００４１】
また、請求項１４記載の発明は、請求項１３記載の半導体試験用データ処理装置において、前記シミュレーションデータの入力状態と出力状態との間に挿入される前記擬似区間の数は、前記入力状態と出力状態との切り替わり時間と前記半導体装置用テスタの検出可能範囲との関係に基づいて決定されることを特徴とする。
【００４２】
このように、シミュレーションデータの入力状態と出力状態との間に挿入される前記擬似区間の数を前記入力状態と出力状態との切り替わり時間と前記半導体装置用テスタの検出可能範囲との関係に基づいて決定することにより、前記入力状態と出力状態との切り替わり時間を前記検出可能範囲内とすることが可能となる。
【００４３】
また、請求項１５記載の発明は、請求項９乃至１４何れか一項記載の半導体試験用データ処理装置において、前記半導体試験用データ処理装置を前記半導体装置用テスタの中に含むことを特徴とする。
【００４４】
このように、半導体試験用データ処理装置を前記半導体装置用テスタの中に含むことにより、シミュレーションデータからＩ／Ｏデットバンドを考慮したテストデータを生成する機能を有する半導体試験装置を提供することが可能となる。
【発明の実施の形態】
【００４５】
以下に、本発明の半導体試験用データ処理装置及び方法並びに半導体試験装置の実施例を図面に基づいて説明する。図１は本発明の半導体試験装置の第１実施例の構成図を示し、図２は本発明のシミュレーションデータからテストデータに加工する手順を表す一実施例のフローチャートを示し、図３はシミュレーションデータのイベント情報を示す一例のタイミング図を示し、図４は本発明のシミュレーションデータをテストデータに加工する手順を表す一例の説明図を示す。
【００４６】
まず、図１を参照して、本発明の半導体試験装置の第１実施例の構成について説明する。本発明の半導体試験装置は、半導体試験用データ処理装置１１とテスタ１９とにより構成される。半導体試験用データ処理装置１１は、記憶装置１２と、中央処理装置（以下、ＣＰＵという）１３と、イベント情報バッファ１４と、タイミング情報バッファ１５と、サイクルカウンタ１６と、テストバッファ１７とを有し、ワークステーションやパソコンで実現される。
【００４７】
ＬＳＩ１８は、動作検証である半導体装置のテストを行なう半導体である。このＬＳＩ１８のテストを行なうために必要なシミュレーションデータは、予めソフトウエアで仮想的に機能動作させた結果として用意されていることとする。実際に、ＬＳＩ１８に電気信号を与えて半導体装置のテストを行なうためには、前記のシミュレーションデータを半導体装置用のテスタ１９に入力する形式のテストデータに加工する必要があり、本願発明の半導体試験用データ処理装置１１で行われる。ここで、シミュレーションデータは時間軸に対応するデータであり、テストデータは特定のサイクル軸に対応するデータである。
【００４８】
ここから、図２のフローチャートに沿って説明していき、適宜図１，図３，図４を利用して説明をする。ステップＳ１０では、シミュレーションデータのイベント情報をサイクル時間毎のテストデータに連続的に処理するときに、図３（Ｆ）に示すそのイベント時間を判定するのに使用するサイクルカウンタ１６を初期化してステップＳ１１に進む。
【００４９】
ここで、シミュレーションデータのイベント情報とは、図３（Ｂ），（Ｃ），（Ｄ）に示すシミュレーションデータのタイミング情報であり、例えば、ＬＳＩ１８の入力端子２０，２１に図３（Ｂ），図３（Ｃ）に示すシミュレーションデータを入力した場合、ＬＳＩ１８の出力端子２２から図３（Ｄ）に示すシミュレーションデータが出力されることを示している。また、サイクル時間毎のテストデータとは、シミュレーションデータを図３（Ａ）の区間２０〜２５に示すようなサイクル時間を一単位とした場合のサイクル時間毎のテストデータである。
【００５０】
ステップＳ１１では、シミュレーションデータのイベント情報が格納されている記憶装置１２又は入力端子１０を介して外部（例えば、図示を省略するホストコンピュータ）より図３（Ｂ），（Ｃ），（Ｄ）に示すシミュレーションデータのイベント情報がサイクル時間毎にイベント情報バッファ１４に供給される。この時、その供給されたサイクル時間内のイベント情報の先頭データ値を図１のテストデータバッファ１７に供給して、図４（Ｂ）に示すテストパターン情報をサイクル時間毎に作成していく。
【００５１】
ステップＳ１１に続いてステップＳ１２に進み、イベント情報バッファ１４に供給されたサイクル時間毎のイベント情報が、データ変化のタイミングを表すイベント時間とデータ変化の状態（１／０，Ｈｉｇｈ／Ｌｏｗ等）を表すイベント識別とに分離される。例えば、図３（Ａ）の区間２０のイベント情報は、図４（Ａ）に示すように図３（Ｂ）の入力端子２０でイベント時間が１ｎｓ（ナノセカンド）でイベントが０から１に変化しているのでイベント識別が１であり、図３（Ｃ）の入力端子２１でイベント時間が１ｎｓでイベント識別が１である。
【００５２】
ステップＳ１２に続いてステップＳ１３に進み、ステップＳ１２で分離したイベント識別の個数（サイクル時間毎のデータ変化の個数）を調べ、波形の特徴を表すエッジ識別に変換する。ここで、エッジ識別とはサイクル時間毎の波形の特徴をＮＲＺ（Ｎｏｎ Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ）波形，ＲＺ（Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ）波形，２つのＲＺ波形を有する２ＲＺ波形，ＮＲＺ波形及びＲＺ波形を有するＦＲＥＥ波形に分類して表したものである。
【００５３】
ステップＳ１３に続いてステップＳ１４に進み、ステップＳ１２で分類したイベント時間からサイクルカウンタ１６により供給されるサイクルカウント時間を減算して、イベント時間をサイクル時間毎の相対的な時間であるエッジタイミング時間に変換する。例えば、図３（Ｂ）に示す入力端子２０の区間２１での１から０に変化するイベントのイベント時間は６ｎｓであるが、この時のサイクルカウンタ１６により供給されるサイクルカウント時間５ｎｓにより減算することでエッジタイミング時間が１ｎｓとなる。
【００５４】
ステップＳ１４に続いてステップＳ１５に進み、ステップＳ１３，１４で検出されたエッジ識別とエッジタイミングとで、図４（Ｃ）に示すサイクル時間毎のエッジ識別とエッジタイミングからなるタイミング情報が求められる。求められたタイミング情報は、区間２０のタイミング情報の場合そのままタイミング情報バッファ１５に格納されることとなるが、区間２１以降のタイミング情報の場合既にタイミング情報バッファ１５に格納されている以前のタイミング情報と今回新しく求められたタイミング情報とを比較して、今回新しく求められたタイミング情報と同じタイミング情報が既にタイミング情報バッファ１５に格納されているときはステップＳ１７に進み、格納されていないときはステップＳ１６に進む。
【００５５】
ステップＳ１６では、今回新しく求められたタイミング情報をタイミング情報バッファ１５に追加格納し、ステップＳ１７に進む。ステップＳ１７では、サイクルカウント時間にサイクル時間を加算してステップＳ１１に進む。例えば、図３のシミュレーションデータのイベント情報ではサイクル時間５ｎｓを加算している。シミュレーションデータは以上のようなフローチャートに従ってテストデータに加工される。
【００５６】
供給されるシミュレーションデータが終了した後で、タイミング情報バッファ１５に格納していたタイミング情報をテストデータバッファ１７に供給して図４（Ｂ）に示すテストパターン情報及び，図４（Ｃ）に示すタイミング情報から構成されるテストデータを作成する。テストデータは、供給されるシミュレーションデータが終了した後で、すぐにテスタ１９に供給してＬＳＩ１８の動作検証を行なっても良いし、記憶装置１２に供給して保存しても良い。
【００５７】
ここで、図４（Ａ）〜（Ｃ）について説明すると、図４（Ａ）は図３（Ｂ）〜（Ｄ）に示すシミュレーションデータから図３（Ａ）に示す区間２０のイベント情報からイベント識別とイベント時間を分離したものであり、図２に示すフローチャートのステップＳ１２に対応している。次に、図４（Ｂ）は供給されたイベント情報のサイクル時間内の最初のデータ値及びＴＮＯで構成されており、図２に示すフローチャートのステップＳ１１及びステップＳ１６に対応している。
【００５８】
次に、図４（Ｃ）はエッジ識別及びエッジタイミング時間から構成されるタイミング情報を示しており、図２に示すフローチャートのステップＳ１５に対応している。
【００５９】
このように、本発明の半導体試験用データ処理装置は、シミュレーションデータをテストデータに加工する図２に示すような連続したフローチャートを有しているため、従来のサンプリングによるシミュレーションデータの加工方法のように予めシミュレーションデータをサンプリングするために必要なサンプリングする位置情報を含むタイミング情報を作成しておく必要がなく、テストデータ作成のための工程を短縮できる。
【００６０】
また、イベント情報からイベント時間とイベント識別を分離してイベントの位置に対応したタイミング情報を作成するために、イベントの見落し及び実際のイベント時間と作成されたイベント時間とのずれを防ぐことができる。したがって、作成されたテストデータがイベントの位置に正確に対応しているために、作成されたテストデータから元のシミュレーションデータへの加工が可能となる。
【００６１】
次に、本願発明のシミュレーション精度と半導体装置用テスタ精度との検証及び不確定イベントの検証を行なう実施例について説明する。図５は本発明のテストデータの検証手順を表す一実施例のフローチャートを示し、図６は本発明の不確定イベント検証の一例の説明図を示し、図７は本発明のシミュレーション精度とテスタ精度との検証の一例の説明図を示す。ここから、図５のフローチャートに沿って説明していき、適宜図６，図７を利用して説明をする。なお、本発明のシミュレーション精度と半導体装置用テスタ精度との検証及び不確定イベントの検証を行なう半導体試験用データ処理装置の構成は図１の通りである。
【００６２】
ステップＳ２０〜ステップＳ２４は、図２のステップＳ１０〜ステップＳ１４の処理と同様なので説明を省略する。ステップＳ２５では、半導体装置のテストを行なうテスタ１９の測定精度で検証できないイベントを、不確定イベントとして検証する。ここで、不確定イベントについて図６を使用して説明する。
【００６３】
図６（Ａ），（Ｂ）に示すイベント番号１，２のイベントは、図６（Ｃ）に示すようにイベント時間が１０ｎｓ，１１ｎｓであり、イベント番号１，２のイベントの間隔が１ｎｓとなる。例えば、テスタ１９の測定精度が４ｎｓである場合、イベント番号１，２のイベントはテスタ１９の測定精度より高精度なのでテスタ１９により測定することができない。
【００６４】
このような、テスタの測定精度より高精度でテスタにより測定できないイベントを不確定イベントとする。不確定イベントは、ノイズ等の雑音のイベントである可能性があり、再シミュレーションを行う必要性を認識することができる。不確定イベントは、イベント情報バッファ１５に格納されているイベント識別及びイベント時間から検証する事ができ、不確定イベントがあると検証されるとステップＳ２７に進み、不確定イベントがないと検証されるとステップＳ２６に進む。
【００６５】
ステップＳ２５に続いてステップＳ２６に進み、イベント情報バッファ１４に格納されているイベント識別，イベント時間からシミュレーション精度とテスタ精度との検証を行なう。ここで、図７を利用してシミュレーション精度とテスタ精度との検証について説明する。
【００６６】
図７（Ａ），（Ｂ）に示すイベント番号３，４のイベントは、図７（Ｃ）に示すようにイベント時間が５１ｎｓ，８０ｎｓである。例えば、テスタ１９の測定精度が４ｎｓである場合、イベント番号４のイベントは４ｎｓ×２０＝８０ｎｓであり検証できるが、イベント番号３のイベントはイベント時間５１ｎｓの時点では検出できず、イベント時間４ｎｓ×１３＝５２ｎｓの時点で遅れてイベントを検出する。そこで、イベント番号３のイベントをテスタ精度４ｎｓの倍数である４ｎｓ×１２＝４８ｎｓ又は４ｎｓ×１３＝５２ｎｓに補正する。
【００６７】
テスタ精度より高精度のイベントは、イベント情報バッファ１５に格納されているイベント識別，イベント時間から検証する事ができる。例えば、図４（Ａ）に示すイベント識別とイベント時間では、出力端子２２のイベント時間が３及び４ｎｓなので、イベントの精度は１ｎｓである。
【００６８】
ステップＳ２６では、前記のようなテスタ精度より高精度のイベントがないと検証されるとステップＳ２７に進み、テスタ精度より高精度のイベントがあると検証されるとそのイベントをテスタ精度の倍数に補正してステップＳ２７に進む。ステップ２７では、ステップＳ２５で不確定イベントが検出された場合とステップＳ２８でテスタ精度より高精度のイベントを検出してそのイベントをテスタ精度の倍数に補正した場合とに再シミュレーションを行う必要性ありと判定し、その他の場合はサイクルカウンタ１６にサイクル時間を加算するサイクルカウント処理を行いステップＳ２１に進み処理を続ける。
【００６９】
以上のように、不確定イベント又はノイズ，スパイクのイベント等を含むテストデータを検証できること及びシミュレーション精度とテスタ精度との検証を行なうことができることによりテストデータの精度が向上し、正確な動作検証を行なうことが可能となる。
【００７０】
次に、本願発明のＩ／Ｏデットバンドの検証を行なう実施例について説明する。図８は本発明の半導体試験装置の第２実施例の構成図を示す。図９は本発明のＩ／Ｏデットバンドの検証手順を表す一実施例のフローチャートを示す。また、図１０はシミュレーションデータのイベント情報を示す一例のタイミング図を示す。
【００７１】
まず、図８を参照して、本発明の第２実施例の構成について説明する。なお、本発明の第２実施例は一部を除いて第１実施例の構成と同一であり、同一部分には同一符号を付し説明を省略する。図８の半導体試験用データ処理装置１１は、記憶装置１２と、ＣＰＵ１３と、タイミング情報バッファ１５と、サイクルカウンタ１６と、テストデータバッファ１７と、イベント情報バッファ（１）２５と、イベント情報バッファ（２）２６と、イベント情報バッファ（３）２７とを有する。なお、ＬＳＩ１８は動作検証である半導体装置のテストを行なう半導体であり、入出力端子２３の入出力状態が例えば内部に存在する制御端子により制御することが可能となっている。
【００７２】
ここから、図９のフローチャートに沿って説明していき、適宜図１０を利用して説明する。ステップＳ３０ではシミュレーションデータのイベント情報をサイクル時間毎のテストデータに連続的に処理するときに、そのイベント時間を判定するのに使用するサイクルカウンタ１６を初期化してステップＳ３１に進む。
【００７３】
ここで、シミュレーションデータのイベント情報とは、図１０（Ｂ）に示すシミュレーションデータのタイミング情報であり、例えば図８に示すＬＳＩ１８の入出力端子２３の入出力信号である。
【００７４】
ステップＳ３０に続いてステップＳ３１に進み、シミュレーションデータのイベント情報が格納されている記憶装置１２又は入力端子１０を介して外部より図１０（Ｂ）に示すシミュレーションデータのイベント情報がサイクル時間毎にイベント情報バッファ（１）２５に供給される。
【００７５】
ステップＳ３１に続いてステップＳ３２に進み、イベント情報バッファ（１）２５に供給されたサイクル時間毎のイベント情報が、データ変化のタイミングを表すイベント時間とデータ変化の状態（１／０，Ｈｉｇｈ／Ｌｏｗ，入出力状態等）を表すイベント識別とに分離される。
【００７６】
ステップＳ３２に続いてステップＳ３３に進み、ステップＳ３２で分離したイベント識別を調べて、ステップＳ３４に進む。ステップＳ３４では、入出力状態が１つ前の区間から変化している区間であるか否かを判定する。入出力状態が変化している区間であると判定すると（Ｓ３４においてＹＥＳ）、ステップＳ３５に進む。なお、入出力状態が変化している区間ではないと判定すると（Ｓ３４においてＮＯ）、ステップＳ４１に進み、イベント情報バッファ（１）２５に格納されている区間のイベント時間及びイベント識別をイベント情報バッファ（２）２６に格納した後ステップＳ４４に進む。
【００７７】
ステップＳ３５では、入出力状態が１つ前の区間から変化している区間のイベント時間及びイベント識別をイベント情報バッファ（３）２７に格納する。なお、後述するようにイベント情報バッファ（２）２６は、１つ前の区間のイベント時間及びイベント識別が格納されている。
【００７８】
例えば、図１０のタイミング図の場合、区間３０が入力状態，区間３１が出力状態であるので区間３１は１つ前の区間３０から入出力状態が変化している区間である。したがって、区間３１のイベント時間及びイベント識別がイベント情報バッファ（３）２７に格納される。なお、イベント情報バッファ（２）２６は、区間３０のイベント時間及びイベント識別が格納されている。
【００７９】
ステップＳ３５に続いてステップＳ３６に進み、イベント情報バッファ（２）２６に格納されている区間３０の最後のイベント２の時間と、イベント情報バッファ（３）２７に格納されている区間３１の最初のイベント３の時間とを比較し、入出力状態の切り替わり時間を検出する。
【００８０】
ステップＳ３６に続いてステップＳ３７に進み、ステップＳ３６で検出した入出力状態の切り替わり時間がＩ／Ｏデットバンド時間より小さいか否かを判定する。入出力状態の切り替わり時間がＩ／Ｏデットバンド時間より小さいと判定すると（Ｓ３７においてＹＥＳ）、ステップＳ３８に進む。なお、入出力状態の切り替わり時間がＩ／Ｏデットバンド時間より大きいと判定すると（Ｓ３７においてＮＯ）、ステップＳ４４に進む。
【００８１】
ステップＳ３８では、イベント情報バッファ（３）に格納されている最初のイベント時間を出力状態を維持したまま後方へシフトすることができる出力状態維持時間を検証する。例えば、出力状態維持時間の検証について図１１を利用して説明する。図１１は、出力状態維持時間の検証の一例の説明図を示す。
【００８２】
図１１のシミュレーションデータの場合、イベント情報バッファ（２）２６に格納されている最後のイベントの時間２０ｎｓと、イベント情報バッファ（３）２７に格納されている最初のイベントの時間３０ｎｓとを比較し、入出力状態の切り替わり時間１０ｎｓを検出する。例えば、Ｉ／Ｏデットバンド時間が１５ｎｓである場合、入力／出力状態を切り換えるに必要なＩ／Ｏデットバンド時間が確保されていないことになる。そこで、イベント情報バッファ（３）２７に格納されている最初のイベントの時間３０ｎｓを出力状態を維持したまま後方へシフトすることができる出力状態維持時間を検証すると、１０ｎｓ未満（４０ｎｓ−３０ｎｓ）であると検証できる。
【００８３】
ステップＳ３８に続いてステップＳ３９に進み、入出力状態の切り替わり時間をＩ／Ｏデットバンド時間より大きくするために必要な時間がステップＳ３８で検証した出力状態維持時間より小さいか否かを判定する。出力状態維持時間より小さいと判定すると（Ｓ３９においてＹＥＳ）、ステップＳ４０に進み、イベント情報バッファ（３）２７に格納されている最初のイベントの時間を後方にシフトしてステップＳ４４に進む。したがって、入出力状態の切り替わり時間をＩ／Ｏデットバンド時間より大きくすることができる。また、出力状態維持時間より大きいと判定すると（Ｓ３９においてＮＯ）、ステップＳ４２に進む。
【００８４】
例えば、図１１のシミュレーションデータの場合、入出力状態の切り替わり時間が１０ｎｓであり、Ｉ／Ｏデットバンド時間が１５ｎｓである場合、イベント情報バッファ（３）２７に格納されている最初のイベントの時間を３６ｎｓにシフトして入出力状態の切り替わり時間を１６ｎｓとする。
【００８５】
一方、図１２のシミュレーションデータの場合、入出力状態の切り替わり時間が１０ｎｓ（９０ｎｓ−８０ｎｓ）であり、Ｉ／Ｏデットバンド時間が１５ｎｓである場合、イベント情報バッファ（３）２７に格納されている最初のイベントの時間９０ｎｓを出力状態を維持したまま後方へシフトすることができる出力状態維持時間は３ｎｓ未満（９３ｎｓ−９０ｎｓ）であると検証できる。したがって、イベント情報バッファ（３）２７に格納されている最初のイベントの時間をシフトして入出力状態の切り替わり時間を１６ｎｓとすることはできない。
【００８６】
ステップＳ４２では、ステップＳ４０でのシフト処理を行なったとしても入出力状態の切り替わり時間をＩ／Ｏデットバンド時間より大きくすることができない出力区間を無効とする無効処理を行なう。例えば、図１３に示すように区間５４の入出力端子Ｂの出力を無効化する。
【００８７】
ステップＳ４２に続いてステップＳ４３に進み、無効化した出力端子を含む区間にダミーサイクルを設定することが可能であればダミーサイクルを設定する。このためには、入力状態に関係している回路が状態をサイクル時間保持する必要がある。例えば、入力状態を保持する条件としては、シフト／カウンタ回路が無い場合には外部よりネット回路ごとに設定すること、入力状態保持時間がサイクル時間より２倍以上ある場合にはネット回路ごとに入力保持時間を設定すること、状態保持形式が完全に静的（スタティック）であることが考えられる。
【００８８】
図１４はダミーサイクルを設定した場合の一例のテストサイクルベースを示す。例えば、図１４のテストサイクルベースでは、図１３の無効化された区間５４がダミーサイクル５４−１と区間５４の有効な出力端子を含む区間５４−２とに変換される。
【００８９】
ダミーサイクルを設定することが可能であれば無効化した出力端子を含む区間にダミーサイクルを設定し、そのダミーサイクルを設定した区間はダミーサイクルの次の区間に出力する。ダミーサイクルは、入出力状態の切り替わり時間とＩ／Ｏデットバンド時間との関係に基づいて設定され、その数は一つとは限らない。ダミーサイクルの数はフラグカウンタにより保持される。
【００９０】
ステップＳ４３に続いてステップＳ４４に進み、ステップＳ３２で分離したイベント情報の個数（サイクル時間毎のデータ変化の個数）を調べ、波形の特徴を表すエッジ識別に変換する。ステップＳ４４に続いてステップＳ４５に進み、ステップＳ３２で分離したイベント情報からサイクルカウンタ１６により供給されるサイクルカウント時間を減算して、イベント時間をサイクルカウンタ毎の相対的な時間であるエッジタイミング時間に変換する。
【００９１】
ステップＳ４６では、ステップＳ４４，４５で検出されたエッジ識別とエッジタイミングとで、サイクル時間毎のエッジ識別とエッジタイミングとからなるタイミング情報を求める。ステップＳ４６に続いてステップＳ４７に進み、ダミーサイクルを挿入したことによるサイクルカウント時間のずれを補正する。例えば、サイクルカウンタ１６のサイクルカウント時間からフラグカウンタにより保持されているダミーサイクルの数に対応するサイクルカウント時間を減算する。ステップＳ４８では、サイクルカウント時間にサイクル時間を加算してステップＳ３１に進む。
【００９２】
以上のように、入出力状態の切り替わり時間とＩ／Ｏデットバンド時間との関係に基づいて、出力状態維持時間に基づくイベントのシフト処理，区間の無効化，ダミーサイクルの設定を行なうことにより、半導体装置のテストのサイクル時間が短い場合にも、入力／出力状態を切り換えるのに必要なＩ／Ｏデットバンド時間が確保することができ、正確なテストを行なうことが可能である。
【００９３】
図１５は、本発明の半導体試験装置の第３実施例の構成図を示す。図１５の半導体試験用データ処理部３１は、前記図１及び図８の本発明の半導体試験装置の構成部分である半導体試験用データ処理装置１１と同様であり、半導体試験用データ処理部３１をテスタ１９内に含むことを特徴とする。
【００９４】
入力端子３０から入力されたシミュレーションデータを半導体試験用データ処理部３１によりテストデータに加工して不確定イベントの検証又はシミュレーション精度とテスタ精度との検証を行ない、図４（Ｂ）のテストパターン情報をパターンデータバッファ３２に供給し、図４（Ｃ）のテストタイミング情報をタイミングデータバッファ３４に供給する。パターンデータバッファ３２は、パターン制御部３３の制御により処理部３７にテストパターン情報を供給する。タイミングデータバッファ３４は、波形モード部３５の制御により処理部３７にテストタイミング情報を供給する。
【００９５】
処理部３７は、テスト・サイクル・カウンタ部３６と同期する方法でテストを行なうＬＳＩ１８にテストパターン情報及びテストタイミング情報を供給し、ＬＳＩ１８からの出力信号とテストパターン情報及びテストタイミング情報から求められるＬＳＩ１８出力の期待値とをＬＳＩ出力データ比較部３８で比較してＬＳＩ１８の正確な動作検証が可能となる。
【００９６】
このように、テスタの中に本発明の半導体試験用データ処理部３１を有することにより、シミュレーションデータからテストデータを作成する機能を有する半導体試験装置を接続することが可能となる。
【発明の効果】
【００９７】
上述の如く、本発明の請求項１記載の発明によれば、シミュレーションデータを入力して、前記シミュレーションデータから前記状態が変化した時刻と変化の状態とを生成するタイミング情報記憶部と、前記生成された時刻と変化の状態から前記テストデータを生成するテストデータ記憶部とを有することにより、予めサンプリング情報を作成することなくシミュレーションデータから必要な情報を取り出し、処理を行なってテストデータに加工することが可能となり、工程短縮が可能となる。
【００９８】
また、請求項２記載の発明は、時間軸で記録したシミュレーションデータから前記時刻と変化の状態とを生成するので、前記シミュレーションデータにより前記半導体装置内部で発生した状態の変化を正確に検出することが可能となり、よって、正確なテストデータの生成が可能となる。
【００９９】
また、請求項３記載の発明は、時間軸に対応したシミュレーションデータをイベント軸に対応したテストデータに変換するときに、前記シミュレーションデータにより前記半導体装置内部で発生した状態の変化を正確に検出でき、正確なテストデータの生成が可能なので、前記テストデータから元のシミュレーションデータに戻す処理も可能となる。
【０１００】
また、請求項４記載の発明は、シミュレーションデータの測定精度と前記半導体装置用テスタの測定精度との差により発生する測定誤差を補正したテストデータを作成する手段を有することにより、半導体試験の精度を上げることが可能となる。
【０１０１】
また、請求項５記載の発明は、タイミング情報記憶部に記憶されている以前のシミュレーションの変化の状態及び時刻と、新しく書き込むシミュレーションの変化の状態及び時刻とを比較して、新しく書き込むシミュレーションデータの変化の状態及び時刻と重複したシミュレーションデータの変化の状態及び時刻がタイミング情報記憶部に記憶されていない場合にのみタイミング情報記憶部に新しく書き込むシミュレーションデータの変化の状態及び時刻を書き込むこと、及び、タイミング情報記憶部に記憶するシミュレーションデータの変化の状態及び時刻に識別番号を付することにより、重複するデータを格納する必要がなくなり記憶容量の節約となる。
【０１０２】
また、請求項６記載の発明は、半導体装置用テスタの測定精度より高精度なシミュレーションデータの変化の状態及び時刻を、半導体装置用テスタの測定精度の倍数に補正することにより、半導体試験の精度が向上し、故障検出率を上げることが可能となる。
【０１０３】
また、請求項７記載の発明は、半導体試験用データ処理装置を前記半導体装置用テスタの中に含むことにより、シミュレーションデータからテストデータを生成する機能を有する半導体試験装置を提供することが可能となる。
【０１０４】
また、請求項８記載の発明は、シミュレーションデータの入力状態と出力状態との切り替わり時間を計時し、その切り替わり時間が半導体装置用テスタの検出可能範囲内であるか判定することにより、Ｉ／Ｏデットバンドを考慮したテストデータの作成が可能となる。
【０１０５】
また、請求項９記載の発明は、シミュレーションデータの入力状態と出力状態との切り替わり時間を計時する計時部と、その切り替わり時間が半導体装置用テスタの検出可能範囲内であるか判定する判定部と、判定部による判定に基づいてシミュレーションデータを変換する変換部とを有することにより、Ｉ／Ｏデットバンドを考慮したテストデータの作成が可能となる。
【０１０６】
また、請求項１０記載の発明は、シミュレーションデータの入力状態に含まれる最後の状態が変化した時刻と出力状態に含まれる最初の状態が変化した時刻との間隔を計時することにより入力状態と出力状態との切り替わり時間を得ることが可能となる。
【０１０７】
また、請求項１１記載の発明は、入力状態と出力状態との切り替わり時間が半導体装置用テスタの検出可能範囲内でない場合その出力状態を無効とすることにより、正確な半導体試験が可能となる。
【０１０８】
また、請求項１２記載の発明は、入力状態と出力状態との切り替わり時間が半導体装置用テスタの検出可能範囲内でない場合その出力状態に含まれる最初の状態が変化する時刻を変更することにより、前記入力状態と出力状態との切り替わり時間を前記検出可能範囲内とすることが可能となる。
【０１０９】
また、請求項１３記載の発明は、入力状態と出力状態との切り替わり時間が半導体装置用テスタの検出可能範囲内でない場合、そのシミュレーションデータの入力状態と出力状態との間に擬似区間を挿入することにより、前記入力状態と出力状態との切り替わり時間を前記検出可能範囲内とすることが可能となる。
【０１１０】
また、請求項１４記載の発明は、シミュレーションデータの入力状態と出力状態との間に挿入される前記擬似区間の数を前記入力状態と出力状態との切り替わり時間と前記半導体装置用テスタの検出可能範囲との関係に基づいて決定することにより、前記入力状態と出力状態との切り替わり時間を前記検出可能範囲内とすることが可能となる。
【０１１１】
また、請求項１５記載の発明は、半導体試験用データ処理装置を前記半導体装置用テスタの中に含むことにより、シミュレーションデータからＩ／Ｏデットバンドを考慮したテストデータを生成する機能を有する半導体試験装置を提供することが可能となる。
【図面の簡単な説明】
【図１】 本発明の半導体試験装置の第１実施例の構成図である。
【図２】 本発明のシミュレーションデータからテストデータに加工する手順を表す一実施例のフローチャートである。
【図３】 シミュレーションデータのイベント情報を示す一例のタイミング図である。
【図４】 本発明のシミュレーションデータをテストデータに加工する手順を表す一例の説明図である。
【図５】 本発明のテストデータの検証手順を表す一実施例のフローチャートである。
【図６】 本発明の不確定イベント検証の一例の説明図である。
【図７】 本発明のシミュレーション精度とテスタ精度との検証の一例の説明図である。
【図８】 本発明の半導体試験装置の第２実施例の構成図である。
【図９】 本発明のＩ／Ｏデットバンドの検証手順を表す一実施例のフローチャートである。
【図１０】 シミュレーションデータのイベント情報を示す一例のタイミング図である。
【図１１】 出力状態維持時間の検証の一例の説明図である。
【図１２】 出力状態維持時間の検証の一例の説明図である。
【図１３】 無効サイクルを設定した場合の一例のタイミング図である。
【図１４】 ダミーサイクルを設定した場合の一例のテストサイクルベースである。
【図１５】 本発明の半導体試験装置の第３実施例の構成図である。
【図１６】 シミュレーションデータをテストデータに加工する手順を示す一例のフローチャートである。
【図１７】 シミュレーションデータのイベント情報及びテストデータのサイクル情報の一例の説明図である。
【符号の説明】
１０，３０ 入力端子
１１ 半導体試験用データ処理装置
１２ 記憶装置
１３ ＣＰＵ
１４，２５〜２７ イベント情報バッファ
１５ タイミング情報バッファ
１６ サイクルカウンタ
１７ テストデータバッファ
１８ ＬＳＩ
１９ テスタ
２０，２１ 入力端子
２２ 出力端子
２３ 入出力端子
３１ 半導体試験用データ処理部
３２ パターンデータバッファ
３３ パターン制御部
３４ タイミングデータバッファ
３５ 波形モード部
３６ テスト・サイクル・カウンタ部
３７ 処理部
３８ ＬＳＩ出力データ比較部
Claims (15)
- 半導体装置を試験するためのテストデータを処理する半導体試験用データ処理装置において、
前記半導体装置の機能をソフトウエアで仮想的に動作させたときに前記半導体装置内部で発生した状態の変化を時間軸で記録したシミュレーションデータとして入力するイベント情報記憶部と、
前記取り込んだシミュレーションデータから前記状態が変化した時刻と変化の状態とを生成するタイミング情報記憶部と、
前記生成された時刻と変化の状態から前記テストデータを生成するテストデータ記憶部とを有することを特徴とする半導体試験用データ処理装置。 - 半導体装置を試験するためのテストデータを処理する半導体試験用データ処理方法において、
前記半導体装置の機能をソフトウエアで仮想的に動作させたときに前記半導体装置内部で発生した状態の変化を時間軸で記録したシミュレーションデータとして入力する工程と、
前記取り込んだシミュレーションデータから前記状態が変化した時刻と変化の状態とを生成する工程と、
前記生成された時刻と変化の状態から前記テストデータを生成する工程とを有することを特徴とする半導体試験用データ処理方法。 - 請求項１記載の半導体試験用データ処理装置において、
前記シミュレーションデータから加工された前記テストデータは、元のシミュレーションデータに戻すのに十分なタイミング情報を有するデータであることを特徴とする半導体試験用データ処理装置。 - 請求項１記載の半導体試験用データ処理装置において、
前記シミュレーションデータの測定精度と前記半導体装置用テスタの測定精度との差により発生する測定誤差を補正した前記テストデータを作成する手段を有することを特徴とする半導体試験用データ処理装置。 - 請求項１記載の半導体試験用データ処理装置において、
前記タイミング情報記憶部は、前記シミュレーションデータの変化の状態及び変化の時刻を、既に前記タイミング情報記憶部に記憶されている以前の前記シミュレーションデータの変化の状態及び時刻と比較し、前記既にタイミング情報記憶部に記憶されている以前のシミュレーションデータの変化の状態及び時刻と異なっているときに前記シミュレーションデータの変化の状態及び時刻を前記タイミング情報記憶部に保存することを特徴とする半導体試験用データ処理装置。 - 請求項４記載の半導体試験用データ処理装置において、
前記半導体装置用テスタの測定精度より高精度な前記シミュレーションデータの変化の状態及び時刻を、前記半導体装置用テスタの測定精度の倍数に補正することを特徴とする半導体試験用データ処理装置。 - 請求項１，３乃至６何れか一項記載の半導体試験用データ処理装置において、
前記半導体試験用データ処理装置を前記半導体装置用テスタの中に含むことを特徴とする半導体試験装置。 - 半導体装置を試験するためのテストデータを処理する半導体試験用データ処理方法において、
前記半導体装置の動作をシュミレートする時間軸に対応したシミュレーションデータの入力状態と出力状態との切り替わり時間を計時する工程と、
前記入力状態と出力状態との切り替わり時間が半導体装置用テスタの検出可能範囲内であるか判定する工程と、
前記判定に基づいて前記シミュレーションデータを変換する工程とを有することを特徴とする半導体試験用データ処理方法。 - 半導体装置を試験するためのテストデータを処理する半導体試験用データ処理装置において、
前記半導体装置の動作をシュミレートする時間軸に対応したシミュレーションデータの入力状態と出力状態との切り替わり時間を計時する計時部と、
前記入力状態と出力状態との切り替わり時間が半導体装置用テスタの検出可能範囲内であるか判定する判定部と、
前記判定部の判定に基づいて前記シミュレーションデータを変換する変換部とを有することを特徴とする半導体試験用データ処理装置。 - 請求項９記載の半導体試験用データ処理装置において、 前記計時部は、前記シミュレーションデータの入力状態に含まれる最後の状態が変化した時刻と出力状態に含まれる最初の状態が変化した時刻との間隔を前記入力状態と出力状態との切り替わり時間として計時することを特徴とする半導体試験用データ処理装置。
- 請求項１０記載の半導体試験用データ処理装置において、 前記変換部は前記判定部の判定が検出可能範囲内でない場合、前記シミュレーションデータの出力状態を無効とすることを特徴とする半導体試験用データ処理装置。
- 請求項１０記載の半導体試験用データ処理装置において、 前記変換部は前記判定部の判定が検出可能範囲内でない場合、前記シミュレーションデータの出力状態に含まれる最初の状態が変化する時刻を変更して、前記入力状態と出力状態との切り替わり時間を前記検出可能範囲内とすることを特徴とする半導体試験用データ処理装置。
- 請求項１０記載の半導体試験用データ処理装置において、 前記変換部は前記判定部の判定が検出可能範囲内でない場合、前記シミュレーションデータの入力状態と出力状態との間に前記入力状態及び出力状態の間隔と同一な間隔を有する擬似区間を挿入して、前記入力状態と出力状態との切り替わり時間を前記検出可能範囲内とすることを特徴とする半導体試験用データ処理装置。
- 請求項１３記載の半導体試験用データ処理装置において、 前記シミュレーションデータの入力状態と出力状態との間に挿入される前記擬似区間の数は、前記入力状態と出力状態との切り替わり時間と前記半導体装置用テスタの検出可能範囲との関係に基づいて決定されることを特徴とする半導体試験用データ処理装置。
- 請求項９乃至１４何れか一項記載の半導体試験用データ処理装置において、
前記半導体試験用データ処理装置を前記半導体装置用テスタの中に含むことを特徴とする半導体試験装置。
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