JP4839638B2 - テスタシミュレーション装置及びテストシミュレーション方法 - Google Patents

Description

本発明は、被試験対象のテスタによる試験をシミュレーションするテスタシミュレーション装置及びテストシミュレーション方法に関し、期待値判定タイミングの余裕度が短時間に得られるシミュレーションが行えるテスタシミュレーション装置及びテスタシミュレーション方法に関するものである。

テスタ（ＩＣテスタ）は、テストプログラムに基づいて、図１４（ａ）に示されるように、被試験対象（以下ＤＵＴと略す）に入力パターンを与え、図１４（ｂ）に示されるＤＵＴからの出力と期待値パターンとを、図１４（ｃ）に示される期待値判定タイミング（ストローブともいわれる）で比較し、ＤＵＴの良否の判定を行うものである。近年、実際に、テスタにより、ＤＵＴの試験を行う前に、ＤＵＴ、テスタをモデルとして、シミュレーションを行い、テストプログラムの動作確認を行っている。このような装置は、例えば下記特許文献１等に示される。

特開２００３−２５６４９３号公報

実機のテスタを考えると、テスタやＤＵＴには、その個体ごと、テスト実行ごとに電気的特性の微妙なバラツキが存在する。このため、期待値の判定タイミングが出力信号の値の変化点の近傍であると、そのバラツキの影響で、ＤＵＴごとに、あるいは、テスタごとに、期待値判定タイミングにおける信号の値が変わる可能性がある。この結果、ＤＵＴが正常でも、不良と判定されてしまうことがあった。

従って、バラツキによる影響を抑えるためには、期待値判定タイミングは、電気的特性の微妙なバラツキがあったとしも、信号の値が十分に安定している領域、逆に言えば、期待値判定タイミングを多少変化させても、同じ結果を示す領域の概ね中央付近に設定されることが望ましい。

そのためには、設定されている期待値判定タイミングが、前後にどの程度ずれても、同じ判定ができる許容範囲（時間）を知ることが重要である。この許容範囲を余裕度と呼ぶ。

通常のテストは、テストレートに基づいて、入力パターンと期待値の判定が設定される。従って、判定のタイミングもテストレートごとに発生し、テストレートの先頭から所定時間経過後に、判定のタイミングが発生される。また、ＤＵＴの複数の出力ピンに対し、複数のテストレートで同じ期待値判定タイミングが設定されている。このため、テスタの動作条件を変えると、期待値判定タイミングもそれらすべてのテストレートで変化する。従って、余裕度は、一つのテストレートだけを考えるのではなく、同じ期待値判定タイミングが設定されている全てのテストレートで考え、それらの全てのテストレートにおいて、安定して期待値判定ができる領域ということである。このような余裕度を求める装置を図１５に示し説明する。

図１５に示されるように、記憶部１は、入力パターン、期待値パターン等からなるテストパターンを含むテストプログラムを記憶する。シミュレーション手段２は、記憶部１のテストプログラムに基づいて、テスタの回路動作をシミュレーションする。そして、シミュレーション手段２は、テスタモデル２１、ＤＵＴモデル２２を有する。テスタモデル２１は、記憶部１のテストプログラムに基づいて、テスタの回路動作をシミュレーションする。ＤＵＴモデル２２は、テスタモデル２１と信号の授受を行い、例えばＩＣ，ＬＳＩ等のＤＵＴの回路動作をシミュレーションする。余裕度解析手段３は、設定手段３１、余裕度演算手段３２を有する。設定手段３１は、記憶部１のテストプログラムの設定を行う。余裕度演算手段３２は、設定手段３１の設定データとシミュレーション手段２のテスタモデル２１からのパス、フェイルにより余裕度を演算する。

このような装置の動作を、図１６，１７を用いて説明する。図１６，１７は、それぞれ、図１５に示す装置の動作を示したフローチャート、タイミングチャートである。図１７において、（ａ）はＤＵＴモデル２２の入力パターン、（ｂ）はＤＵＴモデル２２の出力、（ｃ）は期待値判定タイミングで、ｔ０は、テストプログラムに最初に設定されている期待値判定タイミングである。

余裕度解析手段３の設定手段３１が、期待値判定タイミングの初期値Ｓを設定データとして、記憶部１のテストプログラムに対し設定する（Ｓ１）。シミュレーション手段２が、記憶部１のテストプログラムを読み出し、テストプログラムにより、テスタモデル２１を動作させる。テスタモデル２１は、テストプログラムに基づいて、図１７（ａ）に示されるように、ＤＵＴモデル２２に入力パターンを出力する。この入力パターンにより、ＤＵＴモデル２２は、図１７（ｂ）に示されるように、テスタモデル２１に出力を行う。そして、テスタモデル２１は、ＤＵＴモデル２２の出力とテストプログラムの期待値パターンとの比較を、図１７（ｃ）に示されるように、期待値判定タイミングで行い、パス、フェイルの判定を行う（Ｓ２）。

余裕度解析手段３の余裕度演算手段３２が、テスタシミュレーション手段２のテスタモデル２１のパス、フェイルのデータを取得する（Ｓ３）。そして、設定手段３１は、期待値判定タイミングが終了値Ｅ以上か判断し（Ｓ４）、終了値Ｅより小さい場合、設定データにΔｔを加えて、Δｔが加えられた設定データを、記憶部１のテストプログラムに設定する（Ｓ５）。再び、シミュレーション手段２は、上述のようにシミュレーションを行う（Ｓ２）。終了値Ｅ以上の場合、余裕演算手段３２が、余裕度の演算を行う。つまり、余裕度演算手段３２は、パスしたタイミングの最小、最大間を余裕度として求める（Ｓ６）。

大規模ＬＳＩのテストにおいて、シミュレーション手段２によるシミュレーションは、長時間要する。従って、シミュレーションを繰り返し実行して、余裕度を求めるには、さらに数倍の長時間が必要になってしまうという問題点があった。

そこで、本発明の目的は、期待値判定タイミングの余裕度を短時間に得られるテスタシミュレーション装置及びテスタシミュレーション方法を実現することにある。

このような課題を達成するために、本発明のうち請求項１記載の発明は、
被試験対象のテスタによる試験を、被試験対象の動作をシミュレーションするＤＵＴモデルと、テスタの動作をシミュレーションするテスタモデルとによりシミュレーションを行うテスタシミュレーション装置において、
前記ＤＵＴモデルの出力データ、前記ＤＵＴモデルの出力と期待値パターンとを、すべてのテストレートでテストレートの先頭から同じ時間経過後の期待値判定タイミングで比較した結果が、すべてのテストレートですべてパスした期待値判定タイミングデータに基づいて、テストレートの先頭から同じ時間経過後の期待値判定タイミングが設定されている全てのテストレートにおける期待値判定タイミングのパスの余裕度を解析する余裕度解析手段を備えたことを特徴とするものである。

請求項２記載の発明は、
被試験対象のテスタによる試験を、被試験対象の動作をシミュレーションするＤＵＴモデルと、テスタの動作をシミュレーションするテスタモデルとによりシミュレーションを行うテスタシミュレーション装置において、
テストレートごとに、ＤＵＴモデルの出力データと期待値パターンとが一致する領域を安定領域として抽出する安定領域抽出手段と、
この安定領域抽出手段の結果により、テストレートを基準として、安定領域の重なる部分を求め、期待値判定タイミングのパスの余裕度を判断する余裕度判断手段と
を備えたことを特徴とするものである。

請求項３記載の発明は、請求項１記載の発明であって、
余裕度解析手段は、
チェック範囲内において、ＤＵＴモデルの出力データの安定領域を抽出する安定領域抽出手段と、
この安定領域抽出手段の結果より、期待値判定タイミングの余裕度を判断する余裕度判断手段と
を有することを特徴とするものである。

請求項４記載の発明は、請求項１記載の発明であって、
余裕度解析手段は、
期待値判定タイミングをチェック点により、ＤＵＴモデルの出力データと期待値パターンとを比較する期待値比較手段と、
この期待値比較手段の結果より、期待値判定タイミングの余裕度を判断する余裕度判断手段と
を有することを特徴とするものである。

請求項５記載の発明は、請求項１，３，４のいずれかに記載の発明であって、
余裕度解析手段に用いるＤＵＴモデルの出力データを少なくとも取得する取得手段を設けたことを特徴とするものである。

請求項６記載の発明は、
被試験対象のテスタによる試験を、被試験対象の動作をシミュレーションするＤＵＴモデルと、テスタの動作をシミュレーションするテスタモデルとによりシミュレーションを行うテスタシミュレーション方法において、
前記ＤＵＴモデルの出力データ、前記ＤＵＴモデルの出力と期待値パターンとを、すべてのテストレートでテストレートの先頭から同じ時間経過後の期待値判定タイミングで比較した結果が、すべてのテストレートですべてパスした期待値判定タイミングデータに基づいて、テストレートの先頭から同じ時間経過後の期待値判定タイミングが設定されている全てのテストレートにおける期待値判定タイミングのパスの余裕度を解析することを特徴とするものである。

請求項７記載の発明は、
被試験対象のテスタによる試験を、被試験対象の動作をシミュレーションするＤＵＴモデルと、テスタの動作をシミュレーションするテスタモデルとによりシミュレーションを行うテスタシミュレーション方法において、
テストレートごとに、ＤＵＴモデルの出力データと期待値パターンとが一致する領域を安定領域として抽出するステップと、
この抽出結果により、テストレートを基準として、安定領域の重なる部分を求め、期待値判定タイミングのパスの余裕度を判断するステップと
を備えたことを特徴とするものである。

請求項８記載の発明は、請求項６記載の発明であって、
チェック範囲内において、ＤＵＴモデルの出力データの安定領域を抽出するステップと、
この安定領域より、期待値判定タイミングの余裕度を判断するステップと
を有することを特徴とするものである。

請求項９記載の発明は、請求項６記載の発明であって、
期待値判定タイミングをチェック点により、ＤＵＴモデルの出力データと期待値パターンとを比較するステップと、
この比較結果より、期待値判定タイミングの余裕度を判断するステップと
を有することを特徴とするものである。

本発明によれば以下のような効果がある。
請求項１，３〜５によれば、余裕度解析手段が、ＤＵＴモデルの出力データから、期待値判定タイミングの余裕度を求めるので、余裕度を短時間に得ることができる。
請求項２によれば、安定領域抽出手段が、テストレートごとに、ＤＵＴモデルの出力データと期待値パターンとが一致する領域を安定領域として抽出し、余裕度判断手段が、安定領域抽出手段の結果により、テストレートを基準として、安定領域の重なる部分を求め、期待値判定タイミングのパスの余裕度を判断するので、余裕度を短時間に得ることができる。
請求項３によれば、チェック範囲で余裕度を求めるので、正しい余裕度を求めることができる。
請求項６〜９によれば、ＤＵＴモデルの出力データから、期待値判定タイミングの余裕度を求めるので、余裕度を短時間に得ることができる。
請求項８によれば、チェック範囲で余裕度を求めるので、正しい余裕度を求めることができる。

以下本発明を、図面を用いて詳細に説明する。

図１は本発明の第１の実施例を示した構成図である。ここで、図１５と同一のものは同一符号を付し説明を省略し、以下の実施例においても同様に同一のものは同一符号を付し説明を省略する。

図１に示すように、取得手段４は、シミュレーション手段２のテスタモデル２１、ＤＵＴモデル２２のシミュレーション結果データを取得する。記憶部Ｍ１は、取得手段４からのデータを記憶する。記憶部Ｍ２は、期待値判定タイミングの余裕度のチェックを行うチェック範囲値を記憶する。記憶部Ｍ３は、期待値判定タイミングの余裕度を記憶する。余裕度解析手段５は、記憶部Ｍ１のシミュレーション結果データの出力データ、期待値判定タイミングデータ、記憶部Ｍ２のチェック範囲値に基づいて、期待値判定タイミングの余裕度を解析し、記憶部Ｍ３に格納する。余裕度解析手段５は、安定領域抽出手段５１、余裕度判断手段５２からなる。安定領域抽出手段５１は、期待値判定タイミングデータにより、期待値判定タイミングごとに、チェック範囲値において、記憶部Ｍ２の出力データの安定領域を抽出する。余裕度判断手段５２は、安定領域抽出手段５１の結果より、期待値判定タイミングの余裕度を判断する。

このような装置の動作を、図２を用いて説明する。図２は図１に示す装置の動作を説明する図である。（ａ）はＤＵＴモデル２２の出力信号、（ｂ）は期待値判定タイミングである。

シミュレーション手段２が、記憶部１のテストプログラムを読み出し、テストプログラムにより、テスタモデル２１を動作させる。テスタモデル２１は、テストプログラムに基づいて、ＤＵＴモデル２２に入力パターンを出力する。この入力パターンにより、ＤＵＴモデル２２はテスタモデル２１に出力を行う。そして、テスタモデル２１は、ＤＵＴモデル２２の出力とテストプログラムの期待値パターンとの比較を行う。このとき、取得手段４は、少なくとも、シミュレーション手段２のテスタモデル２１の期待値判定タイミングデータ、ＤＵＴモデル２２の出力データを取得し、記憶部Ｍ１に格納する。ここで、期待値判定タイミングデータ、出力データは、通常、信号の値と信号変化時刻で示される。

余裕度解析手段５の安定領域抽出手段５１は、記憶部Ｍ１からの期待値判定タイミングデータにより、図２に示すように、期待値判定タイミングｔ１と記憶部Ｍ２のチェック範囲値から、チェック範囲ｃ１を求める。具体的に、チェック範囲ｃ１の最小、最大時刻を求める。そして、安定領域抽出手段５１は、チェック範囲ｃ１で、記憶部Ｍ２の出力データの信号が変化していない安定領域ｓ１を抽出する。具体的には、安定領域抽出手段５１は、期待値判定タイミングの時刻と出力データの信号変化時刻とを比較することで、チェック範囲内で、信号変化があるかどうかを判断する。同様に、安定領域抽出手段５１は、期待値判定タイミングｔ２とチェック範囲値から、チェック範囲ｃ２を求める。そして、安定領域抽出手段５１は、チェック範囲ｃ２で、出力データの信号が変化していない安定領域ｓ２を抽出する。このような動作を繰り返し、期待値判定タイミングｔ３，ｔ４におけるチャック範囲ｃ３，ｃ４の安定領域ｓ３，ｓ４を抽出する。

そして、余裕度解析手段５の余裕度判断手段５２は、安定領域ｓ１〜ｓ４から、テストレートを基準（テストレートごとに、テストレートの始点を基準にする）として、すべての期待値判定タイミングｔ１〜ｔ４が前後に動いても、信号が変化しない安定領域の重なる部分を求め、期待値判定タイミングの余裕度を求め、記憶部Ｍ３に格納する。

このように、余裕度解析手段５が、ＤＵＴモデル２２の出力データから、期待値判定タイミングの余裕度を求めるので、余裕度を短時間に得ることができる。また、チェック範囲で余裕度を求めるので、正しい余裕度を求めることができる。つまり、シミュレーション手段２で、期待値判定タイミングをΔｔずらして、余裕度を求める場合、Δｔ内にフェイルする場合を求めることができないが、チェック範囲内のすべてに対しての余裕度なので、正しい余裕度を求めることができる。

なお、図３に示されるように、１つのテストレート内に、期待値判定タイミングｔ１，ｔ２が２つ存在する場合があるが、同じように、チェック範囲ｃ１，ｃ２を求め、安定領域ｓ１，ｓ２を求めて、余裕度を求める構成でもよい。

また、取得手段４は、シミュレーション手段２のシミュレーション結果データのすべてを取得してもよいし、必要なデータだけ、取得する構成でもよい。また、期待値判定タイミングは、複数の比較部で、同一の期待値判定タイミングなので、取得手段４は、すべての比較部に対する期待値判定タイミングを取得する必要はなく、１つの比較部に対する期待値判定タイミングでもよい。

また、余裕度解析手段５は、チェック範囲値により余裕度を求める構成を示したが、チェック範囲値は必ずしも必要ではない。余裕度解析手段５は、期待値判定タイミングに最も近い、ＤＵＴモデル２２の出力データの信号の変化点を求めて、安定領域を求める構成にしてもよい。また、チェック範囲はテストレートとしてもよい。

第２の実施例を図４に示し説明する。

図４に示すように、余裕度解析手段６は、記憶部１、記憶部Ｍ１，Ｍ２のデータに基づいて、期待値判定タイミングの余裕度を解析し、記憶部Ｍ３に格納する。余裕度解析手段６は、期待値判定タイミング抽出手段６１、安定領域抽出手段６２、余裕度判断手段６３からなる。期待値判定タイミング抽出手段６１は、記憶部１のテストプログラムから期待値判定タイミングデータを抽出する。安定領域抽出手段６２は、期待値判定タイミング抽出手段６１の期待値判定タイミングデータにより、期待値判定タイミングごとに、チェック範囲値において、記憶部Ｍ１の出力データの安定領域を抽出する。余裕度判断手段６３は、安定領域抽出手段６２の結果より、期待値判定タイミングの余裕度を判断する。

このような装置の動作は、期待値判定タイミング抽出手段６１が記憶部１のテストプログラムから期待値判定タイミングデータを抽出することが図１に示す装置と異なるだけで、他の動作は図１に示す装置と同じなので、説明を省略する。

第３の実施例を図５に示し説明する。

図５に示すように、安定領域解析手段７は、記憶部Ｍ１のデータに基づいて、期待値判定タイミングの余裕度を解析する。余裕度解析手段７は、安定領域抽出手段７１、安定領域決定手段７２、余裕度判断手段７３からなる。安定領域抽出手段７１は、記憶部Ｍ１のテストレートデータ、出力データにより、テストレートごとに、記憶部Ｍ１の出力データの安定領域を抽出する。安定領域決定手段７２は、安定領域抽出手段７１の結果より、記憶部Ｍ１の期待値判定タイミングデータより、安定領域を決定する。余裕度判断手段７３は、安定領域決定手段７２の結果より、期待値判定タイミングの余裕度を判断する。

このような装置の動作を、図６を用いて説明する。図６は図５に示す装置の動作を説明する図である。（ａ）はＤＵＴモデル２２の出力、（ｂ）は期待値判定タイミングである。

余裕度解析手段７の安定領域抽出手段７１は、記憶部Ｍ１からのテストレートデータ、出力データにより、図６に示すように、出力データの変化点とテストレートの区切りごとに、安定領域ｓ１〜ｓ５を求める。そして、安定領域決定手段７２は、安定領域ｓ１〜ｓ５から、記憶部Ｍ１の期待値判定タイミングデータにより、期待値判定タイミングｔ１〜ｔ３が含まれる安定領域ｓ２，ｓ４，ｓ５を抽出する。

この安定領域ｓ２，ｓ４，ｓ５から、余裕度解析手段７の余裕度判断手段７３は、テストレートを基準にして、すべての期待値判定タイミングｔ１〜ｔ３が前後に動いても、信号が変化しない安定領域の重なる部分を求め、期待値判定タイミングの余裕度を求め、記憶部Ｍ３に格納する。

第４の実施例を図７に示し説明する。

図７に示すように、記憶部Ｍ４はテストプログラムの期待値パターンを記憶する。余裕度解析手段８は、記憶部Ｍ１のシミュレーション結果データの出力データ、テストレートデータ、記憶部Ｍ４の期待値パターンに基づいて、期待値判定タイミングの余裕度を解析し、記憶部Ｍ３に格納する。余裕度解析手段８は、安定領域抽出手段８１、余裕度判断手段８２からなる。安定領域抽出手段８１は、テストレートごとに、出力データと期待値パターンとが一致する領域を安定領域として抽出する。余裕度判断手段８２は、安定領域抽出手段８１の結果より、テストレートを基準として、期待値判定タイミングの余裕度を判断する。

このような装置の動作を、図８を用いて説明する。図８は図７に示す装置の動作を説明する図である。（ａ）は期待値パターン、（ｂ）はＤＵＴモデル２２の出力である。

余裕度解析手段８の安定領域抽出手段８１は、記憶部Ｍ１からのテストレートデータにより、図８に示すように、テストレートにおいて、出力データと期待値”１”とが一致する領域を安定領域ｓ１として抽出する。同様に、安定領域抽出手段８２は、次のテストレートで、出力データと期待値”０”とが一致する領域を安定領域ｓ２として抽出する。このような動作を繰り返し、安定領域ｓ３，ｓ４を抽出する。ここで、安定領域ｓ４は、期待値が”０または１”なので、テストレートの全区間が安定領域となっている。

そして、余裕度解析手段８の余裕度判断手段８２は、安定領域ｓ１〜ｓ４から、テストレートを基準にして、安定領域の重なる部分を求め、期待値判定タイミングの余裕度を求め、記憶部Ｍ３に格納する。

第５の実施例を図９に示し説明する。なお、上述のシミュレーションの結果、すべて、ＤＵＴモデル２２の出力と期待値パターンとを比較した結果、パスしたシミュレーション結果データを用いたが、ここでは、フェイルも含むシミュレーション結果データを用いる。

図９に示すように、記憶部Ｍ５は、フェイルの期待値判定タイミングの余裕度を記憶する。余裕度解析手段９は、記憶部Ｍ１のシミュレーション結果データの出力データ、期待値判定タイミングデータ、テストレートデータ、良否判定データに基づいて、期待値判定タイミングの余裕度、つまり、良否判定データがパス時のパス余裕度、フェイル時のフェイル余裕度を解析し、それぞれ記憶部Ｍ３，Ｍ５に格納する。余裕度解析手段９は、安定領域抽出手段９１、余裕度判断手段９２からなる。安定領域抽出手段９１は、期待値判定タイミングデータにより、期待値判定タイミングごとに、テストレートデータによりテストレートの範囲内において、記憶部Ｍ１の出力データの安定領域を抽出する。余裕度判断手段９２は、安定領域抽出手段９１の結果、記憶部Ｍ１の各テストレートの良否判定データより、パス、フェイルごとに期待値判定タイミングの余裕度を判断する。

このような装置の動作を、図１０を用いて説明する。図１０は図９に示す装置の動作を説明する図である。（ａ）は良否判定データ、（ｂ）はＤＵＴモデル２２の出力、（ｃ）は期待値判定タイミングである。

余裕度解析手段９の安定領域抽出手段９１は、記憶部Ｍ１からのテストレートデータにより、図１０に示すように、テストレートで、記憶部Ｍ１の出力データの信号が期待値判定タイミングと同じ信号レベルで変化していない安定領域ｓ１を抽出する。具体的には、安定領域抽出手段９１は、期待値判定タイミングの時刻と出力データの信号変化時刻とを比較することで、テストレート内で、信号変化があるかどうかを判断する。このような動作を繰り返し、期待値判定タイミングｔ２〜ｔ４における安定領域ｓ２〜ｓ４を抽出する。

そして、余裕度解析手段９の余裕度判断手段９２は、安定領域ｓ１〜ｓ４から、記憶部Ｍ１の良否判定データにより、パス時の安定領域ｓ１，ｓ２、フェイル時の安定領域ｓ３，ｓ４に分類する。余裕度判断手段９２は、テストレートを基準にして、パス時の安定領域ｓ１，ｓ２の期待値判定タイミングｔ１，ｔ２を動かしても、信号が変化しない安定領域の重なる部分を求め、期待値判定タイミングの余裕度を求め、記憶部Ｍ３に格納する。また。余裕度判断手段９２は、テストレートを基準として、フェイル時の安定領域ｓ３，ｓ４の期待値判定タイミングｔ３，ｔ４を動かしても、信号が変化しない安定領域の重なる範囲を求め、記憶部Ｍ５に格納する。

このように、余裕度解析手段９が、出力データ、良否判定データにより、フェイル時の期待値判定タイミングの余裕度を求めたので、余裕度が小さければ、期待値判定タイミングを変化させれば、全てのテストレートで、期待値をパスできるかどうかがわかる。

第６の実施例を図１１に示し説明する。

図１１に示すように、記憶部Ｍ６は、期待値判定タイミングとしてチェックする点を示すチェック点データを複数記憶する。ここで、チェック点データは、期待値判定タイミングからの相対時間で規定される。余裕度解析手段１００は、記憶部Ｍ１のシミュレーション結果データの出力データ、期待値判定タイミングデータ、記憶部Ｍ４の期待値パターン、記憶部Ｍ６のチェック点データに基づいて、期待値判定タイミングの余裕度を解析し、記憶部Ｍ３に格納する。余裕度解析手段１００は、期待値比較手段１１０、余裕度判断手段１２０からなる。期待値比較手段１１０は、期待値判定タイミング、チェック点データにより、チェック判定タイミングを生成し、このタイミングで、出力データと期待値パターンとを比較する。そして、期待値比較手段１１０は、チェック判定タイミング生成手段１１１、比較手段１１２からなる。チェック判定タイミング生成手段１１１は、期待値判定タイミングにチェック点データを加えて、チェック判定タイミングを生成する。比較手段１１２は、出力データをチェック判定タイミングで、期待値パターンと比較する。余裕度判定手段１２０は、期待値比較手段１１０の結果より、期待値判定タイミングの余裕度を判断する。

このような装置の動作を、図１２を用いて説明する。図１２は図１１に示す装置の動作を説明する図である。（ａ）はＤＵＴモデル２２の出力、（ｂ）は期待値判定タイミングである。

余裕度比較手段１１０のチェック判定タイミング生成手段１１１は、図１２（ｂ）に示されるように、記憶部Ｍ１の期待値判定タイミングｔ０に、チェック点データを加えて、チェック判定タイミングｔ１を生成する。そして、比較手段１１２が、記憶部Ｍ１の出力データを、チェック判定タイミング生成手段１１１のチェック判定タイミングｔ１のときに、記憶部Ｍ４の期待値で比較し、チェック判定タイミングデータと共に、パス、フェイルを出力する。同様に、チェック判定タイミング生成手段１１１は、図１２（ｂ）に示されるように、期待値判定タイミングｔ０に、チェック点データを加えて、チェック判定タイミングｔ２を生成する。そして、比較手段１１２が、出力データを、チェック判定タイミングｔ２のときに、期待値で比較し、チェック判定タイミングデータと共に、パス、フェイルを出力する。このような動作を繰り返し、チェック判定タイミングｔ３におけるパス、フェイルの判定も行う。

そして、余裕度解析手段１００の余裕度判断手段１２０は、チェック判定タイミングｔ１〜ｔ３ごとに、すべてパスしているか判断し、すべてパスしている場合、チェック判定タイミングの区間（期待値判定タイミングも含めた区間）で、テストレートを基準として、期待値判定タイミングの余裕度を求め、記憶部Ｍ３に格納する。

なお、チェック判定タイミング生成手段１１１は、期待値判定タイミングデータとチェック点データとにより、チェック判定タイミングを求める構成を示したが、チェック判定タイミング生成手段が、シミュレーション結果データのテストレートデータとチェック点データとにより、チェック判定タイミングを求める構成でもよい。この場合、チェック点データは、テストレートの始点からの相対時間で規定される。また、チェック点データを、テストレートの始点からの相対時間と次のチェック判定タイミングとの時間差を規定するものでもよい。

また、期待値判定タイミングは、シミュレーション結果データから得る構成を示したが、テストプログラムから期待値判定タイミングを得る構成でもよい。

第７の実施例を図１３に示し説明する。

図１３に示すように、記憶部Ｍ６は、絶対時間で規定されるチェック点データを複数記憶する。余裕度解析手段２００は、記憶部Ｍ１のシミュレーション結果データの出力データ、記憶部Ｍ４の期待値パターン、記憶部Ｍ６のチェック点データに基づいて、期待値判定タイミングの余裕度を解析し、記憶部Ｍ３に格納する。余裕度解析手段２００は、期待値比較手段２１０、余裕度判断手段２２０からなる。期待値比較手段２１０は、チェック点データのタイミングで、出力データと期待値パターンとを比較する。そして、期待値比較手段２１０は、時間選別手段２１１、比較手段２１２からなる。時間選別手段２１１は、チェック点データを選別して、チェック判定タイミングとする。比較手段２１２は、チェック判定タイミングで、出力データを期待値パターンと比較する。余裕度判定手段２２０は、期待値比較手段２１０の結果より、期待値判定タイミングの余裕度を判断する。

このような装置の動作を説明する。余裕度比較手段２１０の時間選別手段２１１は、記憶部Ｍ６のチェック点データから、チェック判定タイミングを選別する。つまり、チェック点データは、テストレートごとにまとめられたり、テストレートの出現順番ごとにまとめられたりしているので、チェック判定タイミングが順番に出力されるようにする。そして、比較手段２１２が、記憶部Ｍ１の出力データを、時間選別手段２１１のチェック判定タイミングのときに、記憶部Ｍ４の期待値で比較し、チェック判定タイミングデータと共に、パス、フェイルを出力する。

そして、余裕度解析手段２００の余裕度判断手段２２０は、チェック判定タイミングごとに、すべてパスしているか判断し、すべてパスしている場合、チェック判定タイミングの区間（期待値判定タイミングも含めた区間）で、テストレートを基準として、期待値判定タイミングの余裕度を求め、記憶部Ｍ３に格納する。

本発明の第１の実施例を示した構成図である。 図１に示す装置の動作を説明する図である。 図１に示す装置の動作を説明する図である。 本発明の第２の実施例を示した構成図である。 本発明の第３の実施例を示した構成図である。 図５に示す装置の動作を説明する図である。 本発明の第４の実施例を示した構成図である。 図７に示す装置の動作を説明する図である。 本発明の第５の実施例を示した構成図である。 図９に示す装置の動作を説明する図である。 本発明の第６の実施例を示した構成図である。 図１１に示す装置の動作を説明する図である。 本発明の第７の実施例を示した構成図である。 テスタの動作を説明するタイミングチャートである。 従来のテスタシミュレーション装置の構成を示した図である。 図１５に示す装置の動作を示したフローチャートである。 図１５に示す装置の動作を説明する図である。

符号の説明

１，Ｍ１〜Ｍ６ 記憶部
２ シミュレーション手段
２１ テスタモデル
２２ ＤＵＴモデル
４ 取得手段
５〜９，１００，２００ 余裕度解析手段
５１，６２，７１，８１，９１ 安定領域抽出手段
５２，６３，７３，８２，９２ 余裕度判断手段
１１０，２１０ 期待値比較手段
１２０，２２０ 余裕度判断手段

Claims (9)

1. 被試験対象のテスタによる試験を、被試験対象の動作をシミュレーションするＤＵＴモデルと、テスタの動作をシミュレーションするテスタモデルとによりシミュレーションを行うテスタシミュレーション装置において、
   前記ＤＵＴモデルの出力データ、前記ＤＵＴモデルの出力と期待値パターンとを、すべてのテストレートでテストレートの先頭から同じ時間経過後の期待値判定タイミングで比較した結果が、すべてのテストレートですべてパスした期待値判定タイミングデータに基づいて、テストレートの先頭から同じ時間経過後の期待値判定タイミングが設定されている全てのテストレートにおける期待値判定タイミングのパスの余裕度を解析する余裕度解析手段を備えたことを特徴とするテスタシミュレーション装置。
2. 被試験対象のテスタによる試験を、被試験対象の動作をシミュレーションするＤＵＴモデルと、テスタの動作をシミュレーションするテスタモデルとによりシミュレーションを行うテスタシミュレーション装置において、
   テストレートごとに、ＤＵＴモデルの出力データと期待値パターンとが一致する領域を安定領域として抽出する安定領域抽出手段と、
   この安定領域抽出手段の結果により、テストレートを基準として、安定領域の重なる部分を求め、期待値判定タイミングのパスの余裕度を判断する余裕度判断手段と
   を備えたことを特徴とするテスタシミュレーション装置。
3. 余裕度解析手段は、
   チェック範囲内において、ＤＵＴモデルの出力データの安定領域を抽出する安定領域抽出手段と、
   この安定領域抽出手段の結果より、期待値判定タイミングの余裕度を判断する余裕度判断手段と
   を有することを特徴とする請求項１記載のテスタシミュレーション装置。
4. 余裕度解析手段は、
   期待値判定タイミングをチェック点により、ＤＵＴモデルの出力データと期待値パターンとを比較する期待値比較手段と、
   この期待値比較手段の結果より、期待値判定タイミングの余裕度を判断する余裕度判断手段と
   を有することを特徴とする請求項１記載のテスタシミュレーション装置。
5. 余裕度解析手段に用いるＤＵＴモデルの出力データを少なくとも取得する取得手段を設けたことを特徴とする請求項１，３，４のいずれかに記載のテスタシミュレーション装置。
6. 被試験対象のテスタによる試験を、被試験対象の動作をシミュレーションするＤＵＴモデルと、テスタの動作をシミュレーションするテスタモデルとによりシミュレーションを行うテスタシミュレーション方法において、
   前記ＤＵＴモデルの出力データ、前記ＤＵＴモデルの出力と期待値パターンとを、すべてのテストレートでテストレートの先頭から同じ時間経過後の期待値判定タイミングで比較した結果が、すべてのテストレートですべてパスした期待値判定タイミングデータに基づいて、テストレートの先頭から同じ時間経過後の期待値判定タイミングが設定されている全てのテストレートにおける期待値判定タイミングのパスの余裕度を解析することを特徴とするテスタシミュレーション方法。
7. 被試験対象のテスタによる試験を、被試験対象の動作をシミュレーションするＤＵＴモデルと、テスタの動作をシミュレーションするテスタモデルとによりシミュレーションを行うテスタシミュレーション方法において、
   テストレートごとに、ＤＵＴモデルの出力データと期待値パターンとが一致する領域を安定領域として抽出するステップと、
   この抽出結果により、テストレートを基準として、安定領域の重なる部分を求め、期待値判定タイミングのパスの余裕度を判断するステップと
   を備えたことを特徴とするテスタシミュレーション方法。
8. チェック範囲内において、ＤＵＴモデルの出力データの安定領域を抽出するステップと、
   この安定領域より、期待値判定タイミングの余裕度を判断するステップと
   を有することを特徴とする請求項６記載のテスタシミュレーション方法。
9. 期待値判定タイミングをチェック点により、ＤＵＴモデルの出力データと期待値パターンとを比較するステップと、
   この比較結果より、期待値判定タイミングの余裕度を判断するステップと
   を有することを特徴とする請求項６記載のテスタシミュレーション方法。

Images