JP4057207B2 - ショート故障解析方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、LSIやVLSI等の集積回路でショート故障を起している箇所を特定するショート故障解析方法及び装置に関し、特に、大規模集積回路であっても故障解析を高速で処理できるショート故障解析方法及び装置に関する。
【0002】
【従来の技術】
従来、不良デバイスと判断された集積回路の故障解析は、主に、ファンクション試験の結果と故障シミュレーションにより行っている。しかし、従来の故障解析は、0/1固定故障を仮定しているため、配線やトランジスタのショート故障については故障箇所を特定するための故障解析できないケースが多い。
【0003】
【発明が解決しようとする課題】
一方、CMOS LSIでは、内部が動作しない状態で、通常はほとんど電源電流は流れないが、ショート故障が存在すると電源とグランド間に異常な電流が流れる。この性質を利用してショート故障を解析する静止電源電流試験(Iddq試験)がある。静止電源電流試験による故障解析は、他の手段で故障箇所を数百ゲート以下に絞り込んだ後に解析する。
【0004】
しかし、静止電源電流試験による故障解析はゲート数が多くなるとネット数も膨大となり、故障解析に長時間必要なうえ、規模が大きくなると解析できなくなる。
【0005】
本発明は、数百万ゲート以上の大規模集積回路でも解析が可能で、かつ、高速に解析できるショート故障解析方法及び装置を提供することを目的とする。
【0006】
【課題を解決するための手段】
図1は本発明の原理説明図である。
【0007】
本発明のショート故障解析方法は、図1(A)のように、測定パターン作成過程、内部状態値導出過程と、試験過程、変数生成過程及び判定過程の手順をもつ。図1(B)は、装置構成である。
【0008】
測定パターン作成過程は、集積回路の内部論理状態の設定を変えて静止電源電流試験(Iddq 試験)に使用する複数の測定パターンを作成する。内部状態値導出過程は、集積回路のシミュレーションにより測定パターンを印加した際の各ネット毎の内部状態値0/1を導出する。試験過程は、不良デバイスと判断された集積回路に複数の測定パターンを印加して静止電源電流(Iddq)を測定し、各測定パターン毎に正常(pass)又は異常(fail)の試験結果を得る。
【0009】
変数生成過程は、測定パターン、各ネット毎の内部状態値及び試験結果に基づき、各ネット毎(ネット数n) に全測定パターンの内部状態値を格納した状態値変数(netdata_n)と、各測定パターン毎に正常又は異常の試験結果を格納した試験結果変数(passdata)を生成する。判定過程は、各ネット毎の状態値変数(netdata_n)と試験結果変数(passdata)を比較して集積回路内のショートしているネットの組を故障箇所として判定する。
【0010】
このように本発明は、シミュレーションによる各ネットの全測定パターンにおける論理状態値をネット単位に1つの状態値変数(netdata_n)に代入し、全測定パターンにおける全ネットの静止電源電流試験の結果を別の1つの試験結果変数(passdata)に代入し、各ネット毎の内部状態値変数(netdata _n)の組合試験結果変数(passdata)を組合わせて各ネット間で比較することによりショート故障箇所が特定できる。
【0011】
この組合わせた変数の比較は、全ネット相互の比較で済むため、ネット数をnとするとリーグ戦方式(総当り戦方式)の比較になり、原理的には(n2−n)/2回の変数比較で済む。このため数百万ゲート以上の大規模集積回路でも解析が可能で、しかも高速に行うことができる。
【0012】
判定過程は、正常パターン比較過程と異常パターン比較過程を備える。正常パターン比較過程は、変数の組合せとして、各ネット毎の状態値変数(netdata_n)と試験結果変数(passdata)との論理積により各ネット毎の正常パターン(パスパターン P_n)を求め、正常パターンが同じ論理値(P_A = P_B)となっているネットの間にショート箇所が存在すると推定する。
【0013】
この正常パターンでは、静止電源電流試験で異常電流が流れていないが、これはショートしている相互のネットが同じ論理値になっているためである。したがって、正常パターンで同じ論理値となっているネット間にショート故障が存在することになる。
【0014】
異常パターン比較過程は、正常パターン比較過程でショート故障の存在を推定した各ネットについて、ネットの状態値変数(netdata_n)と試験結果変数の反転値 ( ̄passdata) の論理積により各ネット毎の第1異常パターン(F_A)を求めると共に、各ネット毎の状態値変数の反転値 ( ̄netdata _n)と試験結果変数の反転値 ( ̄passdata) の論理積により各ネット毎の第2異常パターン(F_B)を求め、2つのネットの1異常パターンと第2異常パターンが相互に同じ論理値(F_A = F_B)となっているネット間にショート箇所が存在すると推定して推定結果を出力する。
【0015】
この異常パターンでは、静止電源電流試験で異常電流が流れているが、これはショートしている相互のネットが相反する論理値になっているためである。したがって、異常パターンで一部又は全体が相反する論理値となっているネット間にショート故障が存在することになる。即ち、第1異常パターンと第2異常パターンが同一になる2つのネット間にショート故障が存在する。
【0016】
変数生成過程は、同じ値となっている複数ネットの状態値変数を1つにまとめてグループ化し、この場合、判定過程は、グループ化した中から任意の代表ネットの状態値変数を1つ選択してショート故障を判断する。このように同じ状態値変数をグループ化することで、比較に使用する組合せ変数の数をネット数より少なくでき、処理を高速化できる。
【0017】
また変数生成過程は、各ネットの内部状態に不定状態Xや高インピーダンス状態Zが含まれる場合、各ネット毎の状態値変数(netdata_n)の他に、状態値変数の確定状態で1、不定状態Xや高インピーダンス状態Zで論理値「0」を格納したマスク変数 (maskdata_n)を生成する。
【0018】
この場合、判定過程は、各ネット毎の状態値変数(netdata_n)、各ネット毎のマスク変数 (maskdata_n)、及び試験結果変数(passdata)の組合せを比較して集積回路内のショート箇所を判定する。
【0019】
この場合も、比較判定過程は正常パターン比較過程と異常パターン比較過程を備える。正常パターン比較過程は、各ネット毎の状態値変数(netdata_n)とマスク変数 (maskdata_n)、及び試験結果変数(passdata)の論理積により各ネット毎の正常パターン(パスパターン P_n)を求め、正常パターンが同じ論理値(P_A =_ P_B)となっているネットの間にショート箇所が存在すると推定する。
【0020】
また異常パターン比較過程は、正常パターン比較過程で求めたショート故障の存在を推定した複数ネットについて、各ネット毎の状態値変数(netdata_n)、各ネット毎の自己及び比較先のマスク変数 (maskdata_n)、及び試験結果変数の反転値 ( ̄passdata) の論理積により各ネット毎の第1異常パターン(F_A)を求めると共に、各ネット毎の状態値変数の反転値 ( ̄netdata _n)、各ネット毎の自己及び比較先のマスク変数 (maskdata_n)、及び試験結果変数の反転値 ( ̄passdata) の論理積により各ネット毎の第2異常パターン(F_B)を求め、2つのネットの1異常パターンと第2異常パターンが相互に同じ論理値(F_A = F_B)となっているネット間にショート箇所が存在すると推定して推定結果を出力する。
【0021】
また変数生成過程は、各ネットの内部状態に不定状態Xや高インピーダンス状態Zが含まれる場合についても、同じ値となっている複数ネットの状態値変数を1つにまとめてグループ化し、判定過程は、グループ化した中から状態値変数を1つ選択してショート故障を判断することで、高速化に行なう。
【0022】
このように本発明にあっては、各ネットの内部状態に不定状態Xや高インピーダンス状態Zがあっても、ショート故障を解析できる。
【0023】
本発明のショート故障解析方法は、判定過程で得られたショート故障箇所を更に絞り込む必要がある場合は、測定パターン生成過程で、絞り込み対象とする故障箇所を分離できる静止電源電流試験の測定パターンを作成し、再度、内部状態値導出過程、試験過程、比較過程及び判定過程を実行してショート故障箇所を特定する。
【0024】
更に、絞り込んだショート故障箇所に対し、配線の位置情報を参照して、ショート故障箇所がショートするに十分近接しているか否かをチェックすることにより、更にショート故障箇所を絞り込む。このようなショート故障の絞り込みにより、正確にショート箇所を特定できる。
【0025】
また本発明は、図1(B)のように、ショート故障解析装置を提供するものであり、論理状態の設定を変えて集積回路の静止電源電流試験に使用する複数の測定パターンを作成する測定パターン作成部10と、集積回路のシミュレーションにより測定パターンを印加した際の各ネット毎の内部状態値を導出する内部状態値導出部16と、不良デバイスと判断された集積回路24に複数の測定パターンを印加して静止電源電流を測定し、各測定パターン毎に正常又は異常の試験結果を得る試験部22と、測定パターン、各ネット毎の内部状態値、及び試験結果に基づき、各ネット毎に全測定パターンの内部状態値を格納した状態値変数と、各測定パターン毎に正常又は異常の試験結果を格納した試験結果変数を生成する変数生成部28と、各ネット毎の状態値変数と試験結果変数を比較して集積回路24内のショートしているネットの組を故障箇所として判定する判定部32を備えたことを特徴とする。このショート故障解析装置の詳細はショート故障解析方法と基本的に同じになる。
【0026】
【発明の実施の形態】
図2は、本発明によるショート故障解析装置の機能構成のブロック図である。
【0027】
図2において、本発明によるショート故障解析装置は、測定パターン作成部10、内部状態値導出部16を備えたシミュレータ14、静止電源電流試験部(Iddq試験部)22を備えたデバイス試験装置20を設けている。この測定パターン作成部10、内部状態値導出部16及び静止電源電流試験部22によって、本発明のショート故障解析に必要な次の情報を準備する。
(1)静止電源電流測定パターン(Iddq測定パターン)
(2)内部ネットの状態値
(3)不良デバイスの試験結果
測定パターン作成部10はIddq測定パターン12を生成する。即ち不良デバイスと判断されているショート故障解析の対象となっている集積回路24についての設計データを利用して、I/Oや内部フリップフロップ等の論理状態の設定を変えて、静止電源電流試験のための測定パターンを複数作成する。このようにIddq測定パターンを複数作成することで、ショート故障解析の検出率を向上することが可能となる。
【0028】
シミュレーション14に設けた内部状態値導出部16は、Iddq測定パターン12を印加した際の集積回路24の内部ネットの状態値をシミュレーションにより導き出す。このシミュレーションにより導き出す内部状態値は、0または1の確定状態以外に、内部状態が決まらない不定状態Xや高インピーダンス状態Zを含む。
【0029】
本発明の基本的なショート故障解析処理にあっては、内部状態値は0,1の確定状態を対象とする。また本発明の変形にあっては、内部状態を確定状態0,1に加え不定状態Xや高インピーダンス状態Zを含む場合についても対応可能としている。
【0030】
デバイス試験装置20に設けた静止電源電流試験部22は、不良デバイスと判断された集積回路24を測定対象として、Iddq測定パターンを印加することにより、各測定パターンごとに正常(pass)または異常(fail)の試験結果を得る。
【0031】
即ち静止電源電流試験部によるIddq試験は、Iddq測定パターンの各々を印加した内部が動作しない静止状態で、電源とグランド間に流れる電流を検出し、ショート故障があれば電源とグランド間に異常電流が流れるので、この異常電流を検出して試験結果を異常(fail)とする。しかし、ショート故障が存在しても内部の論理状態によりショート故障による異常電流が発生しない場合があり、その場合の試験結果は正常(pass)となる。
【0032】
シミュレータ14で導出されたネットの状態値は、ネット状態値格納ファイル18に格納され、また静止電源電流試験部22のIddq試験の試験結果は試験結果ファイル26に格納され、それぞれ本発明によるショート故障解析処理に必要な情報として準備される。勿論、測定パターン作成部10で作成したIddq測定パターンは、Iddq測定パターン格納ファイル12に格納されている。
【0033】
各ファイル18,26に準備されたネット状態値及びIddq試験の試験結果を使用してショート故障を解析するため、変数生成部28、判定部32が設けられる。
【0034】
変数生成部28には、変数生成テーブル30が設けられており、ネット状態値とIddq試験の試験結果に基づき、各ネットごとに全てのIddq測定パターンの内部状態値を格納した状態値変数(netdata_n)と各Iddq測定パターンごとに正常(pass)または異常(fail)の試験結果を格納した試験結果変数(passdata)を生成する。
【0035】
判定部32は、変数生成部28の変数生成テーブル30上に生成された各ネットごとの状態値変数(netdata_n)と試験結果変数(passdata)を組み合わせた論理値を、各ネットごとに作成してネット間で相互に比較することにより、故障デバイスである集積回路24のショートしているネットの組を故障箇所として判定し、これを解析結果格納ファイル38に格納する。
【0036】
このため判定部32は、正常パターン比較部34と異常パターン比較部36を備えている。正常パターン比較部34は、各ネットごとの状態値変数(netdata_n)のそれぞれと試験結果変数(passdata)との論理積により各ネットごとのパスパターン(正常パターン P_n )を求め、このパスパターンが同じ論理値(P_A = P_B)となっている2つのネット間にショート箇所が存在すると推定する。
【0037】
異常パターン比較部36は、正常パターン比較部34でショート故障の存在を推定した複数のネットを対象に、各ネットごとの状態値変数(netdata_n)のそれぞれと試験結果変数(passdata)の反転値(  ̄passdata) の論理積により、各ネットごとの第1異常パターン(F_A)を求めると共に、各ネットごとの状態値変数(netdata_n)の反転値 ( ̄netdata _n)のそれぞれと試験結果変数(passdata)の論理積により、各ネットごとの第2異常パターン(F_B)を求め、2つのネットの第1異常パターンと第2異常パターンが相互に同じ(F_A = F_B)となっているネット間にショート故障が存在すると推定して、推定結果となるショートネットの組合せを出力する。
【0038】
また解析結果格納ファイル38に格納されたショートネットの組合せについて更に故障箇所を絞り込むため、絞り込み処理部40が設けられている。この絞り込み処理部40による故障箇所の絞り込み処理は必要に応じて選択的に行われるものであり、その詳細は後の説明で明らかにする。
【0039】
図3は、本発明によるショート故障解析方法の基本的な処理手順を示したフローチャートである。まずステップS1の測定パターン作成過程で不良デバイスと判断されて故障診断の対象となっている集積回路24について、図2のようにデバイス試験装置20で静止電源電流試験を行うために使用する複数の測定パターンを作成する。
【0040】
次にステップS2の内部状態値導出過程で、図2のシミュレータ14によりIddq測定パターンを印加した際の各ネットごとの内部状態値(0,1または0,1,X,Z)を導出する。ステップS3の静止電源電流試験過程にあっては、図2のデバイス試験装置20のように、不良デバイスと判断された集積回路24を測定対象として複数のIddq測定パターンを印加して静止電源電流を測定し、各測定パターンごとに正常(pass)または異常(fail)の試験結果を得る。
【0041】
このステップS1〜S3の過程で、ショート故障解析のために必要な情報が準備される。次にステップS4の変数生成過程で、Iddq測定パターン、内部状態値及び試験結果に基づき、各ネットごとに全測定パターンの内部状態値を格納した状態値変数(netdata_n)と、各測定パターンごとに正常または異常の試験結果を格納した試験結果変数(passdata)を生成する。
【0042】
次にステップS5の故障箇所判定過程で、生成した各ネットごとの状態値変数(netdata_n)のそれぞれと試験結果変数(passdata)との組合せをネットごとに比較して、集積回路内のショートしているネットの組を故障箇所として判定する。この判定過程の処理には図2の判定部32のように、正常パターン比較部34によるショート故障箇所の推定と、これに続く異常パターン比較部36によるショート故障箇所の推定が行われる。
【0043】
次にステップS6で、ステップS5の故障箇所判定過程によるショート故障箇所につき、多数のショート故障箇所が存在して絞り込みが必要と判断した場合には、ステップS7の故障箇所絞り込み過程に進み、故障箇所の絞り込みを行う。この故障箇所の絞り込みは次の2段階の処理を行うことができる。
【0044】
(1)ステップS1のIddq測定パターンの作成過程に戻り、解析結果として残っている故障箇所に対し、これを分離できるようなIddq測定パターンを作成し、再度ステップS1〜S5の処理を繰り返す。
【0045】
(2)前記のようにして新たなIddq測定パターンによる絞り込みを行って、絞り込まれた故障箇所に対し不良デバイスである解析対象となっている集積回路24の設計データの配線位置情報を参照し、故障箇所がショートするに十分接近しているか否かをチェックし、ショートするに十分に接近している故障箇所に絞り込みを行う。
【0046】
次に図2の変数生成部28及び判定部32、また図3のフローチャートにおけるステップS4,S5の変数生成過程及び故障箇所判定過程に対応する本発明のショート故障診断処理の詳細を説明する。
【0047】
図4は、図2の変数生成部28に設けられた変数生成テーブル30の具体例である。図4の変数生成テーブル30は、上部横方向にIddq測定パターンのパターンPAT#として#=1〜6の6パターンをとり、左縦方向に診断対象とする集積回路のネットを示すネット番号NET#として#=01〜08をとっている。
【0048】
この変数生成テーブル30にあっては、ネット番号NET01〜08ごとに右端縦方向に並べて示すように状態値変数(netdata_1 〜8)を設定し、この状態値変数(netdata_1 〜8)の各ビットにシミュレーションで得られた内部状態値である0または1を代入する。
【0049】
次に変数生成テーブル30の下欄右端に示すように、試験結果変数(passdata)を設定し、その各ビットに試験結果の正常(pass)または異常(fail)を代入する。この場合、正常は「P」、異常は「F」であり、変数のビットとしては正常Pを「1」とし異常Fを「0」として代入している。
【0050】
図4のように変数生成テーブル30が作成できたならば、図5に示すように、変数生成テーブル30の状態値変数(netdata_n)と試験結果変数(passdata)の論理値を使用して、集積回路内のショート故障箇所を判定する判定処理を行う。
【0051】
図5はショート故障箇所の判定処理における図2の正常パターン比較部34による判定処理の説明図である。正常パターン比較部34による判定処理は、各ネットNET1〜8について正常パターン(passパターン)を求め、ネット相互間で正常パターンを比較して判断する。
【0052】
例えばネットAとネットBの2つを例にとって説明すると次のようになる。
【0053】
まずネットAの状態値変数は(netdata_A)であり、ネットBの状態値変数は(netdata_B)であり、更に試験結果変数は(passdat) であったとすると、ネットAの正常パターン(P_A)、ネットBの正常パターン(P_B)は次式で与えられる。
【0054】
P_A = netdata_A & passdata (1)
P_B = netdata_B & passdata (2)
即ちネットA,Bの正常パターン(P_A , P_B)は、状態値変数(netdata_A),(netdata_B)のそれぞれと試験結果変数(passdata)との論理積として求めている。そして正常パターン(P_A)と(P_B)の間には
P_A = P_B (3)
の関係、即ち2つのネットの正常パターンの論理値が等しい場合には、このネットAとネットBはショートの可能性があると判定する。
【0055】
図5について、正常パターンの比較を具体的に説明すると次のようになる。図5の右側には図4のネットNET01〜08のそれぞれについて状態値変数(netdata_1)〜(netdata_8)と試験結果変数(passdata)との論理積の変数演算が示され、その論理積である各正常パターンを左側にネット番号NET#及びIddq測定パターン番号PAT#をもって表している。
【0056】
更に図5にあっては、正常パターンが同じ論理値となるネットをまとめてブロック#1〜#5に分けて表している。即ちブロック#1のようにネット番号01,06の正常パターンの論理値が同じであり、このためネット番号01と06のネット間にショートの可能性があると判断される。またブロック#3には同じ正常パターンの論理値をもつネットとしてネット番号02,03,08の3つがまとめられており、この3つのネット間でショートの可能性があると判断される。
【0057】
残りのブロック#2,#4,#5については、それぞれ1つのネット即ちネット番号04,05,07しかないことから、これらについてはショートの可能性はない。
【0058】
図6は、図5の正常パターン比較処理でショートと判断されたネットに対し行う異常パターン比較処理の説明図である。この異常パターン比較処理の原理をネットAとネットBの2つについて説明すると次のようになる。まずネットAとネットBの状態変数を(netdata_A)及び(netdata_B)とすると、次式によってネットA,ネットBのそれぞれについて第1異常パターン(F_A)と第2異常パターン(F_B)を求める。
【0059】
F_A = netdata _A &  ̄passdata (4)
F_B = ̄netdata _B &  ̄passdata (5)
ここで第1異常パターン(F_A)は、ネットAの状態値変数(netdata_A)と試験結果変数(passdata)の反転値(  ̄passdata) の論理積である。また第2異常パターン(F_B)は、ネットBの状態値変数(netdata_B)の反転値(  ̄netdata _B)と試験結果変数(passdata)の反転値(  ̄passdata) との論理積である。そして、このようにして求めた第1及び第2異常パターンについて、
(F_A)=(F_B) (6)
が成立すれば、ネットAとネットBはショートしている可能性がある。
【0060】
この異常パターンの比較によるショート故障箇所の判定を図6について具体的に説明すると次のようになる。
【0061】
図6にあっては、図5に示した正常パターンの比較処理の場合と同様、ブロック#1,ブロック#3のショートと判断されたネット以外についても併せて示している。図6の右側は第1異常パターン及び第2異常パターンの論理積を変数で表しており、ネット番号01〜06に対応して第1異常パターンがA1〜A8、第2異常パターンがB1〜B8であるが、ブロックに1つのネットしかないブロック#2,#4,#5については故障判断を行わないことから、パターン符号は省略している。
【0062】
まずブロック#1について見ると、前記(4)式からネット番号01,06の正常パターンA1,A6を求め、(5)式からネット番号01、06の異常パターンB1,B6を求める。
【0063】
そして、正常パターンA1と異常パターンB6を比較しても一致せず、また正常パターンA6と異常パターンB1を比較しても一致しないことから、ネット番号01,06のネット間にはショートの可能性はない。
【0064】
次にブロック#3のネット番号02,03,08について、同様にして(4)から正常パターンA2,A3,A8を求め、(5)式から異常パターンB2,B3,B8を求める。
【0065】
この場合、第1正常パターンA2と第2異常パターンB8が「000100」と同じ論理値であり、同時に第1正常パターンA8と第2異常パターンB2が「001010」と同じ論理値になっている。このため、ネット番号02とネット番号08がショートしている可能性がある。
【0066】
この図6におけるフェイルパターンによる比較処理は、異常パターンの場合にはネットに異常なIddq電流が流れており、これはショートしている相互のネットが相反する論理値となっているためである。したがって異るパターンで互いに相反する論理値となっているネット間にショート故障が存在する。
【0067】
具体的には図6に示したように、ブロック#3の中でA2=B8、A8=B2となっているネット番号02とネット番号08のネット間でショート故障が存在する。
【0068】
図7,図8は、本発明のショート故障診断処理のフローチャートであり、図4の状態値変数の生成、図5の正常パターンの比較による故障判定、図6の異常パターンの比較による故障判定を実現する解析アルゴリズムを表している。
【0069】
図7において、まずステップS1で、解析処理に先立って準備されたネットの状態値、Iddq測定パターンを用いたデバイス試験結果のそれぞれを読み込む。続いてステップS2で、各ネットごとの状態値変数「netdata (n,P) 」にネット状態値0又は1を代入し、また試験結果変数「passdata (p)」の各ビットにIddq測定パターンごとの試験結果を代入する。
【0070】
次にステップS3で「 net_A 」をネット番号1にセットし、「 net_B 」をネット番号2にセットし、更にIddq測定パターンのパターン番号「pat 」を1にセットする。
【0071】
これは図4の変数生成テーブル30における変数値のセット状態、即ち(netdata_1)=0、(netdata_2)=0、(Passdata)=1の状態である。続いてステップS4で、ステップS3で設定した2つのネットA,Bで、且つ最初の1つの測定パターンについて、パスパターン(正常パターン) P_A , P_B を状態値変数「netdata (net_A),netdata (net_B)」のそれぞれと試験結果変数(passdata)との論理積により求め、ステップS5で両者が等しいか否かチェックする。
【0072】
両者が等しければ、この2つのネットの間にショートの可能性があると判断し、ステップS6のフェイルパターン(異常パターン)の比較処理を行う。このフェイルパターンの比較処理について、ステップS7で2つのネットの論理値が等しければ、ステップS8に進み、ネットAとネットBはショートしている可能性があるとし、両者の組合せ (net _A ×net _B )を出力して診断結果格納ファイル38に格納する。
【0073】
ステップS5またはステップS7で、パスパターンの比較結果またはフェイルパターンの比較結果につきパターン不一致であった場合には、図8のステップS9に進み、ネットBを1つインクリメントして次のネットとし、ステップS10で全ネットについての比較が済んでいなければ、再び図7のステップS4に戻り、ネットAと新たにインクリメントしたネットBについてパスパターンとフェイルパターンの比較によるショート故障の判定を行う。
【0074】
図8のステップS10でネットBが全ネット数を越えた場合には、ステップS11に進み、次にネットAを1つインクリメントし、同時にネットBを、インクリメントしたネットAに1を加えたネットに更新する。例えば最初、ネットA=1であった場合には、ここでネットAはA=1+1=2にインクリメントされ、このときネットBはB=2+1=3にインクリメントされる。
【0075】
次にステップS12に進み、ネットAが全ネット数に達していなければ、再び図7のステップS4に戻り、同様な処理を繰り返す。ステップS12でネットAが全ネット数に一致すると、このときのIddq測定パターンについて全ネットについての処理が終了したことから、ステップS13で測定パターン(pat) を1つインクリメントし、ステップS14で測定パターン(pat) が全ネット数に達するまで、ステップS4からの処理を繰り返す。
【0076】
この結果、図7,図8のショート故障解析処理のフローチャートに従えば、例えばネット数nをn=01〜08、測定パターンを pat=1〜6とした場合、図4,図5,図6に示した変数生成、正常パターン比較及び異常パターン比較によるショート故障の判定処理を、ネット番号、パターン番号をインクリメントしながら順次行うことで、実質的に全体を比較したと同じ処理結果が得られる。
【0077】
図9は同じ状態値変数をもつネットをグループ化する変数生成処理の説明図である。
【0078】
図9(A)は、図2の変数生成部28で生成された変数生成テーブル30であり、この変数生成テーブル30にあっては、ネット番号NET01〜10とIddq測定パターンPAT1〜6について状態値変数(netdata_n)_1〜10のそれぞれに内部状態値0,1を代入しており、更に各Iddq測定パターンPAT1〜6について得られた試験結果を代入した試験結果変数(passdata)を代入している。
【0079】
ここで、ネット番号01とネット番号09の状態値変数(netdata_1),(netdata_9)は「000110」と同じ論理値である。またネット番号02とネット番号10の状態値変数(netdata_2)と(netdata_10) は「010100」と同じ論理値である。
【0080】
そこで図9(B)のように、同じ論理値の状態値変数をもつネットをグループ化する。即ちネット番号01,09はグループG01にグループ化され、ネット番号02,10はグループG02にグループ化される。このように複数のネットをグループ化した場合には、各グループG01,G02の中のいずれか1つの状態値変数を代表値として取り出して、ショート故障を判定するための正常パターン及び異常パターンの比較を行う。
【0081】
図10,図11は、同じ論理値をもつネットをグループ化した場合の本発明によるショート故障解析処理のフローチャートである。このフローチャートにあっては、図10のステップS2でグループ化する。このグループ化に伴い、図9(B)のようにグループ番号G01,02をセットするが、グループ化しないネット番号03,08についても連続したグループ番号G03〜08を割り当てる。
【0082】
続いてステップS3で、状態値変数をグループ番号gと測定パターン番号pで定義した変数(netdata_g,p)として扱う。これによって図9(A)の状態値変数がネット数に対応した10個からグループ化によって8個に減少させることができ、ステップS4以降のパスパターンの比較及びフェイルパターンの比較に基づくショート故障の処理を減少させることができ、解析を高速化できる。
【0083】
ステップS4から図11のステップS15までの処理は、図7,図8のステップS3〜S14におけるネットA,ネットBをグループ番号( grp_A , grp_B)とした点が相違し、その他の点は全く同じ処理となる。
【0084】
図12は、図2のシミュレータ14に設けた内部状態値導出部16によるIddq測定パターンの印加による内部状態値の導出で、不定状態Xや高インピーダンス状態Zを含む内部状態が導出された場合のショート故障解析処理で使用する変数生成テーブルとマスクテーブルの説明図である。
【0085】
即ち、シミュレーションによるIddq測定パターンの印加で決まる論理回路の内部状態については、0,1が確定しない不定状態Xやドライバ出力の高インピーダンス状態Zとなる場合がある。このように不定状態Xや高インピーダンス状態Zを含んだ各ネットの状態値とIddq試験の試験結果からショート故障を推定する場合には、各ネットごとに不定状態の0,1を代入した状態値変数となる図12(A)の変数生成テーブル30に加え、図12(B)のようなマスク変数を各ネットごとに代入したマスクテーブル42を作成する。
【0086】
マスクテーブル42は、ネット番号NET01〜08とIddq測定パターンPAT1〜6について、マスク変数(maskdata _1〜8)を設定している。まず図12(A)の変数生成テーブル30にあっては、パターン番号PAT=5、ネット番号NET=02の位置に高インピーダンス状態Z=0を代入し、またパターン番号PAT=4、ネット番号NET=06の位置に不定状態X=1を代入している。
【0087】
一方、図12(B)のマスクテーブル42にあっては、図12(A)の変数生成テーブルで状態値が確定状態を示す0,1についてはマスク値として1を代入し、不定状態Xと高インピーダンス状態Zについてはマスク値0を代入している。
【0088】
このように不定状態Xや高インピーダンス状態Zを内部状態値に含む場合のショート故障の解析処理にあっては、正常パターン(passパターン)及び異常パターン(failパターン)を求める論理演算に、各ネットワークの状態値変数、マスク変数及び試験結果変数の3つを使用する。
【0089】
まずネットAとネットBで行う場合の正常パターン P_A , P_B については、次の論理演算で求める。
【0090】
K_A = netdata_A & maskdata_A & maskdata_B & passdata (7)
K_B = netdata_B & maskdata_A & maskdata_B & passdata (8)
となる。また異常パターンの比較のため、2つのネットAとネットBにつき、第1異常パターン K_A と第2異常パターン K_B を次のように求める。
【0091】
K_A =
netdata_A & maskdata_A & maskdata _B &  ̄passdata (9)
K_B =
 ̄ netdata_B & maskdata_A & maskdata _B &  ̄passdata (10)
となる。
【0092】
図13,図14は、図12のようにネットの状態値に不定状態Xや高インピーダンス状態Zが存在する場合の本発明によるショート故障解析処理のフローチャートである。この処理にあっては、ステップS1で解析に必要な情報を読み込んだ後、ステップS2で図12(A)に示した変数生成テーブル30に対する確定状態0,1及び不定状態Xや高インピーダンス状態Zを含む状態値の代入を行い、更に図12(B)のマスクテーブル42におけるマスク変数のためのマスク値の代入を行う。続いてステップS3で2つのネットA,Bについて、ネット番号と測定パターン番号(pat) を初期設定した後、ステップS4でパスパターンの比較を行う。
【0093】
このパスパターン(正常パターン)の比較にあっては、ネットA,Bのパスパターン(P_A , P_B)に不定状態Xや高インピーダンス状態Zで0を代入したマスク変数(maskdata _n)を組み合わせた(7)(8)式の論理演算が行われている。続いてステップS5でネットA,Bのパスパターンが等しければ、ネットA,ネットBにショート故障の可能性有りとして、ステップS6のフェイルパターン(異常パターン)の比較を行う。
【0094】
このフェイルパターンの比較にあっては、フェイルパターン(F_A),(F_B)の演算にネットのマスク変数(mask _n)を組み合わせた(9)(10)式の論理積演算を行っている。ステップS7でフェイルパターンが等しければ、ネットAとネットBにショート故障の可能性があるとステップS8で判断し、解析結果格納ファイル38にショートネットの組合せを格納する。
【0095】
続いて図14のステップS9〜S14の処理に進むが、この処理は図7,図8の処理と同じであり、ネットA,Bの番号及び測定パターンをインクリメントしながら、全ネット数及び全パターン数について処理を繰り返す。
【0096】
図15,図16のフローチャートは、図13,図14のネット状態値に不定状態Xや高インピーダンス状態Zを含む場合について、同じ値をもつネット状態値関数をグループ化して処理するようにしたことを特徴とする。
【0097】
即ち図15のステップS2において、例えば図12(A)のようにして生成された変数生成テーブル30の状態値変数(netdata_n)の中にもし同じ値があれば、これを図9(B)に示したようにグループ化し、グループ化していないネット番号を含めてグループ番号G01,G02,・・・を設定する。
【0098】
そしてステップS3以降の処理は、図10,図11におけるネット番号( net_A),ネット番号( net _B)の代わりにグループ番号(grp_A) (grp _B)を使用した点で相違し、それ以外の点は同じパスパターンの比較及びフェイルパターンの比較によるショート故障の解析処理となる。
【0099】
次に図2に示した絞り込み処理部40の実施形態を説明する。本発明のショート故障解析処理によって、解析結果格納ファイル38にショートネットの組合せが格納された状態でショートネットの特定箇所が多く故障箇所の特定が不十分な場合には、絞り込み処理部40による絞り込み処理を実行する。
【0100】
絞り込み処理部40は、まず測定パターン作成部10に対し、現在残っている故障箇所に対しこれを分離できるようなIddq測定パターンを作成し、新たに測定したIddq測定パターンについてシミュレータ14の内部状態値導出部16で内部状態値を導出し、またデバイス試験装置20の静止電源電流試験部22で試験を行って試験結果を得る。
【0101】
そして、新たに得られたネット状態値及び試験結果について、変数生成部28で各ネットの状態値を新たな測定パターンについて代入し、また試験結果を新たな測定パターンの位置に代入し、判定部32で正常パターン比較及び異常パターン比較の処理を行ってショートネットの組合せを絞り込む。
【0102】
このようにして絞り込み処理部40が第1段階の絞り込みを行ってもなお、ショートネットが多く故障箇所の特定が不十分な場合には、ネットの状態値と試験結果により絞り込んだ故障箇所を集積回路24の設計データから得た配線位置情報を参照し、故障箇所がショートするのに十分近接しているネット同士か否かチェックし、十分近接してショートする故障箇所であれば故障箇所としての絞り込みを行う。
【0103】
即ち、集積回路内にはネットの状態値がIddq測定パターンの全てで同一となる場合がある。このような場合にはネットの状態値だけでは故障箇所を特定することができない。例えば各ネットの状態値変数を生成する際に同一となるネットをグループ化し、このときグループGaにNa本のネットが含まれ、グループGbにNa本のネットが含まれ、且つグループGaとグループGbがショートしていると推定された場合、ショート推定箇所は(Na×Nb)箇所存在する。
【0104】
このような多くのショート推定箇所を故障解析のためには数箇所まで絞り込む必要がある。したがって(Na×Nb)箇所のショート推定箇所に含まれる各ネットの配線位置を参照し、ショートするのに十分近接しているネットの組を抽出することで、ネットの状態値だけでは特定できなかった故障箇所を絞り込むことができる。
【0105】
尚、本発明は、その目的と利点を損なわない全ての変形を含む。また本発明は上記の実施形態に示した数値による限定は受けない。
【0106】
【発明の効果】
以上説明してきたように本発明によれば、シミュレーションによる各ネットの全測定パターン作成部における論理状態値をネット単位に1つの状態値変数に代入し、全測定パターンにおける全ネットの静止電源電流試験の結果を別の1つの試験結果の変数に代入し、試験結果変数と各ネットの内部状態値変数を組み合わせて各ネット間で相互に比較することによりショート故障箇所が特定でき、ネット数分の状態値変数と単一の静止電源電流試験の試験結果の変数との論理演算と比較を繰り返してショート故障箇所が特定できるため、例えば数百万ゲート以上といった大規模集積回路であっても、ショート故障の解析を現実的な処理時間で高速に行うことができる。
【0107】
また全ネットの内部状態値の変数に代入した値が同一のネットをグループ化することで、比較処理の論理演算に使用する変数を減少して高速にショート故障の特定処理を行うことができる。
【0108】
更に、ネット内部状態として不定状態や高インピーダンス状態が存在しても、不定状態や高インピーダンス状態を示すマスク変数を組み合わせることで、内部論理状態に不定状態や高インピーダンス状態が存在しても、ショート故障箇所を特定する解析が可能である。
【0109】
更に、各ネットごとの内部状態値変数と静止電源電流試験の試験結果変数から求められたショート故障箇所につき、必要に応じて新たに静止電源電流試験の測定パターンを生成して再度解析を行ったり、配線位置情報を利用してショート故障箇所を特定する絞り込みを行うことで、ショート故障箇所を数箇所といった箇所に正確に絞り込むことができる。
【0110】
尚、特許請求の範囲に記載した以外の本発明の特徴を列挙すると次のようになる。
【0111】
(1)請求項2のショート故障解析方法に於いて、前記変数生成過程は、同じ値となっている複数のネットの状態値変数を1つにまとめてグループ化し、前記判定仮定は、前記グループ化した中から任意の代表ネットの状態値変数を選択してショート故障を判断することを特徴とする。
【0112】
(2)請求項3記載のショート故障解析方法に於いて、前記判定過程は、各ネット毎の状態値変数、各ネット毎の自己及び比較先のマスク変数、及び試験結果変数の論理積により各ネット毎の正常パターンを求め、正常パターンが同じ論理値となっているネットの間にショート箇所が存在すると推定する正常パターン比較過程と、前記ショート故障の存在を推定した複数のネットについて、各ネット毎の状態値変数、各ネット毎の自己及び比較先のマスク変数、及び試験結果変数の反転値の論理積により各ネット毎の第1異常パターンを求めると共に、各ネット毎の状態値変数の反転値、各ネット毎の自己及び比較先のマスク変数、及び試験結果変数の反転値の論理積により各ネット毎の第2異常パターンを求め、2つのネットの1異常パターンと第2異常パターンが相互に同じ論理値となっているネット間にショート箇所が存在すると推定して推定結果を出力する異常パターン比較過程とを備えたことを特徴とする。
【0113】
(3)請求項3及び前記(2)記載のショート箇所診断方法に於いて、前記変数生成過程は、同じ値となっている複数のネットの状態値変数を1つにまとめてグループ化し、前記判定過程は、前記グループ化した中から任意の代表ネットの状態値変数を選択してショート故障を判断することを特徴とする。
【0114】
(4)請求項1,3又は4記載のショート故障解析方法に於いて、絞り込んだショート故障箇所に対し、配線の位置情報を参照して、ショート故障箇所がショートするに十分近接しているか否かをチェックすることにより、更にショート故障箇所を絞り込むことを特徴とする。
【図面の簡単な説明】
【図1】本発明の原理説明図
【図2】本発明によるショート故障解析装置の機能ブロック図
【図3】本発明によるショート故障解析方法の処理手順のフローチャート
【図4】本発明の変数生成処理で使用する変数生成テーブルの説明図
【図5】図4の変数の組合わせた正常パターン比較によるショート故障判定処理の説明図
【図6】図5に続いて行なう図4の変数の組合わせた異常パターン比較によるショート故障判定処理の説明図
【図7】本発明のショート故障解析方法のフローチャート
【図8】図7に続く本発明のショート故障解析方法のフローチャート
【図9】同じ値をグループ化する本発明の変数生成処理の説明図
【図10】図9でグループ化した場合の本発明のショート故障解析方法のフローチャート
【図11】図10に続く本発明のショート故障解析方法のフローチャート
【図12】不定状態Xや高インピーダンス状態Zを含む場合の本発明の変数生成処理の説明図
【図13】図12で不定状態Xや高インピーダンス状態Zを含む場合の本発明のショート故障解析方法のフローチャート
【図14】図13に続く本発明のショート故障解析方法のフローチャート
【図15】不定状態Xや高インピーダンス状態Zを含み且つグループ化した場合の本発明のショート故障解析方法のフローチャート
【図16】図15に続く本発明のショート故障解析方法のフローチャート
【符号の説明】
10:測定パターン作成部
12:Iddq測定パターン格納ファイル
14:シミュレータ
16:内部状態値導出部
18:ネット状態値格納ファイル
20:デバイス試験装置
22:静止電源電流試験部(Iddq試験部)
24:集積回路
26:試験結果格納ファイルメ
28:変数生成部
30:変数生成テーブル
32:判定部
34:正常パターン比較部
36:異常パターン比較部
38:診断結果格納ファイル
40:絞り込み処理部
Claims (4)
- 測定パターン作成部が、測定対象である集積回路の内部論理状態を設定するパターンを複数用意し、静止電源電流試験に使用する複数の測定パターンを作成する測定パターン作成過程と、
シミュレータが、シミュレーションによって前記集積回路に前記測定パターンを印加し、該測定パターンに対応して集積回路が内部に有する複数の測定対象回路であるネットを特定して、該ネットの状態値をネット状態値格納ファイルに格納する内部状態値導出過程と、
デバイス試験装置が、前記複数の測定パターンに対応した集積回路の静止電源電流を測定し、各測定パターンについて静止電源電流の試験結果を得て、試験結果ファイルに格納する試験過程と、
変数生成部が、前記ネット状態値と前記静止電源電流試験結果とに基づき、前記ネット毎に、静止電源電流測定パターンの内部状態値を格納した状態値変数と、静止電源電流毎の試験結果を格納した試験結果変数とを生成する変数生成過程と、
正常パターン比較部が、各ネットの状態値変数と試験結果変数との論理値により各ネットの正常パターンを求め、正常パターンが同じ論理値となっているネットの間にショート箇所が存在すると推定する正常パターン比較過程と、
異常パターン比較部が、前記ショート箇所の存在を推定した複数のネットについて、各ネットの状態値変数と試験結果変数の反転値との論理積により各ネットの第1異常パターンを求めると共に、各ネットの状態値変数の反転値と試験結果変数の反転値との論理積により各ネットの第2異常パターンを求め、2つのネットの第1異常パターンと第2異常パターンとが相互に同じ論理値となっているネット間にショート箇所が存在すると推定する異常パターン比較過程と、を有することを特徴とするショート故障解析方法。 - 請求項1記載のショート故障解析方法に於いて、
前記シミュレータが格納した各ネットの状態値に不安定状態や高インピーダンス状態が含まれる場合、前記変数生成過程は、前記各ネット毎の状態値変数の他に、前記状態値変数の確定状態で1、不定状態や高インピーダンス状態で0を格納したマスク変数を生成し、前記判定過程は、各ネット毎の状態値変数、各ネット毎のマスク変数、及び試験結果変数を比較して集積回路内のショート箇所を判定することを特徴とするショート故障解析方法。 - 請求項1記載のショート故障解析方法に於いて、前記判定過程で得られたショート故障箇所を更に絞り込む必要がある場合は、前記測定パターン生成過程で、
ショート推定箇所が複数あるときショート候補となっている複数の箇所で正常パターンから候補の2ネット組の反転値となるようなパターンを作成するか異常パターンから候補の2ネット組が同値となるようなパターンを作成することによる方法あるいは配線の位置情報を参照するかのいずれかの方法により絞り込み対象とする故障箇所を分離できる静止電源電流試験の測定パターンを作成し、再度、前記内部状態値導出過程、試験過程及び判定過程を実行してショート故障箇所を特定することを特徴するショート故障解析方法。 - 集積回路のショート故障箇所を特定するショート故障解析装置に於いて、
測定パターン作成部が、測定対象である集積回路の内部論理状態を設定するパターンを複数用意し、静止電源電流試験に使用する複数の測定パターンを作成する測定パターン作成部と、
シミュレータが、シミュレーションによって前記集積回路に前記測定パターンを印加し、該測定パターンに対応して集積回路が内部に有する複数の測定対象回路であるネットを特定して、該ネットの状態値をネット状態値格納ファイルに格納する内部状態値導出部と、
デバイス試験装置が、前記複数の測定パターンに対応した集積回路の静止電源電流を測定し、各測定パターンについて静止電源電流の試験結果を得て、試験結果ファイルに格納する試験部と、
前記ネット状態値と前記静止電源電流試験結果とに基づき、前記ネット毎に、静止電源電流測定パターンの内部状態値を格納した状態値変数と、静止電源電流毎の試験結果を格納した試験結果変数とを生成する変数生成部と、
各ネットの状態値変数と試験結果変数との論理値により各ネットの正常パターンを求め、正常パターンが同じ論理値となっているネットの間にショート箇所が存在すると推定する正常パターン比較部と、
前記ショート箇所の存在を推定した複数のネットについて、各ネットの状態値変数と試験結果変数の反転値との論理積により各ネットの第1異常パターンを求めると共に、各ネットの状態値変数の反転値と試験結果変数の反転値との論理積により各ネットの第2異常パターンを求め、2つのネットの第1異常パターンと第2異常パターンとが相互に同じ論理値となっているネット間にショート箇所が存在すると推定する異常パターン比較部とを備えたことを特徴とするショート故障解析装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34573999A JP4057207B2 (ja) | 1999-12-06 | 1999-12-06 | ショート故障解析方法 |
US09/644,216 US6522159B1 (en) | 1999-12-06 | 2000-08-23 | Short-circuit failure analyzing method and apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34573999A JP4057207B2 (ja) | 1999-12-06 | 1999-12-06 | ショート故障解析方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001166001A JP2001166001A (ja) | 2001-06-22 |
JP4057207B2 true JP4057207B2 (ja) | 2008-03-05 |
Family
ID=18378650
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP34573999A Expired - Fee Related JP4057207B2 (ja) | 1999-12-06 | 1999-12-06 | ショート故障解析方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6522159B1 (ja) |
JP (1) | JP4057207B2 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007024523A (ja) * | 2005-07-12 | 2007-02-01 | Toshiba Corp | 故障解析装置及び故障解析方法 |
JP4559930B2 (ja) * | 2005-08-12 | 2010-10-13 | 東芝マイクロエレクトロニクス株式会社 | 故障解析システム、故障解析情報処理装置及び故障解析方法 |
JP4704184B2 (ja) * | 2005-10-27 | 2011-06-15 | 株式会社アドバンテスト | 試験装置及び試験方法 |
US7703662B2 (en) * | 2007-03-07 | 2010-04-27 | Shinko Electric Industries Co., Ltd. | Conductive ball mounting apparatus and conductive ball mounting method |
JP4945403B2 (ja) * | 2007-11-01 | 2012-06-06 | ルネサスエレクトロニクス株式会社 | 半導体集積回路の故障箇所推定装置 |
US8159255B2 (en) * | 2008-02-15 | 2012-04-17 | Qualcomm, Incorporated | Methodologies and tool set for IDDQ verification, debugging and failure diagnosis |
US8024168B2 (en) * | 2008-06-13 | 2011-09-20 | International Business Machines Corporation | Detecting X state transitions and storing compressed debug information |
JP5342199B2 (ja) * | 2008-09-19 | 2013-11-13 | ルネサスエレクトロニクス株式会社 | 不良率予測方法、不良率予測プログラム、半導体製造装置の管理方法、および半導体装置の製造方法 |
US9772372B2 (en) * | 2014-01-30 | 2017-09-26 | Texas Instruments Incorporated | Kill die subroutine at probe for reducing parametric failing devices at package test |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0749363A (ja) | 1993-08-05 | 1995-02-21 | Oki Electric Ind Co Ltd | チップオンボード基板のショート検出方法 |
JP2904129B2 (ja) | 1996-07-03 | 1999-06-14 | 日本電気株式会社 | Cmos集積回路の故障診断装置及び故障診断方法 |
KR100212608B1 (ko) * | 1996-01-12 | 1999-08-02 | 가네꼬 히사시 | Cmos 집적 회로 고장 진단 장치 및 진단 방법 |
JP2800755B2 (ja) | 1996-01-12 | 1998-09-21 | 日本電気株式会社 | Cmos集積回路の故障診断装置及び診断方法 |
JP3099732B2 (ja) | 1996-04-30 | 2000-10-16 | 日本電気株式会社 | Cmos集積回路の故障診断装置および診断方法 |
JP3018996B2 (ja) * | 1996-07-29 | 2000-03-13 | 日本電気株式会社 | 故障個所特定化方法 |
JP2947204B2 (ja) * | 1997-02-24 | 1999-09-13 | 日本電気株式会社 | Lsiの故障箇所の特定化方法 |
-
1999
- 1999-12-06 JP JP34573999A patent/JP4057207B2/ja not_active Expired - Fee Related
-
2000
- 2000-08-23 US US09/644,216 patent/US6522159B1/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2001166001A (ja) | 2001-06-22 |
US6522159B1 (en) | 2003-02-18 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070619 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070820 |
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