JP3099732B2 - Ｃｍｏｓ集積回路の故障診断装置および診断方法 - Google Patents
Ｃｍｏｓ集積回路の故障診断装置および診断方法Info
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- JP3099732B2 JP3099732B2 JP08108810A JP10881096A JP3099732B2 JP 3099732 B2 JP3099732 B2 JP 3099732B2 JP 08108810 A JP08108810 A JP 08108810A JP 10881096 A JP10881096 A JP 10881096A JP 3099732 B2 JP3099732 B2 JP 3099732B2
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Description
【０００１】
【発明の属する技術分野】本発明はＣＭＯＳ集積回路の
故障診断装置に関し、特にIddq試験結果による電源電流
異常情報から、集積回路の故障箇所を推定する集積回路
の故障診断装置に関する。
故障診断装置に関し、特にIddq試験結果による電源電流
異常情報から、集積回路の故障箇所を推定する集積回路
の故障診断装置に関する。
【０００２】
【従来の技術】従来、この種のＣＭＯＳ集積回路の故障
診断装置は、故障の発生したＣＭＯＳ集積回路の故障原
因を究明するために、故障箇所を特定する目的で用いら
れてきた。たとえば、特開平５−４５４２３号公報に
は、電子ビームテスタを用いる集積回路の故障解析にお
いて、集積回路の電位コントラスト像を高速にかつ劣化
させずに得るための技術が記載されている。この技術は
ＬＳＩテスタを用いて集積回路を駆動しながら、その駆
動タイミングに同期して電位コントラスト像を得るもの
で、その時、電位コントラスト像を得るテストベクトル
の印加状態を一時保持しながら電位コントラスト像を得
ることを特徴としている。また、エミッション顕微鏡を
使用する故障診断手法、液晶を利用する故障診断手法な
どがあるが、これらはいずれも開封する必要があり、ま
た集積回路の高集積化により、その故障位置を特定する
ことが困難になりつつある。
診断装置は、故障の発生したＣＭＯＳ集積回路の故障原
因を究明するために、故障箇所を特定する目的で用いら
れてきた。たとえば、特開平５−４５４２３号公報に
は、電子ビームテスタを用いる集積回路の故障解析にお
いて、集積回路の電位コントラスト像を高速にかつ劣化
させずに得るための技術が記載されている。この技術は
ＬＳＩテスタを用いて集積回路を駆動しながら、その駆
動タイミングに同期して電位コントラスト像を得るもの
で、その時、電位コントラスト像を得るテストベクトル
の印加状態を一時保持しながら電位コントラスト像を得
ることを特徴としている。また、エミッション顕微鏡を
使用する故障診断手法、液晶を利用する故障診断手法な
どがあるが、これらはいずれも開封する必要があり、ま
た集積回路の高集積化により、その故障位置を特定する
ことが困難になりつつある。
【０００３】
【発明が解決しようとする課題】この従来の集積回路の
故障診断装置では、集積回路の配線電位を電子ビームを
利用して測定しているため、集積回路の微細化、多層
化、高密度化により目的とする配線電位の測定が困難に
なり、故障箇所の特定が不可能になるという課題があ
る。また、デバイスの機能試験において、その入出力信
号値には異常が検出されず、特定の入力条件においての
み特異的に異常電源電流が流れるIddq故障に対しては、
この従来の手法は正常なデバイスにおけるチップ上の配
線の期待信号値と実際のデバイスでの配線の信号値とが
異なるような配線を追跡していき故障箇所を特定する手
法であるため、この従来手法は有効に機能しないという
課題がある。Iddq不良故障が存在すると回路の状態によ
っては極めて大きな電流が流れるため、携帯電話などの
ように低消費電力を必要とする機器に用いられると期待
される性能が得られない結果となる。
故障診断装置では、集積回路の配線電位を電子ビームを
利用して測定しているため、集積回路の微細化、多層
化、高密度化により目的とする配線電位の測定が困難に
なり、故障箇所の特定が不可能になるという課題があ
る。また、デバイスの機能試験において、その入出力信
号値には異常が検出されず、特定の入力条件においての
み特異的に異常電源電流が流れるIddq故障に対しては、
この従来の手法は正常なデバイスにおけるチップ上の配
線の期待信号値と実際のデバイスでの配線の信号値とが
異なるような配線を追跡していき故障箇所を特定する手
法であるため、この従来手法は有効に機能しないという
課題がある。Iddq不良故障が存在すると回路の状態によ
っては極めて大きな電流が流れるため、携帯電話などの
ように低消費電力を必要とする機器に用いられると期待
される性能が得られない結果となる。
【０００４】本発明の目的は、ＣＭＯＳ集積回路におい
て特に機能試験では入出力信号値に異常が検出されない
が、入出力ベクトルによって特異的に電源電流値に異常
が発生するIddq不良故障において、その故障原因となっ
た故障箇所と故障原因を推定することを可能にした診断
装置と診断方法を提供することにある。
て特に機能試験では入出力信号値に異常が検出されない
が、入出力ベクトルによって特異的に電源電流値に異常
が発生するIddq不良故障において、その故障原因となっ
た故障箇所と故障原因を推定することを可能にした診断
装置と診断方法を提供することにある。
【０００５】
【課題を解決するための手段】本発明の診断装置は、Ｃ
ＭＯＳ集積回路の機能試験を行うための回路への入出力
信号を記述したテストパターンを格納するテストパター
ン格納ユニットと、前記テストパターンを受けＣＭＯＳ
集積回路の機能試験及びIddq試験を行うＬＳＩテスタ
と、前記機能試験及びIddq試験結果を格納するテスト結
果格納ユニットと、被試験回路の素子配置情報、素子機
能情報、素子及び端子間の配線接続情報を記録した回路
データを格納する回路データ格納ユニットと、前記テス
トパターンと前記回路データを受け、前記テストパター
ンが前記被試験デバイスに印加されたときの時々刻々の
回路内部の動作を論理的にシミュレーションする論理シ
ミュレータと、前記回路内部の動作のシミュレーション
結果を格納するシミュレーション結果格納ユニットと、
前記機能およびIddq試験結果ならびに前記シミュレーシ
ョン結果に基づいて診断結果を出力する故障箇所判定ユ
ニットとを備える。
ＭＯＳ集積回路の機能試験を行うための回路への入出力
信号を記述したテストパターンを格納するテストパター
ン格納ユニットと、前記テストパターンを受けＣＭＯＳ
集積回路の機能試験及びIddq試験を行うＬＳＩテスタ
と、前記機能試験及びIddq試験結果を格納するテスト結
果格納ユニットと、被試験回路の素子配置情報、素子機
能情報、素子及び端子間の配線接続情報を記録した回路
データを格納する回路データ格納ユニットと、前記テス
トパターンと前記回路データを受け、前記テストパター
ンが前記被試験デバイスに印加されたときの時々刻々の
回路内部の動作を論理的にシミュレーションする論理シ
ミュレータと、前記回路内部の動作のシミュレーション
結果を格納するシミュレーション結果格納ユニットと、
前記機能およびIddq試験結果ならびに前記シミュレーシ
ョン結果に基づいて診断結果を出力する故障箇所判定ユ
ニットとを備える。
【０００６】また、本発明の診断方法は、機能試験では
異常が検出されず、Iddq試験において、テストパターン
中のある特定のテストベクトルのみについてIddq異常と
なるＣＭＯＳ集積回路に対して、機能試験結果、Iddq試
験結果を利用して行うＣＭＯＳ集積回路の故障診断方法
において、ＣＭＯＳ集積回路の機能試験を行うためのテ
ストパターンによりＣＭＯＳ集積回路の機能試験及びId
dq試験を行うＬＳＩテスタのテスト結果と、前記ＣＭＯ
Ｓ集積回路内部の動作のシミュレーション結果と、前記
テスト結果と、前記シミュレーション結果に基づいて信
号線における短絡故障の判定を行うことを特徴とする。
異常が検出されず、Iddq試験において、テストパターン
中のある特定のテストベクトルのみについてIddq異常と
なるＣＭＯＳ集積回路に対して、機能試験結果、Iddq試
験結果を利用して行うＣＭＯＳ集積回路の故障診断方法
において、ＣＭＯＳ集積回路の機能試験を行うためのテ
ストパターンによりＣＭＯＳ集積回路の機能試験及びId
dq試験を行うＬＳＩテスタのテスト結果と、前記ＣＭＯ
Ｓ集積回路内部の動作のシミュレーション結果と、前記
テスト結果と、前記シミュレーション結果に基づいて信
号線における短絡故障の判定を行うことを特徴とする。
【０００７】ここで、故障箇所判定ユニットにおける判
定では、Iddq試験において異常が検出されないテストベ
クトルを印加した時点における回路内部の信号値のシミ
ュレーション結果や、Iddq試験において異常が検出され
たテストベクトルを印加した時点における回路内部の信
号値のシミュレーション結果から短絡故障を判定する。
この場合、常に同じ信号値を示す信号線の組み合わせ、
常に異なる信号値を示す信号線の組み合わせ、これらに
共通する信号線、同じ信号値を示す信号線の組み合わせ
が同じ信号値を示す回数、異なる信号値を示す信号線の
組み合わせが異なる信号値を示す回数等に基づいて短絡
故障を判定する。
定では、Iddq試験において異常が検出されないテストベ
クトルを印加した時点における回路内部の信号値のシミ
ュレーション結果や、Iddq試験において異常が検出され
たテストベクトルを印加した時点における回路内部の信
号値のシミュレーション結果から短絡故障を判定する。
この場合、常に同じ信号値を示す信号線の組み合わせ、
常に異なる信号値を示す信号線の組み合わせ、これらに
共通する信号線、同じ信号値を示す信号線の組み合わせ
が同じ信号値を示す回数、異なる信号値を示す信号線の
組み合わせが異なる信号値を示す回数等に基づいて短絡
故障を判定する。
【０００８】すなわち、Iddq異常電流が流れるメカニズ
ムを考える。今、信号値１と信号値０の配線が何らかの
原因により抵抗Ｒで短絡しているとする。この場合、抵
抗Ｒの抵抗値が十分大きければ、それぞれの信号線の信
号値は閾値を越えることなく、依然として１，０を保
つ。しかし、抵抗Ｒによる短絡電流はデバイス全体の電
源電流に反映され、通常では検出されない異常に大きな
電流となり、Iddq異常として検出される。この抵抗によ
るIddq異常は両者の信号線がその信号値が互いに異なる
ときのみに生じ、両者が同一信号値であればIddq異常は
検出されない。すなわち、テストベクトルｉを印加した
時点で、信号値１を示す信号線の集合をＨ（ｉ）、信号
値０を示す信号線の集合をＬ（ｉ）としたとき、テスト
ベクトルｉを印加した時点でIddq異常が存在しなけれ
ば、Ｈ（ｉ）とＬ（ｉ）間のどの信号線間にも短絡故障
は存在しない。またIddq異常が存在すれば、Ｈ（ｉ）と
Ｌ（ｉ）間のある信号線同士の間で短絡故障が存在する
こことなる。なおこのとき、電源線の信号値を１、グラ
ンド線の信号値を０とし、それぞれを信号線と見なすこ
とで、電源線、グランド線が関係する短絡故障も診断対
象とすることが可能である。
ムを考える。今、信号値１と信号値０の配線が何らかの
原因により抵抗Ｒで短絡しているとする。この場合、抵
抗Ｒの抵抗値が十分大きければ、それぞれの信号線の信
号値は閾値を越えることなく、依然として１，０を保
つ。しかし、抵抗Ｒによる短絡電流はデバイス全体の電
源電流に反映され、通常では検出されない異常に大きな
電流となり、Iddq異常として検出される。この抵抗によ
るIddq異常は両者の信号線がその信号値が互いに異なる
ときのみに生じ、両者が同一信号値であればIddq異常は
検出されない。すなわち、テストベクトルｉを印加した
時点で、信号値１を示す信号線の集合をＨ（ｉ）、信号
値０を示す信号線の集合をＬ（ｉ）としたとき、テスト
ベクトルｉを印加した時点でIddq異常が存在しなけれ
ば、Ｈ（ｉ）とＬ（ｉ）間のどの信号線間にも短絡故障
は存在しない。またIddq異常が存在すれば、Ｈ（ｉ）と
Ｌ（ｉ）間のある信号線同士の間で短絡故障が存在する
こことなる。なおこのとき、電源線の信号値を１、グラ
ンド線の信号値を０とし、それぞれを信号線と見なすこ
とで、電源線、グランド線が関係する短絡故障も診断対
象とすることが可能である。
【０００９】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明の実施形態を示す診断
装置の構成を示すブロック図である。テストパターン格
納ユニット１では被検査デバイスＤＵＴ４の機能を検査
するための入出力の信号列であるテストパターン（複数
のテストベクトルから構成される）を保存している。Ｌ
ＳＩテスタ３はテストパターン格納ユニット１に接続さ
れ、テストパターン格納ユニット１から送られたテスト
パターンに基づきＬＳＩテスタ３に接続されたＤＵＴ４
を機能試験すると同時に、個々のテストベクトル毎に異
常な電源電流が流れないかを試験するIddq試験を行う。
これら機能試験とIddq試験の結果はテスト結果格納ユニ
ット６に送られ保存される。
参照して説明する。図１は本発明の実施形態を示す診断
装置の構成を示すブロック図である。テストパターン格
納ユニット１では被検査デバイスＤＵＴ４の機能を検査
するための入出力の信号列であるテストパターン（複数
のテストベクトルから構成される）を保存している。Ｌ
ＳＩテスタ３はテストパターン格納ユニット１に接続さ
れ、テストパターン格納ユニット１から送られたテスト
パターンに基づきＬＳＩテスタ３に接続されたＤＵＴ４
を機能試験すると同時に、個々のテストベクトル毎に異
常な電源電流が流れないかを試験するIddq試験を行う。
これら機能試験とIddq試験の結果はテスト結果格納ユニ
ット６に送られ保存される。
【００１０】一方、回路データ格納ユニット２には被検
査デバイスＤＵＴ４の回路情報が格納されている。この
回路情報は、存在する回路素子の情報、回路素子間並び
にＤＵＴ４の入出力信号ピン間との接続情報、回路素子
の機能動作を記述する情報から構成されている。論理シ
ミュレータ５は回路データ格納ユニット２とテストパタ
ーン格納ユニット１に接続され、ＤＵＴ４にテストパタ
ーンを印加したときの回路動作のシミュレーションを実
行する。実行結果はシミュレーション結果格納ユニット
７に送られ保存される。故障箇所判定ユニット８はテス
ト結果格納ユニット６とシミュレーション結果格納ユニ
ット７に接続され、それぞれから送られたデータに基づ
きＤＵＴ４に存在している故障箇所を判定する。その結
果は診断結果９に出力される。
査デバイスＤＵＴ４の回路情報が格納されている。この
回路情報は、存在する回路素子の情報、回路素子間並び
にＤＵＴ４の入出力信号ピン間との接続情報、回路素子
の機能動作を記述する情報から構成されている。論理シ
ミュレータ５は回路データ格納ユニット２とテストパタ
ーン格納ユニット１に接続され、ＤＵＴ４にテストパタ
ーンを印加したときの回路動作のシミュレーションを実
行する。実行結果はシミュレーション結果格納ユニット
７に送られ保存される。故障箇所判定ユニット８はテス
ト結果格納ユニット６とシミュレーション結果格納ユニ
ット７に接続され、それぞれから送られたデータに基づ
きＤＵＴ４に存在している故障箇所を判定する。その結
果は診断結果９に出力される。
【００１１】次に、図１の動作について例を用いて説明
する。図２はＤＵＴ４の一例を示す回路図である。ＪＫ
フリップフロップ１１，１２，１３とＮＯＲゲート１
４，１５により回路が構成されている。回路データ格納
ユニット２にはこの回路情報が格納されている。図３は
このＤＵＴに対するテストパターンの例である。このテ
ストパタンはNo.1からNo.18 の18個のテストベクトルか
ら構成され、信号ＣＬ、ＲＥＳＥＴの欄のデータはＤＵ
Ｔに与える信号値、信号Ｑ０，Ｑ１，Ｑ２の欄の各デー
タは回路の出力期待値である。信号値０，１はそれぞれ
Ｌｏｗレベル、Ｈｉｇｈレベルの信号を表し、＊は０あ
るいは１であることを表す。このテストパターンを用い
てＬＳＩテスタ３によりＤＵＴ４の機能試験を行う。
する。図２はＤＵＴ４の一例を示す回路図である。ＪＫ
フリップフロップ１１，１２，１３とＮＯＲゲート１
４，１５により回路が構成されている。回路データ格納
ユニット２にはこの回路情報が格納されている。図３は
このＤＵＴに対するテストパターンの例である。このテ
ストパタンはNo.1からNo.18 の18個のテストベクトルか
ら構成され、信号ＣＬ、ＲＥＳＥＴの欄のデータはＤＵ
Ｔに与える信号値、信号Ｑ０，Ｑ１，Ｑ２の欄の各デー
タは回路の出力期待値である。信号値０，１はそれぞれ
Ｌｏｗレベル、Ｈｉｇｈレベルの信号を表し、＊は０あ
るいは１であることを表す。このテストパターンを用い
てＬＳＩテスタ３によりＤＵＴ４の機能試験を行う。
【００１２】ここで、図２に示した回路において、信号
線Ｓ２とＳ４間で短絡故障を起こしているとする。この
時短絡抵抗の大きさは十分大きく、回路の論理的機能に
は影響を与えないが、信号線Ｓ２とＳ４の論理値が異な
るとこの短絡抵抗を介して異常電源電流が流れIddq異常
として観測される。この結果、ＬＳＩテスタ３のテスト
結果は図４に示す通りになる。この例では全パターンを
通して機能試験は合格、Iddq試験は第５，６，７，８，
１３，１４，１７，１８ベクトルで異常を検出、それ以
外のベクトルではIddq異常は未検出である。このテスト
結果はテスト結果格納ユニット６に送られ保持される。
線Ｓ２とＳ４間で短絡故障を起こしているとする。この
時短絡抵抗の大きさは十分大きく、回路の論理的機能に
は影響を与えないが、信号線Ｓ２とＳ４の論理値が異な
るとこの短絡抵抗を介して異常電源電流が流れIddq異常
として観測される。この結果、ＬＳＩテスタ３のテスト
結果は図４に示す通りになる。この例では全パターンを
通して機能試験は合格、Iddq試験は第５，６，７，８，
１３，１４，１７，１８ベクトルで異常を検出、それ以
外のベクトルではIddq異常は未検出である。このテスト
結果はテスト結果格納ユニット６に送られ保持される。
【００１３】論理シミュレータ５ではテストパターン格
納ユニット１から送られたテストパターンデータと回路
データ格納ユニット２から送られた回路データに基づき
シミュレーションを実行し、各パターンの印加時の回路
内部の各ネットの信号値を得る。図２に示す回路を使用
し、テストパターンとして図３に示すテストパターンを
使用した場合のシミュレーション結果を図５に示す。こ
のシミュレーション結果はシミュレーション結果格納ユ
ニット７に送られ保持される。
納ユニット１から送られたテストパターンデータと回路
データ格納ユニット２から送られた回路データに基づき
シミュレーションを実行し、各パターンの印加時の回路
内部の各ネットの信号値を得る。図２に示す回路を使用
し、テストパターンとして図３に示すテストパターンを
使用した場合のシミュレーション結果を図５に示す。こ
のシミュレーション結果はシミュレーション結果格納ユ
ニット７に送られ保持される。
【００１４】ついで、故障箇所判定ユニット８はテスト
結果格納ユニット６からのテスト結果と、シミュレーシ
ョン結果格納ユニット７からのシミュレーション結果を
用い、ＤＵＴ４の故障箇所を判定する。判定する手法を
以下に述べる。まずテスト結果からIddq異常の検出され
なかったテストベクトルの集合を求め、これをＧとす
る。図４に示した例でいえば、第１，２，３，４，９，
１０，１１，１２，１５，１６ベクトルであり、Ｇ＝
｛１，２，３，４，９，１０，１１，１２，１５，１
６｝となる。
結果格納ユニット６からのテスト結果と、シミュレーシ
ョン結果格納ユニット７からのシミュレーション結果を
用い、ＤＵＴ４の故障箇所を判定する。判定する手法を
以下に述べる。まずテスト結果からIddq異常の検出され
なかったテストベクトルの集合を求め、これをＧとす
る。図４に示した例でいえば、第１，２，３，４，９，
１０，１１，１２，１５，１６ベクトルであり、Ｇ＝
｛１，２，３，４，９，１０，１１，１２，１５，１
６｝となる。
【００１５】次に、これらのベクトルが印加された時点
の回路内部の各信号線の信号値をシミュレーション結果
から得る。この回路の場合では図６に示した通りであ
る。ここで、Iddq異常が検出されないベクトルｐ∈Ｇを
印加した時、１を示す信号線の集合をＨp 、０を示す信
号線の集合をＬp とする。例えば第４ベクトルではIddq
異常が検出されず、Ｈ4 ＝｛Ｓ１，Ｓ２，Ｓ４，ＶＤ
Ｄ｝、Ｌ4 ＝｛ＣＬ、ＲＥＳＥＴ，Ｑ０，Ｑ１，Ｑ２，
Ｓ３，Ｓ５，ＧＮＤ｝である。但し、ＶＤＤは電源線
を、ＧＮＤはグランド線を表わす。ここで、集合同士間
の演算Ｃを定義する。Ｃ（Ａ，Ｂ）＝｛ｑ｜ｑ＝｛ａ，
ｂ｝＝｛ｂ，ａ｝，ａ∈Ａ，ｂ∈Ｂ，ａ≠ｂ｝Ａ，Ｂは
集合
の回路内部の各信号線の信号値をシミュレーション結果
から得る。この回路の場合では図６に示した通りであ
る。ここで、Iddq異常が検出されないベクトルｐ∈Ｇを
印加した時、１を示す信号線の集合をＨp 、０を示す信
号線の集合をＬp とする。例えば第４ベクトルではIddq
異常が検出されず、Ｈ4 ＝｛Ｓ１，Ｓ２，Ｓ４，ＶＤ
Ｄ｝、Ｌ4 ＝｛ＣＬ、ＲＥＳＥＴ，Ｑ０，Ｑ１，Ｑ２，
Ｓ３，Ｓ５，ＧＮＤ｝である。但し、ＶＤＤは電源線
を、ＧＮＤはグランド線を表わす。ここで、集合同士間
の演算Ｃを定義する。Ｃ（Ａ，Ｂ）＝｛ｑ｜ｑ＝｛ａ，
ｂ｝＝｛ｂ，ａ｝，ａ∈Ａ，ｂ∈Ｂ，ａ≠ｂ｝Ａ，Ｂは
集合
【００１６】次に、Ｃ（Ｈp ，Ｌp ）を求める。この結
果の要素｛ｉ，ｊ｝に着目すると、信号線ｉと信号線ｊ
の間には短絡故障が存在しないことが分かる。なぜなら
ば、信号線ｉと信号線ｊはテストベクトルｐで異なる信
号値を示しており、もし両者の間に短絡故障が存在すれ
ばIddq異常が検出されるはずである。しかるにIddq異常
は検出されておらず、故に、信号線ｉと信号線ｊ間には
短絡故障が存在しないことが分かる。
果の要素｛ｉ，ｊ｝に着目すると、信号線ｉと信号線ｊ
の間には短絡故障が存在しないことが分かる。なぜなら
ば、信号線ｉと信号線ｊはテストベクトルｐで異なる信
号値を示しており、もし両者の間に短絡故障が存在すれ
ばIddq異常が検出されるはずである。しかるにIddq異常
は検出されておらず、故に、信号線ｉと信号線ｊ間には
短絡故障が存在しないことが分かる。
【００１７】ＤＵＴ４の全信号線の集合をＳとすると、
短絡故障の候補となる信号線の組み合わせの集合は、Ｃ
（Ｓ，Ｓ）で表わされるが、Iddq異常が検出されないベ
クトルｐでのＣ（Ｈp ，Ｌp ）が短絡故障の存在しない
信号線の組み合わせの集合を示すことから、Ｃ（Ｓ，
Ｓ）−Ｃ（Ｈp ，Ｌp ）の要素に示される信号線の組み
合わせに短絡故障の可能性が絞られる。すなわち、Ｃ
（Ｓ，Ｓ）−〔ｐ∈Ｇ∪〕Ｃ（Ｈp ，Ｌp ）を求めるこ
とにより短絡故障の候補となる信号線の組合わせが求め
られる。ここで、便宜的にｐ∈Ｇに関する和集合を〔ｐ
∈Ｇ∪〕と表記する。以下、同様であり、また、積集合
についても同様である。
短絡故障の候補となる信号線の組み合わせの集合は、Ｃ
（Ｓ，Ｓ）で表わされるが、Iddq異常が検出されないベ
クトルｐでのＣ（Ｈp ，Ｌp ）が短絡故障の存在しない
信号線の組み合わせの集合を示すことから、Ｃ（Ｓ，
Ｓ）−Ｃ（Ｈp ，Ｌp ）の要素に示される信号線の組み
合わせに短絡故障の可能性が絞られる。すなわち、Ｃ
（Ｓ，Ｓ）−〔ｐ∈Ｇ∪〕Ｃ（Ｈp ，Ｌp ）を求めるこ
とにより短絡故障の候補となる信号線の組合わせが求め
られる。ここで、便宜的にｐ∈Ｇに関する和集合を〔ｐ
∈Ｇ∪〕と表記する。以下、同様であり、また、積集合
についても同様である。
【００１８】以上の操作を図４に示した例で示す。 Ｇ＝｛１，２，３，４，９，１０，１１，１２，１５，
１６｝ Ｓ＝｛ＣＬ，ＲＥＳＥＴ，Ｑ０，Ｑ１，Ｑ２，Ｓ１，Ｓ
２，Ｓ３，Ｓ４，Ｓ５，ＶＤＤ，ＧＮＤ｝ Ｃ（Ｓ，Ｓ）＝｛｛ＣＬ，ＲＥＳＥＴ｝，｛ＣＬ，Ｑ
０｝，｛ＣＬ，Ｑ１｝，…，｛ＲＥＳＥＴ，Ｑ０｝，
…，｛Ｓ４，Ｓ５｝｝ Ｈ1 ＝｛Ｓ１，ＶＤＤ｝ Ｌ1 ＝｛ＲＥＳＥＴ，ＧＮＤ｝ Ｈ2 ＝｛ＲＥＳＥＴ，Ｓ１，ＶＤＤ｝ Ｌ2 ＝｛ＧＮＤ｝ Ｈ3 ＝｛Ｓ１，Ｓ２，Ｓ４，ＶＤＤ｝ Ｌ3 ＝｛ＲＥＳＥＴ，Ｑ０，Ｑ１，Ｑ２，Ｓ３，Ｓ５，
ＧＮＤ｝ Ｈ4 ＝｛Ｓ１，Ｓ２，Ｓ４，ＶＤＤ｝ Ｌ4 ＝｛ＣＬ，ＲＥＳＥＴ，Ｑ０，Ｑ１，Ｑ２，Ｓ３，
Ｓ５，ＧＮＤ｝ Ｈ9 ＝｛ＣＬ，Ｑ０，Ｑ１，Ｓ１，Ｓ３，Ｓ５，ＶＤ
Ｄ｝ Ｌ9 ＝｛ＲＥＳＥＴ，Ｑ２，Ｓ２，Ｓ４，ＧＮＤ｝ Ｈ10＝｛Ｑ０，Ｑ１，Ｓ１，Ｓ３，Ｓ５，ＶＤＤ｝ Ｌ10＝｛ＣＬ，ＲＥＳＥＴ，Ｑ２，Ｓ２，Ｓ４，ＧＮ
Ｄ｝ Ｈ11＝｛ＣＬ，Ｑ２，Ｓ１，Ｓ２，Ｓ４，ＶＤＤ｝ Ｌ11＝｛ＲＥＳＥＴ，Ｑ０，Ｑ１，Ｓ３，Ｓ５，ＧＮ
Ｄ｝ Ｈ12＝｛Ｑ２，Ｓ１，Ｓ２，Ｓ４，ＶＤＤ｝ Ｌ12＝｛ＣＬ，ＲＥＳＥＴ，Ｑ０，Ｑ１，Ｓ３，Ｓ５，
ＧＮＤ｝ Ｈ15＝｛ＣＬ，Ｓ１，Ｓ２，Ｓ４，ＶＤＤ｝ Ｌ15＝｛ＲＥＳＥＴ，Ｑ０，Ｑ１，Ｑ２，Ｓ３，Ｓ５，
ＧＮＤ｝ Ｈ16＝｛Ｓ１，Ｓ２，Ｓ４，ＶＤＤ｝ Ｌ16＝｛ＣＬ，ＲＥＳＥＴ，Ｑ０，Ｑ１，Ｑ２，Ｓ３，
Ｓ５，ＧＮＤ｝
１６｝ Ｓ＝｛ＣＬ，ＲＥＳＥＴ，Ｑ０，Ｑ１，Ｑ２，Ｓ１，Ｓ
２，Ｓ３，Ｓ４，Ｓ５，ＶＤＤ，ＧＮＤ｝ Ｃ（Ｓ，Ｓ）＝｛｛ＣＬ，ＲＥＳＥＴ｝，｛ＣＬ，Ｑ
０｝，｛ＣＬ，Ｑ１｝，…，｛ＲＥＳＥＴ，Ｑ０｝，
…，｛Ｓ４，Ｓ５｝｝ Ｈ1 ＝｛Ｓ１，ＶＤＤ｝ Ｌ1 ＝｛ＲＥＳＥＴ，ＧＮＤ｝ Ｈ2 ＝｛ＲＥＳＥＴ，Ｓ１，ＶＤＤ｝ Ｌ2 ＝｛ＧＮＤ｝ Ｈ3 ＝｛Ｓ１，Ｓ２，Ｓ４，ＶＤＤ｝ Ｌ3 ＝｛ＲＥＳＥＴ，Ｑ０，Ｑ１，Ｑ２，Ｓ３，Ｓ５，
ＧＮＤ｝ Ｈ4 ＝｛Ｓ１，Ｓ２，Ｓ４，ＶＤＤ｝ Ｌ4 ＝｛ＣＬ，ＲＥＳＥＴ，Ｑ０，Ｑ１，Ｑ２，Ｓ３，
Ｓ５，ＧＮＤ｝ Ｈ9 ＝｛ＣＬ，Ｑ０，Ｑ１，Ｓ１，Ｓ３，Ｓ５，ＶＤ
Ｄ｝ Ｌ9 ＝｛ＲＥＳＥＴ，Ｑ２，Ｓ２，Ｓ４，ＧＮＤ｝ Ｈ10＝｛Ｑ０，Ｑ１，Ｓ１，Ｓ３，Ｓ５，ＶＤＤ｝ Ｌ10＝｛ＣＬ，ＲＥＳＥＴ，Ｑ２，Ｓ２，Ｓ４，ＧＮ
Ｄ｝ Ｈ11＝｛ＣＬ，Ｑ２，Ｓ１，Ｓ２，Ｓ４，ＶＤＤ｝ Ｌ11＝｛ＲＥＳＥＴ，Ｑ０，Ｑ１，Ｓ３，Ｓ５，ＧＮ
Ｄ｝ Ｈ12＝｛Ｑ２，Ｓ１，Ｓ２，Ｓ４，ＶＤＤ｝ Ｌ12＝｛ＣＬ，ＲＥＳＥＴ，Ｑ０，Ｑ１，Ｓ３，Ｓ５，
ＧＮＤ｝ Ｈ15＝｛ＣＬ，Ｓ１，Ｓ２，Ｓ４，ＶＤＤ｝ Ｌ15＝｛ＲＥＳＥＴ，Ｑ０，Ｑ１，Ｑ２，Ｓ３，Ｓ５，
ＧＮＤ｝ Ｈ16＝｛Ｓ１，Ｓ２，Ｓ４，ＶＤＤ｝ Ｌ16＝｛ＣＬ，ＲＥＳＥＴ，Ｑ０，Ｑ１，Ｑ２，Ｓ３，
Ｓ５，ＧＮＤ｝
【００１９】よって、 Ｃ（Ｈ1 ，Ｌ1 ）＝｛｛ＲＥＳＥＴ，Ｓ２｝，｛ＲＥＳ
ＥＴ，ＶＤＤ｝，｛ＧＮＤ，Ｓ１｝，｛ＧＮＤ，ＶＤ
Ｄ｝｝ Ｃ（Ｈ2 ，Ｌ2 ）＝｛｛ＧＮＤ，ＲＥＳＥＴ｝，｛ＧＮ
Ｄ，Ｓ１｝，｛ＧＮＤ，ＶＤＤ｝｝ Ｃ（Ｈ3 ，Ｌ3 ）＝｛｛ＲＥＳＥＴ，Ｓ１｝，｛Ｑ０，
Ｓ１｝，｛Ｑ１，Ｓ１｝，…，｛ＲＥＳＥＴ，Ｓ２｝，
…，｛Ｓ４，Ｓ５｝｝ となり、以下同様にして結局、 Ｃ（Ｓ，Ｓ）−〔ｐ∈Ｇ∪〕Ｃ（Ｈp ，Ｌp ）＝｛｛Ｑ
０，Ｑ１｝，｛Ｑ０，Ｓ３｝，｛Ｑ０，Ｑ５｝，｛Ｑ
１，Ｓ３｝，｛Ｑ１，Ｓ５｝，｛Ｓ２，Ｓ４｝，｛Ｓ
３，Ｓ５｝｝ これより、短絡故障が存在する可能性のある箇所６６箇
所のうち７箇所まで故障候補が絞り込むことを可能と
し、この中には実際の故障箇所である、｛Ｓ２，Ｓ４｝
も含まれている。この故障候補集合は、診断結果９とし
て出力される。
ＥＴ，ＶＤＤ｝，｛ＧＮＤ，Ｓ１｝，｛ＧＮＤ，ＶＤ
Ｄ｝｝ Ｃ（Ｈ2 ，Ｌ2 ）＝｛｛ＧＮＤ，ＲＥＳＥＴ｝，｛ＧＮ
Ｄ，Ｓ１｝，｛ＧＮＤ，ＶＤＤ｝｝ Ｃ（Ｈ3 ，Ｌ3 ）＝｛｛ＲＥＳＥＴ，Ｓ１｝，｛Ｑ０，
Ｓ１｝，｛Ｑ１，Ｓ１｝，…，｛ＲＥＳＥＴ，Ｓ２｝，
…，｛Ｓ４，Ｓ５｝｝ となり、以下同様にして結局、 Ｃ（Ｓ，Ｓ）−〔ｐ∈Ｇ∪〕Ｃ（Ｈp ，Ｌp ）＝｛｛Ｑ
０，Ｑ１｝，｛Ｑ０，Ｓ３｝，｛Ｑ０，Ｑ５｝，｛Ｑ
１，Ｓ３｝，｛Ｑ１，Ｓ５｝，｛Ｓ２，Ｓ４｝，｛Ｓ
３，Ｓ５｝｝ これより、短絡故障が存在する可能性のある箇所６６箇
所のうち７箇所まで故障候補が絞り込むことを可能と
し、この中には実際の故障箇所である、｛Ｓ２，Ｓ４｝
も含まれている。この故障候補集合は、診断結果９とし
て出力される。
【００２０】図８は、本発明の第２の実施形態を示す診
断装置の構成を示すブロック図である。ここでは故障箇
所判定ユニット８の代わりに故障箇所判定ユニット８ａ
が設けられている。この故障箇所判定ユニット８ａでは
次のような方法で故障箇所を判定している。まず、テス
ト結果格納ユニットからIddq試験の結果、異常を示した
テストベクトルの集合を求め、これをＦとする。図４に
示した例でいえば、第５，６，７，８，１３，１４，１
７，１８ベクトルであり、Ｆ＝｛５，６，７，８，１
３，１４，１７，１８｝となる。次に、このベクトルが
印加された時点の回路内部の各信号線の信号値をシミュ
レーション結果から得る。図２の回路の場合では図７に
示した通りである。ここで、Iddq異常が検出されたベク
トルｐ∈Ｆを印加した時、１を示す信号線の集合をＨp
、０を示す信号線の集合をＬp とする。例えば第５ベ
クトルではIddq異常が検出され、Ｈ5 ＝｛Ｃｌ，Ｑ０，
Ｓ１，Ｓ３，Ｓ４，ＶＤＤ｝、Ｌ5 ＝｛ＲＥＳＥＴ，Ｑ
１，Ｑ２，Ｓ２，Ｓ５，ＧＮＤ｝である。
断装置の構成を示すブロック図である。ここでは故障箇
所判定ユニット８の代わりに故障箇所判定ユニット８ａ
が設けられている。この故障箇所判定ユニット８ａでは
次のような方法で故障箇所を判定している。まず、テス
ト結果格納ユニットからIddq試験の結果、異常を示した
テストベクトルの集合を求め、これをＦとする。図４に
示した例でいえば、第５，６，７，８，１３，１４，１
７，１８ベクトルであり、Ｆ＝｛５，６，７，８，１
３，１４，１７，１８｝となる。次に、このベクトルが
印加された時点の回路内部の各信号線の信号値をシミュ
レーション結果から得る。図２の回路の場合では図７に
示した通りである。ここで、Iddq異常が検出されたベク
トルｐ∈Ｆを印加した時、１を示す信号線の集合をＨp
、０を示す信号線の集合をＬp とする。例えば第５ベ
クトルではIddq異常が検出され、Ｈ5 ＝｛Ｃｌ，Ｑ０，
Ｓ１，Ｓ３，Ｓ４，ＶＤＤ｝、Ｌ5 ＝｛ＲＥＳＥＴ，Ｑ
１，Ｑ２，Ｓ２，Ｓ５，ＧＮＤ｝である。
【００２１】次に、Ｃ（Ｈp ，Ｌp ）を求める。この結
果の要素｛ｉ，ｊ｝に着目すると、信号線ｉと信号線ｊ
の間には短絡故障が存在する可能性があり、またＣ（Ｈ
p ，Ｌp ）に含まれない要素で示される信号線間には短
絡故障が存在しない。なぜならば、信号線ｉと信号線ｊ
はテストベクトルｐで異なる信号値を示しており、さら
にIddq異常が検出されているからである。また、Ｃ（Ｈ
p ，Ｌp ）に含まれない要素で示される信号線の組み合
わせは、いずれの信号線とも同じ信号値であり、仮に両
者の間に短絡故障が存在した場合、Iddq異常は検出され
ないからである。
果の要素｛ｉ，ｊ｝に着目すると、信号線ｉと信号線ｊ
の間には短絡故障が存在する可能性があり、またＣ（Ｈ
p ，Ｌp ）に含まれない要素で示される信号線間には短
絡故障が存在しない。なぜならば、信号線ｉと信号線ｊ
はテストベクトルｐで異なる信号値を示しており、さら
にIddq異常が検出されているからである。また、Ｃ（Ｈ
p ，Ｌp ）に含まれない要素で示される信号線の組み合
わせは、いずれの信号線とも同じ信号値であり、仮に両
者の間に短絡故障が存在した場合、Iddq異常は検出され
ないからである。
【００２２】以上のことから、 〔ｐ∈Ｆ∩〕Ｃ（Ｈp ，Ｌp ） で示される信号線の組み合わせに短絡故障が存在する可
能性がある。図２の回路の場合では、 〔ｐ∈Ｆ∩〕Ｃ（ＨP ，ＬP ）＝｛｛ＲＥＳＥＴ，Ｓ
１｝，｛Ｑ０，Ｑ１｝，｛Ｑ１，Ｓ４｝，｛Ｓ１，Ｓ
５｝，｛Ｓ２，Ｓ４｝，｛ＧＮＤ，Ｓ１｝，｛Ｑ０，Ｓ
２｝，｛ＲＥＳＥＴ，ＶＤＤ｝，｛Ｓ５，ＶＤＤ｝｝ となり、これら１０個の信号線の組み合わせで示される
箇所に短絡故障がある可能性があり、確かに実際の故障
箇所であるＳ２，Ｓ４間の短絡故障も含まれている。但
し、上記組み合わせ中にはＶＤＤ、ＧＮＤ間の短絡故障
が存在しているが、これは除外するものとすると、故障
候補は９つとなる。この結果は診断結果９として出力さ
れる。
能性がある。図２の回路の場合では、 〔ｐ∈Ｆ∩〕Ｃ（ＨP ，ＬP ）＝｛｛ＲＥＳＥＴ，Ｓ
１｝，｛Ｑ０，Ｑ１｝，｛Ｑ１，Ｓ４｝，｛Ｓ１，Ｓ
５｝，｛Ｓ２，Ｓ４｝，｛ＧＮＤ，Ｓ１｝，｛Ｑ０，Ｓ
２｝，｛ＲＥＳＥＴ，ＶＤＤ｝，｛Ｓ５，ＶＤＤ｝｝ となり、これら１０個の信号線の組み合わせで示される
箇所に短絡故障がある可能性があり、確かに実際の故障
箇所であるＳ２，Ｓ４間の短絡故障も含まれている。但
し、上記組み合わせ中にはＶＤＤ、ＧＮＤ間の短絡故障
が存在しているが、これは除外するものとすると、故障
候補は９つとなる。この結果は診断結果９として出力さ
れる。
【００２３】図９は、本発明の第３の実施形態を示す診
断装置の構成を示すブロック図である。ここでは故障箇
所判定ユニット８の代わりに故障箇所判定ユニット８ｂ
が設けられている。この故障箇所判定ユニット８ｂは、
故障箇所判定ユニット８と故障箇所判定ユニット８ｂの
機能を合わせ持つ。すなわち図２の回路では、故障箇所
判定ユニット８の判定では、｛Ｑ０，Ｑ１｝，｛Ｑ０，
Ｓ３｝，｛Ｑ０，Ｓ５｝，｛Ｑ１，Ｓ３｝，｛Ｑ１，Ｓ
５｝，｛Ｓ２，Ｓ４｝，｛Ｓ３，Ｓ５｝｝で示される箇
所に故障がある可能性があると判定し、故障箇所判定ユ
ニット８ａでは、｛｛ＲＥＳＥＴ，Ｓ１｝，｛Ｑ０，Ｑ
１｝，｛Ｑ１，Ｓ４｝，｛Ｓ１，Ｓ５｝，｛Ｓ２，Ｓ
４｝，｛ＧＮＤ，Ｓ１｝，｛Ｑ０，Ｓ２｝，｛ＲＥＳＥ
Ｔ，ＶＤＤ｝，｛Ｓ５，ＶＤＤ｝｝に示される箇所に故
障がある可能性があると判定した。故障箇所判定ユニッ
ト８ｂでは両者の判定結果に共通する候補を抽出する。
例題回路の場合では、｛｛Ｑ０，Ｑ１｝，｛Ｓ２，Ｓ
４｝｝の２つの候補が短絡故障の可能性のある信号線の
組み合わせとして判定される。この結果は、診断結果９
として出力される。
断装置の構成を示すブロック図である。ここでは故障箇
所判定ユニット８の代わりに故障箇所判定ユニット８ｂ
が設けられている。この故障箇所判定ユニット８ｂは、
故障箇所判定ユニット８と故障箇所判定ユニット８ｂの
機能を合わせ持つ。すなわち図２の回路では、故障箇所
判定ユニット８の判定では、｛Ｑ０，Ｑ１｝，｛Ｑ０，
Ｓ３｝，｛Ｑ０，Ｓ５｝，｛Ｑ１，Ｓ３｝，｛Ｑ１，Ｓ
５｝，｛Ｓ２，Ｓ４｝，｛Ｓ３，Ｓ５｝｝で示される箇
所に故障がある可能性があると判定し、故障箇所判定ユ
ニット８ａでは、｛｛ＲＥＳＥＴ，Ｓ１｝，｛Ｑ０，Ｑ
１｝，｛Ｑ１，Ｓ４｝，｛Ｓ１，Ｓ５｝，｛Ｓ２，Ｓ
４｝，｛ＧＮＤ，Ｓ１｝，｛Ｑ０，Ｓ２｝，｛ＲＥＳＥ
Ｔ，ＶＤＤ｝，｛Ｓ５，ＶＤＤ｝｝に示される箇所に故
障がある可能性があると判定した。故障箇所判定ユニッ
ト８ｂでは両者の判定結果に共通する候補を抽出する。
例題回路の場合では、｛｛Ｑ０，Ｑ１｝，｛Ｓ２，Ｓ
４｝｝の２つの候補が短絡故障の可能性のある信号線の
組み合わせとして判定される。この結果は、診断結果９
として出力される。
【００２４】図１０は、本発明の第４の実施形態を示す
診断装置の構成を示すブロック図である。ここでは故障
箇所判定ユニット８の代わりに故障箇所判定ユニット８
ｃが設けられている。故障箇所判定ユニット８ｃでは故
障箇所判定ユニット８の機能に確率の情報を付加してい
る。すなわち、故障箇所判定ユニット８では、 Ｃ（Ｓ，Ｓ）−〔ｐ∈Ｇ∪〕Ｃ（Ｈp ，Ｌp ） の結果に基づき故障箇所を推定したが、故障箇所判定ユ
ニット８ｃではＧの要素がｎ個あるとしてＧからｍ個の
要素を除去したものをＧ’としたとき、 Ｃ（Ｓ，Ｓ）−〔ｐ∈Ｇ’∪〕Ｃ（Ｈp ，Ｌp ） で示される信号間に少なくとも（ｎ−ｍ）／ｎの確率で
故障が存在するとするものである。ここで、（ｎ−ｍ）
をＭとし、ｎをＮとすると、前記確率はＭ／Ｎとなる。
この結果は診断結果９として出力される。
診断装置の構成を示すブロック図である。ここでは故障
箇所判定ユニット８の代わりに故障箇所判定ユニット８
ｃが設けられている。故障箇所判定ユニット８ｃでは故
障箇所判定ユニット８の機能に確率の情報を付加してい
る。すなわち、故障箇所判定ユニット８では、 Ｃ（Ｓ，Ｓ）−〔ｐ∈Ｇ∪〕Ｃ（Ｈp ，Ｌp ） の結果に基づき故障箇所を推定したが、故障箇所判定ユ
ニット８ｃではＧの要素がｎ個あるとしてＧからｍ個の
要素を除去したものをＧ’としたとき、 Ｃ（Ｓ，Ｓ）−〔ｐ∈Ｇ’∪〕Ｃ（Ｈp ，Ｌp ） で示される信号間に少なくとも（ｎ−ｍ）／ｎの確率で
故障が存在するとするものである。ここで、（ｎ−ｍ）
をＭとし、ｎをＮとすると、前記確率はＭ／Ｎとなる。
この結果は診断結果９として出力される。
【００２５】図１１は、本発明の第５の実施形態を示す
診断装置の構成を示すブロック図である。ここでは故障
箇所判定ユニット８の代わりに故障箇所判定ユニット８
ｄが設けられている。この故障箇所判定ユニット８ｄで
は故障箇所判定ユニット８ｂの機能に確率の情報を付加
している。すなわち、故障箇所判定ユニット８ｂでは 〔ｐ∈Ｆ∩〕Ｃ（Ｈp ，Ｌp ） の結果に基づき故障箇所を推定したが、故障箇所判定ユ
ニット８ｄではＦの要素がｎ個あるとしてＧからｍ個の
要素を除去したものをＦ’としたとき、 〔ｐ∈Ｆ’∩〕Ｃ（Ｈp ，Ｌp ） で示される信号線間に少なくとも（ｎ−ｍ）／ｎの確率
で故障が存在するとするものである。ここで、（ｎ−
ｍ）をＲとし、ｎをＳとすると、前記確率はＲ／Ｓとな
る。この結果は診断結果９として出力される。
診断装置の構成を示すブロック図である。ここでは故障
箇所判定ユニット８の代わりに故障箇所判定ユニット８
ｄが設けられている。この故障箇所判定ユニット８ｄで
は故障箇所判定ユニット８ｂの機能に確率の情報を付加
している。すなわち、故障箇所判定ユニット８ｂでは 〔ｐ∈Ｆ∩〕Ｃ（Ｈp ，Ｌp ） の結果に基づき故障箇所を推定したが、故障箇所判定ユ
ニット８ｄではＦの要素がｎ個あるとしてＧからｍ個の
要素を除去したものをＦ’としたとき、 〔ｐ∈Ｆ’∩〕Ｃ（Ｈp ，Ｌp ） で示される信号線間に少なくとも（ｎ−ｍ）／ｎの確率
で故障が存在するとするものである。ここで、（ｎ−
ｍ）をＲとし、ｎをＳとすると、前記確率はＲ／Ｓとな
る。この結果は診断結果９として出力される。
【００２６】図１２は、本発明の第６の実施形態を示す
診断装置の構成を示すブロック図である。ここでは故障
箇所判定ユニット８の代わりに故障箇所判定ユニット８
ｅが設けられている。この故障箇所判定ユニット８ｅ
は、故障箇所判定ユニット８ｃと故障箇所判定ユニット
８ｄの機能を含み、 Ｃ（Ｓ，Ｓ）−〔ｐ∈Ｇ’∪〕Ｃ（Ｈp ，Ｌp ） で求められた故障の存在する確率と、 〔ｐ∈Ｆ’∩〕Ｃ（Ｈp ，Ｌp ） で求められた故障の存在する確率から、ある信号線間に
存在する故障の確率を両者の積で表すものである。すな
わち、前記したＭ／ＮとＲ／Ｓの積である、ＭＲ／ＮＳ
で表される。この結果は診断結果９として出力される。
診断装置の構成を示すブロック図である。ここでは故障
箇所判定ユニット８の代わりに故障箇所判定ユニット８
ｅが設けられている。この故障箇所判定ユニット８ｅ
は、故障箇所判定ユニット８ｃと故障箇所判定ユニット
８ｄの機能を含み、 Ｃ（Ｓ，Ｓ）−〔ｐ∈Ｇ’∪〕Ｃ（Ｈp ，Ｌp ） で求められた故障の存在する確率と、 〔ｐ∈Ｆ’∩〕Ｃ（Ｈp ，Ｌp ） で求められた故障の存在する確率から、ある信号線間に
存在する故障の確率を両者の積で表すものである。すな
わち、前記したＭ／ＮとＲ／Ｓの積である、ＭＲ／ＮＳ
で表される。この結果は診断結果９として出力される。
【００２７】図１３は、本発明の第７の実施形態を示す
診断装置の構成を示すブロック図である。ここでは故障
箇所判定ユニット８の代わりに故障箇所判定ユニット８
ｆが設けられている。ＣＭＯＳ集積回路の短絡故障を考
えると、信号線同士（電源線、グランド線は含まず）の
短絡故障よりも、信号線の対電源線、対グランド線の短
絡故障が圧倒的に多い。故障箇所判定ユニット８ｆは故
障箇所判定ユニット８の機能のうち、対電源線、対グラ
ンド線短絡故障に特化し、より効率的に故障判定を行う
ものである。
診断装置の構成を示すブロック図である。ここでは故障
箇所判定ユニット８の代わりに故障箇所判定ユニット８
ｆが設けられている。ＣＭＯＳ集積回路の短絡故障を考
えると、信号線同士（電源線、グランド線は含まず）の
短絡故障よりも、信号線の対電源線、対グランド線の短
絡故障が圧倒的に多い。故障箇所判定ユニット８ｆは故
障箇所判定ユニット８の機能のうち、対電源線、対グラ
ンド線短絡故障に特化し、より効率的に故障判定を行う
ものである。
【００２８】対電源線、対グランド線短絡故障に特化す
ることにより、信号線同士の故障判定を行う式は電源線
が論理値１、グランド線が０を持つことを考慮して、対
電源線故障の場合、 Ｃ（ＶＤＤ，（Ｓ−ＶＤＤ，ＧＮＤ）−〔ｐ∈Ｇ∪〕Ｃ
（ＶＤＤ，（Ｌp −ＧＮＤ）） 対グランド線故障の場合、 Ｃ（ＧＮＤ，（Ｓ−ＶＤＤ，ＧＮＤ）−〔ｐ∈Ｇ∪〕Ｃ
（ＧＮＤ，（Ｈp −ＶＤＤ）） となる。但し、電源線（ＶＤＤ）、グランド線（ＧＮ
Ｄ）同士の短絡故障は無いものとしている。
ることにより、信号線同士の故障判定を行う式は電源線
が論理値１、グランド線が０を持つことを考慮して、対
電源線故障の場合、 Ｃ（ＶＤＤ，（Ｓ−ＶＤＤ，ＧＮＤ）−〔ｐ∈Ｇ∪〕Ｃ
（ＶＤＤ，（Ｌp −ＧＮＤ）） 対グランド線故障の場合、 Ｃ（ＧＮＤ，（Ｓ−ＶＤＤ，ＧＮＤ）−〔ｐ∈Ｇ∪〕Ｃ
（ＧＮＤ，（Ｈp −ＶＤＤ）） となる。但し、電源線（ＶＤＤ）、グランド線（ＧＮ
Ｄ）同士の短絡故障は無いものとしている。
【００２９】これらの式の意味は、対電源線故障の場
合、Iddq異常が検出されないベクトル印加時の回路の各
信号線の値のシミュレーション結果のうち、論理値０を
示す信号線と電源線との短絡故障は存在し得ないことを
意味し、最終的にIddq異常が検出されない全ベクトルに
ついて各ベクトル印加時の回路内部の信号線のシミュレ
ーション値が１度も０を示さない信号線が対電源線短絡
故障の疑いがあると推定できる。同様に対グランド線故
障の場合、１度も１を示さない信号線が対グランド線短
絡故障が疑われる。
合、Iddq異常が検出されないベクトル印加時の回路の各
信号線の値のシミュレーション結果のうち、論理値０を
示す信号線と電源線との短絡故障は存在し得ないことを
意味し、最終的にIddq異常が検出されない全ベクトルに
ついて各ベクトル印加時の回路内部の信号線のシミュレ
ーション値が１度も０を示さない信号線が対電源線短絡
故障の疑いがあると推定できる。同様に対グランド線故
障の場合、１度も１を示さない信号線が対グランド線短
絡故障が疑われる。
【００３０】故障箇所判定ユニット８ｆは対電源線短絡
故障、対グランド線短絡故障について、Iddq異常が検出
されないベクトル印加時の回路内部の信号線のシミュレ
ーション値に基づき、１度も０を示さない信号線を対電
源線短絡故障が疑われる信号線とし、また１度も１を示
さない信号線を対グランド線短絡故障が疑われる信号線
と判定する機能を有する。
故障、対グランド線短絡故障について、Iddq異常が検出
されないベクトル印加時の回路内部の信号線のシミュレ
ーション値に基づき、１度も０を示さない信号線を対電
源線短絡故障が疑われる信号線とし、また１度も１を示
さない信号線を対グランド線短絡故障が疑われる信号線
と判定する機能を有する。
【００３１】図１４は本発明の第８の実施形態である。
配線レイアウト情報格納ユニット１０と短絡箇所推定ユ
ニット１１が新たに付け加えられている。配線レイアウ
ト情報格納ユニット１０には、ＤＵＴ４の回路チップ上
の各配線の配置情報と各信号線との対応情報が格納され
ている。短絡箇所推定ユニットは、診断結果９からの短
絡故障の位置情報を得て、チップ上で実際に短絡故障が
発生している場所を指示する。これは短絡故障が起きて
いる各配線同士が交差している部分、または近接してい
る部分を指示するものである。この結果は短絡位置推定
結果１１として出力される。
配線レイアウト情報格納ユニット１０と短絡箇所推定ユ
ニット１１が新たに付け加えられている。配線レイアウ
ト情報格納ユニット１０には、ＤＵＴ４の回路チップ上
の各配線の配置情報と各信号線との対応情報が格納され
ている。短絡箇所推定ユニットは、診断結果９からの短
絡故障の位置情報を得て、チップ上で実際に短絡故障が
発生している場所を指示する。これは短絡故障が起きて
いる各配線同士が交差している部分、または近接してい
る部分を指示するものである。この結果は短絡位置推定
結果１１として出力される。
【００３２】
【発明の効果】以上説明したように、本発明によるＣＭ
ＯＳ集積回路の故障診断装置は、ＣＭＯＳ集積回路の機
能試験とIddq試験結果及び回路動作のシミュレーション
結果を短絡故障が発生している場所の推定に利用し、Id
dq異常が検出された時の回路内部の信号値のシミュレー
ション結果、及びIddq異常が検出されないときの回路内
部の信号値のシミュレーション結果から得られる電源
線、グランド線を含む各信号線における値分布に基づき
故障の存在する位置を推定している。このため短絡故障
が発生している場所を高速に推定することが可能であ
る。また、信号線と集積回路チップ上の配線との対応関
係や、チップ上の配線の位置情報を持つ配線レイアウト
情報を利用することにより、故障が実際に起きているチ
ップ上の位置を指摘することが可能である。
ＯＳ集積回路の故障診断装置は、ＣＭＯＳ集積回路の機
能試験とIddq試験結果及び回路動作のシミュレーション
結果を短絡故障が発生している場所の推定に利用し、Id
dq異常が検出された時の回路内部の信号値のシミュレー
ション結果、及びIddq異常が検出されないときの回路内
部の信号値のシミュレーション結果から得られる電源
線、グランド線を含む各信号線における値分布に基づき
故障の存在する位置を推定している。このため短絡故障
が発生している場所を高速に推定することが可能であ
る。また、信号線と集積回路チップ上の配線との対応関
係や、チップ上の配線の位置情報を持つ配線レイアウト
情報を利用することにより、故障が実際に起きているチ
ップ上の位置を指摘することが可能である。
【図１】本発明の故障診断装置の第１の実施形態のブロ
ック構成図である。
ック構成図である。
【図２】測定対象となる回路の一例を示す回路図であ
る。
る。
【図３】テストパターンの一例を示す図である。
【図４】機能試験結果およびIddq試験結果を示す図であ
る。
る。
【図５】シミュレーション結果を示す図である。
【図６】Iddq異常が検出されなかったベクトル印加時の
回路内部信号値を示す図である。
回路内部信号値を示す図である。
【図７】Iddq異常が検出されたベクトル印加時の回路内
部信号値を示す図である。
部信号値を示す図である。
【図８】本発明の第２の実施形態のブロック構成図であ
る。
る。
【図９】本発明の第３の実施形態のブロック構成図であ
る。
る。
【図１０】本発明の第４の実施形態のブロック構成図で
ある。
ある。
【図１１】本発明の第５の実施形態のブロック図であ
る。
る。
【図１２】本発明の第６の実施形態のブロック図であ
る。
る。
【図１３】本発明の第７の実施形態のブロック図であ
る。
る。
【図１４】本発明の第８の実施形態のブロック図であ
る。
る。
１ テストパターン格納ユニット ２ 回路データ格納ユニット ３ ＬＳＩテスタ ４ ＤＵＴ ５ 論理シミュレータ ６ テスト結果格納ユニット ７ シミュレーション結果格納ユニット ８（８ａ〜８ｆ） 故障箇所判定ユニット ９ 診断結果 １０ 配線レイアウト情報格納ユニット １１ 短絡箇所推定ユニット １２ 短絡位置推定結果
Claims (14)
- 【請求項１】 機能試験では異常が検出されず、Iddq試
験において、テストパターン中の特定のテストベクトル
のみについてIddq異常となるＣＭＯＳ集積回路に対し
て、機能試験結果、Iddq試験結果を利用して行うＣＭＯ
Ｓ集積回路の故障診断装置において、ＣＭＯＳ集積回路
の機能試験を行うための回路への入出力信号を記述した
テストパターンを格納するテストパターン格納ユニット
と、前記テストパターンを受けＣＭＯＳ集積回路の機能
試験及びIddq試験を行うＬＳＩテスタと、前記機能試験
及びIddq試験結果を格納するテスト結果格納ユニット
と、被試験デバイスの素子配置情報、素子機能情報、素
子及び端子間の配線接続情報を記録した回路データを格
納する回路データ格納ユニットと、前記テストパターン
と前記回路データを受け、前記テストパターンが前記被
試験デバイスに印加されたときの時々刻々の回路内部の
動作を論理的にシミュレーションする論理シミュレータ
と、前記回路内部の動作のシミュレーション結果を格納
するシミュレーション結果格納ユニットと、前記機能試
験およびIddq試験結果ならびに前記シミュレーション結
果に基づいて、Iddq試験において異常が検出されないテ
ストベクトルを印加した時点における回路内部の信号値
のシミュレーション結果から、常に同じ信号値を示す信
号線の組み合わせに短絡故障が生じているとして診断結
果を出力する故障箇所判定ユニットとを備えることを特
徴とするＣＭＯＳ集積回路の故障診断装置。 - 【請求項２】 機能試験では異常が検出されず、Iddq試
験において、テストパターン中の特定のテストベクトル
のみについてIddq異常となるＣＭＯＳ集積回路に対し
て、機能試験結果、Iddq試験結果を利用して行うＣＭＯ
Ｓ集積回路の故障診断装置において、ＣＭＯＳ集積回路
の機能試験を行うための回路への入出力信号を記述した
テストパターンを格納するテストパターン格納ユニット
と、前記テストパターンを受けＣＭＯＳ集積回路の機能
試験及びIddq試験を行うＬＳＩテスタと、前記機能試験
及びIddq試験結果を格納するテスト結果格納ユニット
と、被試験デバイスの素子配置情報、素子機能情報、素
子及び端子間の配線接続情報を記録した回路データを格
納する回路データ格納ユニットと、前記テストパターン
と前記回路データを受け、前記テストパターンが前記被
試験デバイスに印加さ れたときの時々刻々の回路内部の
動作を論理的にシミュレーションする論理シミュレータ
と、前記回路内部の動作のシミュレーション結果を格納
するシミュレーション結果格納ユニットと、前記機能試
験およびIddq試験結果と、シミュレーション結果とか
ら、Iddq試験において異常が検出されたテストベクトル
を印加した時点における回路内部の信号値のシミュレー
ション結果から、常に異なる信号値を示す信号線の組み
合わせに短絡故障が生じているとして診断結果を出力す
る故障箇所判定ユニットとを備えることを特徴とするＣ
ＭＯＳ集積回路の故障診断装置。 - 【請求項３】 機能試験では異常が検出されず、Iddq試
験において、テストパターン中の特定のテストベクトル
のみについてIddq異常となるＣＭＯＳ集積回路に対し
て、機能試験結果、Iddq試験結果を利用して行うＣＭＯ
Ｓ集積回路の故障診断装置において、ＣＭＯＳ集積回路
の機能試験を行うための回路への入出力信号を記述した
テストパターンを格納するテストパターン格納ユニット
と、前記テストパターンを受けＣＭＯＳ集積回路の機能
試験及びIddq試験を行うＬＳＩテスタと、前記機能試験
及びIddq試験結果を格納するテスト結果格納ユニット
と、被試験デバイスの素子配置情報、素子機能情報、素
子及び端子間の配線接続情報を記録した回路データを格
納する回路データ格納ユニットと、前記テストパターン
と前記回路データを受け、前記テストパターンが前記被
試験デバイスに印加されたときの時々刻々の回路内部の
動作を論理的にシミュレーションする論理シミュレータ
と、前記回路内部の動作のシミュレーション結果を格納
するシミュレーション結果格納ユニットと、前記機能試
験およびIddq試験結果と、シミュレーション結果から、
Iddq試験において異常が検出されないテストベクトルを
印加した時点における回路内部の信号値のシミュレーシ
ョン結果から常に同じ信号値を示す信号線の組み合わせ
と、異常が検出されたテストベクトルを印加した時点に
おける回路内部の信号値のシミュレーション結果から、
常に異なる信号値を示す信号線の組み合わせとに共通す
る信号線間に短絡故障が生じているとして診断結果を出
力する故障箇所判定ユニットとを備えることを特徴とす
るＣＭＯＳ集積回路の故障診断装置。 - 【請求項４】 機能試験では異常が検出されず、Iddq試
験において、テスト パターン中の特定のテストベクトル
のみについてIddq異常となるＣＭＯＳ集積回路に対し
て、機能試験結果、Iddq試験結果を利用して行うＣＭＯ
Ｓ集積回路の故障診断装置において、ＣＭＯＳ集積回路
の機能試験を行うための回路への入出力信号を記述した
テストパターンを格納するテストパターン格納ユニット
と、前記テストパターンを受けＣＭＯＳ集積回路の機能
試験及びIddq試験を行うＬＳＩテスタと、前記機能試験
及びIddq試験結果を格納するテスト結果格納ユニット
と、被試験デバイスの素子配置情報、素子機能情報、素
子及び端子間の配線接続情報を記録した回路データを格
納する回路データ格納ユニットと、前記テストパターン
と前記回路データを受け、前記テストパターンが前記被
試験デバイスに印加されたときの時々刻々の回路内部の
動作を論理的にシミュレーションする論理シミュレータ
と、前記回路内部の動作のシミュレーション結果を格納
するシミュレーション結果格納ユニットと、前記機能試
験およびIddq試験結果と、シミュレーション結果から、
Iddq試験において異常が検出されないＮ個のテストベク
トルを印加した時点における回路内部の信号値のシミュ
レーション結果から、各信号線の組み合わせの各々につ
いて、同じ信号値を示す回数を数え上げ、ある信号線の
組み合わせが同じ信号値を示す回数がＭ回のときに両者
間に短絡故障が生じている確率をＭ／Ｎであるとして診
断結果を出力し、または、Iddq試験において異常が検出
されるＳ個のテストベクトルを印加した時点における回
路内部の信号値のシミュレーション結果から、各信号線
の組み合わせの各々について、異なる信号値を示す回数
を数え上げ、ある信号線の組み合わせが異る信号値を示
す回数がＲ回のときに両者間に短絡故障が生じている確
率がＲ／Ｓであるとして診断結果を出力する故障箇所判
定ユニットとを備えることを特徴とするＣＭＯＳ集積回
路の故障診断装置。 - 【請求項５】 機能試験では異常が検出されず、Iddq試
験において、テストパターン中の特定のテストベクトル
のみについてIddq異常となるＣＭＯＳ集積回路に対し
て、機能試験結果、Iddq試験結果を利用して行うＣＭＯ
Ｓ集積回路の故障診断装置において、ＣＭＯＳ集積回路
の機能試験を行うための回路への入出力信号を記述した
テストパターンを格納するテストパターン格納ユニット
と、前記テストパターンを受けＣＭＯＳ集積回路の機能
試験及びIddq試験を行うＬＳＩテ スタと、前記機能試験
及びIddq試験結果を格納するテスト結果格納ユニット
と、被試験デバイスの素子配置情報、素子機能情報、素
子及び端子間の配線接続情報を記録した回路データを格
納する回路データ格納ユニットと、前記テストパターン
と前記回路データを受け、前記テストパターンが前記被
試験デバイスに印加されたときの時々刻々の回路内部の
動作を論理的にシミュレーションする論理シミュレータ
と、前記回路内部の動作のシミュレーション結果を格納
するシミュレーション結果格納ユニットと、前記機能試
験およびIddq試験結果と、シミュレーション結果から、
Iddq試験において異常が検出されないＮ個のテストベク
トルを印加した時点における回路内部の信号値のシミュ
レーション結果から、各信号線の組み合わせの各々につ
いて、同じ信号値を示す回数を数え上げ、さらにIddq試
験において異常が検出されるＳ個のテストベクトルを印
加した時点における回路内部の信号値のシミュレーショ
ン結果から、前記信号線の組み合わせの各々について、
異なる信号値を示す回数を数え上げ、ある信号線の組み
合わせについて、前記同じ信号値を示す回数がＭ回、前
記異る信号値を示す回数がＲ回のときに、両者間に短絡
故障が生じている確率がＭＲ／ＮＳであるとして診断結
果を出力する故障箇所判定ユニットとを備えることを特
徴とするＣＭＯＳ集積回路の故障診断装置。 - 【請求項６】 機能試験では異常が検出されず、Iddq試
験において、テストパターン中の特定のテストベクトル
のみについてIddq異常となるＣＭＯＳ集積回路に対し
て、機能試験結果、Iddq試験結果を利用して行うＣＭＯ
Ｓ集積回路の故障診断装置において、ＣＭＯＳ集積回路
の機能試験を行うための回路への入出力信号を記述した
テストパターンを格納するテストパターン格納ユニット
と、前記テストパターンを受けＣＭＯＳ集積回路の機能
試験及びIddq試験を行うＬＳＩテスタと、前記機能試験
及びIddq試験結果を格納するテスト結果格納ユニット
と、被試験デバイスの素子配置情報、素子機能情報、素
子及び端子間の配線接続情報を記録した回路データを格
納する回路データ格納ユニットと、前記テストパターン
と前記回路データを受け、前記テストパターンが前記被
試験デバイスに印加されたときの時々刻々の回路内部の
動作を論理的にシミュレーションする論理シミュレータ
と、前記回路内部の動作のシミュレーション結果を格納
するシミュレー ション結果格納ユニットと、前記機能試
験およびIddq試験結果と、シミュレーション結果から、
Iddq試験において異常が検出されないテストベクトルを
印加した時点における回路内部の信号値のシミュレーシ
ョン結果から、常に１の値を示す信号線は対電源線短絡
故障が疑われると判定し、常に０の値を示す信号線は対
グランド線短絡故障が疑われると判定し診断結果として
出力する故障箇所判定ユニットとを備えることを特徴と
するＣＭＯＳ集積回路の故障診断装置。 - 【請求項７】 前記被試験ＣＭＯＳ集積回路のチップ上
の配線の位置情報と信号線情報を記述した配線レイアウ
ト情報を格納する配線レイアウト情報格納ユニットと、
故障箇所判定ユニットからの故障箇所の診断結果と前記
配線レイアウト情報を得て、実際に故障が起きているチ
ップ上の位置を指示する短絡箇所推定ユニットとを備え
る請求項１ないし６のいずれかに記載のＣＭＯＳ集積回
路の故障診断装置。 - 【請求項８】 機能試験では異常が検出されず、Iddq試
験において、テストパターン中の特定のテストベクトル
のみについてIddq異常となるＣＭＯＳ集積回路に対し
て、機能試験結果、Iddq試験結果を利用して行うＣＭＯ
Ｓ集積回路の故障診断方法において、ＣＭＯＳ集積回路
の機能試験を行うためのテストパターンによりＣＭＯＳ
集積回路の機能試験及びIddq試験を実施し各テストベク
トルの印加時における機能試験の可否、及びIddq試験の
可否をテスト結果として獲得し、前記ＣＭＯＳ集積回路
に前記テストパターンを印加したときの前記ＣＭＯＳ集
積回路内部の動作を論理値０，１の変化で記述したシミ
ュレーション結果を獲得し、前記テスト結果と前記シミ
ュレーション結果から前記ＣＭＯＳ集積回路に前記テス
トパターンを印加した際にIddq試験において異常が検出
されない印加したテストパターンの全てのテストベクト
ルを印加した時点における前記ＣＭＯＳ集積回路内部の
信号値のシミュレーション結果を得、各信号線の組み合
わせの各々について、常に同じ信号値を示す信号線の組
み合わせに短絡故障が生じていると判定を行うことを特
徴とするＣＭＯＳ集積回路の故障診断方法。 - 【請求項９】 機能試験では異常が検出されず、Iddq試
験において、テストパターン中の特定のテストベクトル
のみについてIddq異常となるＣＭＯＳ集積回路に対し
て、機能試験結果、Iddq試験結果を利用して行うＣＭＯ
Ｓ集積回路の故 障診断方法において、ＣＭＯＳ集積回路
の機能試験を行うためのテストパターンによりＣＭＯＳ
集積回路の機能試験及びIddq試験を実施し各テストベク
トルの印加時における機能試験の可否、及びIddq試験の
可否をテスト結果として獲得し、前記ＣＭＯＳ集積回路
に前記テストパターンを印加したときの前記ＣＭＯＳ集
積回路内部の動作を論理値０，１の変化で記述したシミ
ュレーション結果を獲得し、前記テスト結果と前記シミ
ュレーション結果から前記ＣＭＯＳ集積回路に前記テス
トパターンを印加した際にIddq試験において異常が検出
される印加したテストパターンの全てのテストベクトル
を印加した時点における前記ＣＭＯＳ集積回路内部の信
号値のシミュレーション結果を得、各信号線の組み合わ
せの各々について、常に異なる信号値を示す信号線の組
み合わせに短絡故障が生じていると判定を行うことを特
徴とするＣＭＯＳ集積回路の故障診断方法。 - 【請求項１０】 機能試験では異常が検出されず、Iddq
試験において、テストパターン中の特定のテストベクト
ルのみについてIddq異常となるＣＭＯＳ集積回路に対し
て、機能試験結果、Iddq試験結果を利用して行うＣＭＯ
Ｓ集積回路の故障診断方法において、ＣＭＯＳ集積回路
の機能試験を行うためのテストパターンによりＣＭＯＳ
集積回路の機能試験及びIddq試験を実施し各テストベク
トルの印加時における機能試験の可否、及びIddq試験の
可否をテスト結果として獲得し、前記ＣＭＯＳ集積回路
に前記テストパターンを印加したときの前記ＣＭＯＳ集
積回路内部の動作を論理値０，１の変化で記述したシミ
ュレーション結果を獲得し、前記テスト結果と前記シミ
ュレーション結果から前記ＣＭＯＳ集積回路に前記テス
トパターンを印加した際に Iddq 試験において異常が検
出されない印加したテストパターンの全てのテストベク
トルを印加した時点における前記ＣＭＯＳ集積回路内部
の信号値のシミュレーション結果を得、各信号線の組み
合わせの各々について、常に同じ信号値を示す信号線の
組み合わせと、Iddq試験において異常が検出される全て
のテストベクトルを印加した時点における前記ＣＭＯＳ
集積回路内部の信号値のシミュレーション結果を得、各
信号線の組み合わせの各々について、常に異なる信号値
を示す信号線の組み合わせとに共通する信号線間に短絡
故障が生じていると判定を行うことを特徴とするＣＭＯ
Ｓ集積回路の故障診断方法。 - 【請求項１１】 機能試験では異常が検出されず、Iddq
試験において、テストパターン中の特定のテストベクト
ルのみについてIddq異常となるＣＭＯＳ集積回路に対し
て、機能試験結果、Iddq試験結果を利用して行うＣＭＯ
Ｓ集積回路の故障診断方法において、ＣＭＯＳ集積回路
の機能試験を行うためのテストパターンによりＣＭＯＳ
集積回路の機能試験及びIddq試験を実施し各テストベク
トルの印加時における機能試験の可否、及びIddq試験の
可否をテスト結果として獲得し、前記ＣＭＯＳ集積回路
に前記テストパターンを印加したときの前記ＣＭＯＳ集
積回路内部の動作を論理値０，１の変化で記述したシミ
ュレーション結果を獲得し、前記テスト結果と前記シミ
ュレーション結果から前記ＣＭＯＳ集積回路に前記テス
トパタンを印加した際にIddq試験において異常が検出さ
れないＮ個のテストベクトルを印加した時点における前
記ＣＭＯＳ集積回路内部の信号値のシミュレーション結
果から、各信号線の組み合わせの各々について、同じ信
号値を示す回数がＭ回であるときに両者の間に短絡故障
が生じている確率がＭ／Ｎであると判定し、または、Id
dq試験において異常が検出されるＳ個のテストベクトル
を印加した時点における回路内部の信号値のシミュレー
ション結果から、各信号線の組み合わせの各々につい
て、異なる信号値を示す回数がＲ回であるときに両者の
間に短絡故障が生じている確率がＲ／Ｓであると判定を
行うことを特徴とするＣＭＯＳ集積回路の故障診断方
法。 - 【請求項１２】 機能試験では異常が検出されず、Iddq
試験において、テストパターン中の特定のテストベクト
ルのみについてIddq異常となるＣＭＯＳ集積回路に対し
て、機能試験結果、Iddq試験結果を利用して行うＣＭＯ
Ｓ集積回路の故障診断方法において、ＣＭＯＳ集積回路
の機能試験を行うためのテストパターンによりＣＭＯＳ
集積回路の機能試験及びIddq試験を実施し各テストベク
トルの印加時における機能試験の可否、及びIddq試験の
可否をテスト結果として獲得し、前記ＣＭＯＳ集積回路
に前記テストパターンを印加したときの前記ＣＭＯＳ集
積回路内部の動作を論理値０，１の変化で記述したシミ
ュレーション結果を獲得し、前記テスト結果と前記シミ
ュレーション結果から前記ＣＭＯＳ集積回路に前記テス
トパタンを印加した際にIddq試験において異常が検出さ
れないＮ個のテストベクトルを印加した時点における回
路内部の信号値のシミュレーション結果から、各信号線
の組み合わせの各々について、同じ信号値を示す回数を
数え上げ、Iddq試験において異常が検出されたＳ個のテ
ストベクトルを印加した時点における回路内部の信号値
のシミュレーション結果から、各信号線の組み合わせの
各々について、異なる信号値を示す回数を数え上げ、あ
る信号線の組み合わせが、前記同じ信号値を示す回数が
Ｍ回、前記異なる信号値を示す回数がＲ回であるとき
に、両者の間に短絡故障が生じている確率をＭＲ／ＮＳ
であると判定を行うことを特徴とするＣＭＯＳ集積回路
の故障診断方法。 - 【請求項１３】 機能試験では異常が検出されず、Iddq
試験において、テストパターン中の特定のテストベクト
ルのみについてIddq異常となるＣＭＯＳ集積回路に対し
て、機能試験結果、Iddq試験結果を利用して行うＣＭＯ
Ｓ集積回路の故障診断方法において、ＣＭＯＳ集積回路
の機能試験を行うためのテストパターンによりＣＭＯＳ
集積回路の機能試験及びIddq試験を実施し各テストベク
トルの印加時における機能試験の可否、及びIddq試験の
可否をテスト結果として獲得し、前記ＣＭＯＳ集積回路
に前記テストパターンを印加したときの前記ＣＭＯＳ集
積回路内部の動作を論理値０，１の変化で記述したシミ
ュレーション結果を獲得し、前記テスト結果と前記シミ
ュレーション結果から前記ＣＭＯＳ集積回路に前記テス
トパタンを印加した際にIddq試験において異常が検出さ
れないテストベクトルを印加した時点における回路内部
の信号値のシミュレーション結果から、常に１の値を示
す信号線は対電源線短絡故障を疑い、または常に０値を
示す信号線は対グランド線短絡故障を疑い、これらの信
号線を対電源線短絡故障の可能性があると判定する、ま
たは対グランド線短絡故障の可能性があると判定を行う
ことを特徴とするＣＭＯＳ集積回路の故障診断方法。 - 【請求項１４】 前記被試験ＣＭＯＳ集積回路のチップ
上の配線の位置情報と信号線情報により、被試験デバイ
スの論理回路レベルにおける故障箇所から被試験デバイ
ス上の実際の故障箇所を判定する請求項８ないし請求項
１３のいずれかに記載のＣＭＯＳ集積回路の故障診断方
法。
Priority Applications (5)
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|---|---|---|---|
| JP08108810A JP3099732B2 (ja) | 1996-04-30 | 1996-04-30 | Ｃｍｏｓ集積回路の故障診断装置および診断方法 |
| KR1019970000594A KR100212608B1 (ko) | 1996-01-12 | 1997-01-11 | Cmos 집적 회로 고장 진단 장치 및 진단 방법 |
| EP97100416A EP0785513B1 (en) | 1996-01-12 | 1997-01-13 | CMOS integrated circuit failure diagnosis apparatus and diagnostic method |
| DE69712236T DE69712236T2 (de) | 1996-01-12 | 1997-01-13 | Fehlerdiagnosevorrichtung für CMOS-integrierte Schaltungen und Diagnoseverfahren |
| US08/782,933 US5790565A (en) | 1996-01-12 | 1997-01-13 | CMOS integrated circuit failure diagnosis apparatus and diagnostic method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08108810A JP3099732B2 (ja) | 1996-04-30 | 1996-04-30 | Ｃｍｏｓ集積回路の故障診断装置および診断方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH09292444A JPH09292444A (ja) | 1997-11-11 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08108810A Expired - Fee Related JP3099732B2 (ja) | 1996-01-12 | 1996-04-30 | Ｃｍｏｓ集積回路の故障診断装置および診断方法 |
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| JP4174167B2 (ja) | 2000-04-04 | 2008-10-29 | 株式会社アドバンテスト | 半導体集積回路の故障解析方法および故障解析装置 |
| JP2002237506A (ja) * | 2001-02-09 | 2002-08-23 | Mitsubishi Electric Corp | 故障解析装置及び故障解析方法、並びに半導体装置の製造方法 |
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-
1996
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