JP2023534200A - 自動支援型回路検証 - Google Patents
自動支援型回路検証 Download PDFInfo
- Publication number
- JP2023534200A JP2023534200A JP2023501452A JP2023501452A JP2023534200A JP 2023534200 A JP2023534200 A JP 2023534200A JP 2023501452 A JP2023501452 A JP 2023501452A JP 2023501452 A JP2023501452 A JP 2023501452A JP 2023534200 A JP2023534200 A JP 2023534200A
- Authority
- JP
- Japan
- Prior art keywords
- node
- priority
- nodes
- pass
- priority node
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012795 verification Methods 0.000 title claims description 25
- 238000000034 method Methods 0.000 claims abstract description 189
- 238000005259 measurement Methods 0.000 claims abstract description 89
- 238000004519 manufacturing process Methods 0.000 claims abstract description 14
- 238000004088 simulation Methods 0.000 claims description 41
- 238000012360 testing method Methods 0.000 claims description 27
- 238000004458 analytical method Methods 0.000 claims description 22
- 238000013473 artificial intelligence Methods 0.000 claims description 20
- 239000000523 sample Substances 0.000 claims description 15
- 238000011156 evaluation Methods 0.000 claims description 10
- 238000012545 processing Methods 0.000 claims description 2
- 230000004044 response Effects 0.000 claims description 2
- 230000006870 function Effects 0.000 description 15
- 238000003745 diagnosis Methods 0.000 description 9
- 238000005516 engineering process Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000006399 behavior Effects 0.000 description 5
- 230000008901 benefit Effects 0.000 description 3
- 238000003860 storage Methods 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 238000010923 batch production Methods 0.000 description 1
- 238000003066 decision tree Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000010801 machine learning Methods 0.000 description 1
- 238000013178 mathematical model Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/36—Circuit design at the analogue level
- G06F30/367—Design verification, e.g. using simulation, simulation program with integrated circuit emphasis [SPICE], direct methods or relaxation methods
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
- G01R31/318342—Generation of test inputs, e.g. test vectors, patterns or sequences by preliminary fault modelling, e.g. analysis, simulation
- G01R31/318357—Simulation
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
- G01R31/318342—Generation of test inputs, e.g. test vectors, patterns or sequences by preliminary fault modelling, e.g. analysis, simulation
- G01R31/31835—Analysis of test coverage or failure detectability
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/323—Translation or migration, e.g. logic to logic, hardware description language [HDL] translation or netlist translation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
- G06F30/3308—Design verification, e.g. functional simulation or model checking using simulation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/333—Design for testability [DFT], e.g. scan chain or built-in self-test [BIST]
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/394—Routing
- G06F30/3953—Routing detailed
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
- G06F2119/02—Reliability analysis or reliability optimisation; Failure analysis, e.g. worst case scenario performance, failure mode and effects analysis [FMEA]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Networks & Wireless Communication (AREA)
- Tests Of Electronic Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Debugging And Monitoring (AREA)
Abstract
方法は、製造回路のノードを優先ノードとし、ノードを下位ノードとして分類する処理と、検証する第1優先ノードを自動的に指定して第1優先ノードからの測定信号が第1優先ノードの合否基準を満たすか否かを確認することにより第1優先ノードを評価する処理と、第1優先ノードからの測定信号が合否基準を満たす場合、検証する第2優先ノードを自動的に指定して第2優先ノードからの測定信号が第2優先ノードの合否基準を満たすか否かを確認することにより第2優先ノードを評価する処理と、第1優先ノードからの測定信号が合否基準を満たさない場合、検証する第1下位ノードを自動的に指定し、第1下位ノードからの測定信号が第1下位ノードの合否基準を満たすか否かを確認することにより第1下位ノードを評価する処理とを有する。
Description
この特許出願は、2020年7月9日に出願された米国仮特許出願第63/050,053号の利益を主張する。この出願は、この参照により本開示に組み込まれる。
本件は、電子回路を検証及びデバッグするためのシステム及び方法に関する。
従来、電子回路を検証及びデバッグするには、設計者が回路を設計し、シミュレーションし、回路を製造する必要があった。回路が製造されたら、設計者は回路の動作を検証する必要がある。
多くの場合、回路には、期待どおりに機能しない部分がある。このような場合、設計者又は経験豊富な技術者が回路を分析し、知識に基づいた試行錯誤を通じて、回路のどの部分が誤動作しているか又は欠陥があるかを判断する必要がある。これには、回路と、その意図された動作に関する高度な知識が必要である。
開示された技術の構成は、従来技術における欠点に取り組むものである。
本願に記載される態様は、回路検証の自動的な支援のための方法に関する。ある形態によれば、人間のオペレータが、回路又はその意図された動作について高いレベルの知識を持っていない場合でも、回路を検証できる。このため、説明されるシステムは、試験ノードの階層、分岐分析、人工知能又は他の適切な手段に基づいて、被試験ノードを自動的に選択しても良い。
こうしたことから、ある形態では、例として、機械学習か又は自動生成された診断木(diagnostic tree)を回路の動作を検証するプロセスに適用する。開示技術の態様は、回路図及び関連する回路ノード・リストを使用して、アルゴリズム分析を適用し、ノードごとに回路の動作をチェックするプロセスをガイドする。ある形態では、回路図内及び関連する製造回路(fabricated circuit)内の様々な場所で予想される波形と測定された波形とを使用して、回路が主要な位置で目的の信号を生成しているかどうかを判断する。測定された回路ノードと測定結果に応じて、アルゴリズムは、測定又は試験する回路内の新しいポイントを提案する。このプロセスは、回路の動作が回路の全ての部分で適切に動作していることが検証されるか、又は、障害のあるコンポーネント若しくは製造上の欠陥について、その最も可能性の高い場所が特定されるかのいずれかになるまで繰り返される。
ある形態では、回路の回路図をモデル化して回路の重要なポイントで予想される信号を取得し、回路の適切な動作がどのようなものかを判断する。網羅的なケースでは、回路図内の全ての回路ノードにシミュレーション信号が生成される。次に、分岐分析又は適切な人工知能アプローチを使用して回路図を分析し、回路ノードを検証する適切なシーケンスを特定し、シミュレーションされた動作と比較して適切な回路動作かを判断する。この分析は、回路検証の開始時にバッチプロセスとして適用することも、各ノードを評価して次に検証する場所を決定するときに適用することもできる。このプロセスの目的は、シミュレーション・モデルで予測したレベルに対する許容誤差範囲内で動作する回路を得ることである。
回路が評価され、良い信号と悪い信号が特定されると、障害のあるコンポーネント又は回路ノードが更に分析され、最も可能性の高い障害が特定される。例えば、ある信号がアクティブなデバイスの入力端子には存在するが、出力端子には存在せず、アクティブなデバイスへの電力は存在しているとする。すると、このデバイス又はその出力端子に接続されている回路ノードが、最も障害の可能性の高い場所として特定される。回路の全てが検証されて、それらの信号が許容誤差範囲内とされたら、その回路は検証済みと見なされる。
回路を解析し、実際の信号をモデル化した信号と比較するプロセスを自動化することにより、回路の動作を検証したり、障害位置を特定したりするプロセスを簡素化し、迅速に行うことができる。このため、回路又はその意図された動作に高いレベルの知識を持たないオペレータでも回路を検証できる。
図1は、回路図データ101、回路シミュレーション・データ103及び製造回路(fabricated circuit:製造された回路)102との関係の一例を示す。図示されるように、回路図データ101は、例えば、回路設計者によって生成されてもよく、回路図データ101は、所望の製造回路102の機能的特徴を指定する。回路図データ101は、回路シミュレーション・データ103(図1に、表示画面例に現れるものとして図示)を生成するためにも使用されても良い。例えば、回路図データ101は、回路シミュレーション・ソフトウェアなどのコンピュータ支援分析ツール202に取り込まれてモデル化されることで、回路シミュレーション・データ103が生成されても良い。回路シミュレーション・データ103は、コンピュータ・ソフトウェアにおいて数学的にモデル化したものとして存在し、物理的な製造回路102又は製造回路102の一部の機能をモデル化している。従って、回路シミュレーション・データ103は、製造回路102のノード104に対応する回路シミュレーション・データ103のノード105に関するシミュレーション信号を有していても良い。
回路シミュレーション・データ103内のこれらのシミュレート信号は、製造回路102の対応するノード104についての予想される信号を表す。従って、これらの予想される信号(expected signal:予想信号)は、製造回路102の対応するノード104に関する合否(pass-fail:合格/不合格)基準のベースとなり得る。例えば、所与の測定信号が、そのノードの予想信号と一致するか又は予想信号の所望の許容誤差範囲内にある場合、それぞれのノードの合否基準を満たすとしても良い。同様に、所与の測定信号が、そのノードの予想される信号と一致しない場合又は望ましい許容誤差から外れた場合、それぞれのノードの合否基準を満たさないとしても良い。
図2は、回路検証の自動的な支援のために構成されたシステム200の構成要素の構成例の機能ブロック図である。図示されるように、システムは、プロセッサ201、コンピュータ支援分析ツール202、試験測定装置203、表示装置204、人工知能機能205及び自動プロービング・システム206があっても良く、各々は本開示のどこかで説明される。
図3は、ある形態例による回路検証の自動支援のための方法300の一例を示す。図3に図示するように、回路検証の自動支援のための方法は、製造回路102の1つ以上のノード104を優先ノード(priority node)であるとし、製造回路102の1つ以上のノード104を下位ノード(inferior node)であるとして分類する処理301を有していても良い。下位ノードの夫々は、優先ノードの少なくとも1つと製造回路102の同じサブ部分(sub-portion)上にある。この状況において、製造回路の同じサブ部分「上」であるということは、製造回路の同じサブ部分に論理的又は機能的に関連していることを意味するが、必ずしも物理的に隣接又は近くにあるとは限らない。従って、例えば、優先ノードは、製造回路102の特徴的な機能領域に関するノードであってもよく、一方、下位ノードは、それぞれの機能領域の回路分岐内のノードであっても良い。ある形態では、下位ノードは、対応する優先ノードに情報を供給する。例えば、図1に図示するように、ノード104は、優先ノードの例であり、一方、ノード106及びノード107は、下位ノードの例である。
ある形態では、複数の優先ノードの間に階層が存在する場合がある。例えば、製造回路の主要な動作にとって基本となる製造回路102の主要部分は、より価値の高い優先ノードとして指定されても良い一方、信号パスは、より価値の低い優先ノードとして指定されても良い。ある形態では、この情報は、以下で説明するように、診断木(diagnostic tree)を生成するために使用されても良いし、人工知能機能に提供されても良い。
図3に戻ると、回路検証の自動的な支援のための方法300には、更に、処理301で分類された優先ノードの中から、検証する第1優先ノードを自動的に指定する処理と、次いで、第1優先ノードから測定された信号(測定信号)が、第1優先ノードに関する合否基準を満たしているか否か確認する処理とによって、第1優先ノードを評価する処理302があっても良い。例えば、いくつかのプロセス(以下でその例を説明する)を利用して、複数の優先ノードの中から、評価される第1優先ノードとする特定の優先ノードを指定しても良い。そして、第1優先ノードからの測定信号を第1優先ノードに関する合否基準と比較し、第1優先ノードからの測定信号が第1優先ノードに関する合否基準を満たすか否かを確認する。上述したように、合否基準としては、第1優先ノードからの測定信号が、第1優先ノードに関する予想信号と一致するか又は予想信号の所望の許容誤差範囲内に入るか否かであること又はこれが含まれていても良く、このとき、予想信号は、第1優先ノードに対応する回路シミュレーション・データ103内のシミュレーション信号である。
ある形態では、複数の優先ノードの中から検証する第1優先ノードを自動的に指定する処理が、予め定めた診断木(diagnostic tree)の開始ノードを第1優先ノードとして指定する処理を含む。例えば、予め定めた診断木が、試験されるノードのシーケンスを規定しても良く、このシーケンスは、開始するノード(開始ノード)と、開始ノードの後に試験するノードの順序を特定する。ある形態では、回路動作が適切か判断するための回路ノードを試験する適切なシーケンスを特定するのに、診断木が、人工知能、予め実行された回路図データ101の分岐分析又は他の方法を利用して生成されても良い。ある形態では、試験するノードの順序は、前のノードが試験に合格したか又は不合格かなど、ノードのシーケンス内の前のノードでの試験の結果に依存する場合がある。
図4は、診断木(diagnostic tree)のコンセプトを説明するのに使用する診断木の例を示す。図4に示すように、予め定めた診断木400は、前のノードの検査の結果に応じて、次にどのノードを検査するかを示す。例えば、開始ノード401は、図4の上部付近に示されている。もし開始ノード401が試験され、開始ノード401の合否基準を満たす(「合格」パス408として示される)場合、診断木400は、ノード402が試験される次のノードであることを示す。対照的に、もし開始ノード401が試験され、開始ノード401の合否基準を満たさない(「不合格」パス409として示される)場合、診断木400は、ノード403が試験される次のノードであることを示す。このプロセスは、追加のノードごとに繰り返しても良い。
このため、図4に示すように、もしノード402が試験され、ノード402の合否基準を満たす(「合格」パス410として示される)場合、診断木400は、ノード404が試験される次のノードであることを示す。しかし、もしノード402が試験され、ノード402の合否基準を満たさない(「不合格」経路411として示される)場合、診断木400は、ノード405が試験される次のノードであることを示す。
同様に、図4に示すように、もしノード403が試験され、ノード403の合否基準を満たす(「合格」パス412として示される)場合、診断木400は、ノード406が試験される次のノードであることを示す。しかし、もしノード403が試験され、ノード403の合否基準を満たさない(「不合格」パス413として示される)場合、診断木400は、ノード407が試験される次のノードであることを示す。
図4は、診断木の一例を示しており、他の形式も使用できる。例えば、試験される次のノードは、前のノードが合否基準に合格したか不合格かに関係なく、回路内の位置を含む前のノードのID(identity:同一性)に基づいて決定できる。このような場合、診断木は、順番に試験されるノードのリストに過ぎない。
図3に戻ると、ある形態では、複数の優先ノードの中から検証する第1優先ノードを自動的に指定する処理が、人工知能機能205を利用して開始ノードを決定する処理と、診断木の開始ノードを第1優先ノードとして指定する処理とを含む。例として、優先順位は、ノードが接続されている回路要素の数に基づいても良い。例えば、電源は、多数の回路要素に接触するため、他のデバイスのみを駆動するアンプの出力端子よりも優先順位を高くしても良い。また、人工知能機能205が、現在の時点までの分析プロセスにおいて、どのノードが合格し、不合格となったかに基づいて、ノードの優先順位を繰り返し再評価しても良い。
ある形態では、複数の優先ノードの中から検証する第1優先ノードを自動的に指定する処理が、コンピュータ支援分析ツール202において、回路図データ101及び回路シミュレーション・データ103を受信する処理を含む。次いで、回路図データ101及び回路シミュレーション・データ103に基づいて、診断木が生成されても良い。
上述のように、ある形態では、回路動作が適切か判断するための回路ノードを試験する適切なシーケンスを特定するために、人工知能、分岐分析又は他の方法を使用して、診断木を生成しても良い。診断木が作成されると、診断木の開始ノードが、第1優先ノードとして指定されても良い。
ある形態では、第1優先ノードからの測定信号が第1優先ノードの合否基準を満たすか否かを確認する処理が、第1優先ノードから測定信号を取得する処理と、第1優先ノードに対応するシミュレーション信号を含む回路シミュレーション・データ103を製造回路102のコンピュータ支援分析に基づいて取得する処理と、第1優先ノードからの測定信号を第1優先ノードに対応するシミュレーション信号と比較する処理と、第1優先ノードに対応するシミュレーション信号からの最大所望変動量(variance)に基づく第1優先ノードの合否基準内に第1優先ノードからの測定信号が入る場合に第1優先ノードからの測定信号を合格として分類し、第1優先ノードからの測定信号が第1優先ノードの合否基準から外れる場合に、第1優先ノードからの測定信号を不合格として分類する処理とを有している。
ある形態では、第1優先ノードから測定信号を取得する処理が、試験測定装置203に結合されたプローブを使用して第1優先ノードから測定信号を取得する処理を含んでも良い。このような形態において、方法300は、第1優先ノードから測定信号を得るために試験測定装置203に結合されたプローブを配置するよう人間のオペレータにプロンプト(prompt:誘導指示)を提供する処理を更に有していても良い。このプロンプトは、例えば、特定の位置で信号を取得するための具体的な指示であっても良い。プロンプトには、更に、測定信号の予想される結果が含まれていても良い。例えば、プロンプトは、信号が周波数100kHz、振幅1Vp-pの正弦波であるべきことを示しても良い。ある形態では、人間のオペレータへのプロンプトは、図2に図示される表示装置204のようなスクリーン又は他の表示装置に表示されても良い。
第1優先ノードから測定信号を得るために試験測定装置203に結合されたプローブを使用する形態では、方法300が、人間の介入なしに、自動プロービング・システム206に試験測定装置203に結合されたプローブを位置決めさせて、第1優先ノードから測定信号を取得させる処理を更に有していても良い。プロンプトは、例えば、第1優先ノードの識別情報(identification)を有していても良い。
ある形態では、第1優先ノードを評価する処理が、第1優先ノードからの測定信号を第1優先ノードに対応するシミュレーション信号と比較した比較結果をユーザ・インタフェースに表示する処理を更に含んでいる。ユーザ・インタフェースは、例えば、図2に図示される表示装置204であっても良い。
ある形態では、方法300が、診断木の後続のノードを第2優先ノードとして指定する処理を更に有していても良い。後続のノードは、第1優先ノードよりも、ノードのシーケンスにおいて後にある。ある形態では、後続のノードは、ノードのシーケンスにおいて、第1優先ノードの次のものである。例えば、診断木を使用する形態では、後続のノードは、第1優先ノードの次に試験するノードとして診断木によって特定されるノードである。
第1優先ノードからの測定信号が第1優先ノードに関する合否基準を満たす場合、方法300は、複数の優先ノードの中から検証する第2優先ノードを自動的に指定する処理と、第2優先ノードからの測定信号が第2優先ノードに関する合否基準を満たすか否か確認する処理とによって、第2優先ノードを評価する処理303を更に有していても良い。例えば、いくつかのプロセスを利用して、複数の優先ノードの中から、評価される第2優先ノードとなる特定の優先ノードを指定しても良い。このようなプロセスの例としては、診断木(図4の診断木400など)と、上述した人工知能機能205とがある。次いで、第2優先ノードからの測定信号は、第2優先ノードの合否基準と比較され、第2優先ノードからの測定信号が第2優先ノードに関する合否基準を満たすか否かを確認する。上述したように、合否基準は、第2優先ノードからの測定信号が第2優先ノードに関する予想信号と一致するか又は予想信号の所望の許容誤差内に入ることであるか又はこれが含まれており、このとき、予想信号は、第2優先ノードに対応する回路シミュレーション・データ103内のシミュレーション信号である。
ある形態では、複数の優先ノードの中から検証する第2優先ノードを自動的に指定する処理が、予め定めた診断木の次のノードを第2優先ノードとして指定する処理を含む。
ある形態では、複数の優先ノードの中から検証する第2優先ノードを自動的に指定する処理が、人工知能機能205を利用して試験される次のノードを決定する処理と、次いで、診断木の次のノードを第2優先ノードとして指定する処理とを含む。
ある形態では、第2優先ノードからの測定信号が第2優先ノードに関する合否基準を満たすか否かを確認する処理が、第2優先ノードから測定信号を取得する処理と、第2優先ノードに対応するシミュレーション信号を含む回路シミュレーション・データ103を製造回路102のコンピュータ支援分析に基づいて取得する処理と、第2優先ノードからの測定信号を第2優先ノードに対応するシミュレーション信号とを比較する処理と、第2優先ノードに対応するシミュレーション信号からの最大所望変動量(variance)に基づく第2優先ノードの合否基準内に第2優先ノードからの測定信号が入る場合に第2優先ノードからの測定信号を合格として分類し、第2優先ノードからの測定信号が第2優先ノードの合否基準から外れる場合に、第2優先ノードからの測定信号を不合格として分類する処理とを有している。
ある形態では、第2優先ノードから測定信号を取得する処理が、試験測定装置203に結合されたプローブを使用して、第2優先ノードから測定信号を取得する処理を含む。このような形態では、方法300は、第2優先ノードから測定信号を得るために試験測定装置203に結合されたプローブを配置するように人間のオペレータにプロンプト(誘導指示)を提供する処理を更に有していても良い。このプロンプトは、例えば、第1優先ノードについてプロンプトを提供する処理に関して上述したようにしても良い。
第2優先ノードから測定信号を得るために試験測定装置203に結合されたプローブを使用する形態において、方法300は、自動プロービング・システム206に、試験測定装置203に結合されたプローブを位置決めさせて、第2優先ノードから測定信号を取得させる処理を更に有していても良い。プロンプトは、例えば、第1優先ノードについてプロンプトを提供する処理に関して上述したようにしても良い。
ある形態では、第2優先ノードを評価する処理が、第2優先ノードからの測定信号を第2優先ノードに対応するシミュレーション信号と比較した比較結果をユーザ・インタフェースに表示する処理を更に含んでいる。ユーザ・インタフェースは、例えば、図2に図示される表示装置204であっても良い。
第1優先ノードからの測定信号が、第1優先ノードに関する合否基準を満たさない場合、方法300は、複数の下位ノードの中からの検証する第1下位ノードを自動的に指定する処理と、第1下位ノードからの測定信号が第1下位ノードの合否基準を満たすか確認する処理とによって、第1下位ノードを評価する処理304を更に有していても良い。第1下位ノードは、製造回路102の第1優先ノードと同じサブ部分上に存在しても良い。例えば、いくつかのプロセスを利用して、製造回路102の第1優先ノードと同じサブ部分上の複数の下位ノードの中から、評価される第1下位ノードとする特定の下位ノードを指定しても良い。このようなプロセスの例としては、診断木(図4の診断木400など)と、上述した人工知能機能205とがある。次いで、第1下位ノードからの測定信号が、第1下位ノードの合否基準と比較され、第1下位ノードからの測定信号が第1下位ノードの合否基準を満たすか否かを確認する。上述したように、合否基準は、第1下位ノードからの測定信号が、第1下位ノードの予想信号と一致するか又は第1下位ノードの所望の許容誤差内に入るかことであるか又はこれが含まれていても良く、予想信号は、第1下位ノードに対応する回路シミュレーション・データ103内のシミュレーション信号である。
ある形態では、複数の優先ノードの中から検証する第1下位ノードを自動的に指定する処理が、予め定めた診断木の次のノードを第1下位ノードとして指定する処理を含む。
ある形態では、複数の優先ノードの中から検証する第1下位ノードを自動的に指定する処理が、人工知能機能205を利用して次のノードを決定する処理と、診断木の次のノードを第1下位ノードとして指定する処理とを含む。
ある形態では、第1下位ノードからの測定信号が第1下位ノードに関する合否基準を満たすか否かを確認する処理が、第1下位ノードから測定信号を取得する処理と、第1下位ノードに対応するシミュレーション信号を含む回路シミュレーション・データ103を製造回路102のコンピュータ支援分析に基づいて取得する処理と、第1下位ノードからの測定信号を第1下位ノードに対応するシミュレーション信号とを比較する処理と、第1下位ノードに対応するシミュレーション信号からの最大所望変動量(variance)に基づく第1下位ノードの合否基準内に第1下位ノードからの測定信号が入る場合に第1下位ノードからの測定信号を合格として分類し、第1下位ノードからの測定信号が第1下位ノードの合否基準から外れる場合に、第1下位ノードからの測定信号を不合格として分類する処理とを有している。
ある形態では、第1下位ノードから測定信号を取得する処理が、試験測定装置203に結合されたプローブを使用して、第1下位ノードから測定信号を取得する処理を含む。このような形態では、方法300は、第1下位ノードから測定信号を得るために試験測定装置203に結合されたプローブを配置するように人間のオペレータにプロンプト(誘導指示)を提供する処理を更に有していても良い。このプロンプトは、例えば、第1優先ノードについてプロンプトを提供する処理に関して上述したようにしても良い。
第1下位ノードから測定信号を得るために試験測定装置203に結合されたプローブを使用する形態において、方法300は、自動プロービング・システム206に、試験測定装置203に結合されたプローブを位置決めさせて、第1下位ノードから測定信号を取得させる処理を更に有していても良い。プロンプトは、例えば、第1優先ノードについてプロンプトを提供する処理に関して上述したようにしても良い。
ある形態では、第1下位ノードを評価する処理が、第1下位ノードからの測定信号を第1下位ノードに対応するシミュレーション信号と比較した比較結果をユーザ・インタフェースに表示する処理を更に含んでいる。ユーザ・インタフェースは、例えば、図2に図示される表示装置204であっても良い。
第2優先ノードからの測定信号が第2優先ノードに関する合否基準を満たす場合、方法300は、複数の優先ノードの中から検証する第3優先ノードを自動的に指定する処理と、第3優先ノードからの測定信号が第3優先ノードの合否基準を満たすか否か確認する処理とによって、第3優先ノードを評価する処理305を更に有していても良い。例えば、いくつかのプロセスを利用して、複数の優先ノードの中から、評価される第3優先ノードとなる特定の優先ノードを指定しても良い。このようなプロセスの例としては、診断木(図4の診断木400など)と、上述した人工知能機能205とがある。次いで、第3優先ノードからの測定信号は、第3優先ノードの合否基準と比較され、第3優先ノードからの測定信号が第3優先ノードの合否基準を満たすか否かを確認する。上述したように、合否基準は、第3優先ノードからの測定信号が第3優先ノードに関する予想信号と一致するか又は予想信号の所望の許容誤差内に入ることであるか又はこれが含まれており、このとき、予想信号は、第3優先ノードに対応する回路シミュレーション・データ103内のシミュレーション信号である。
第2優先ノードからの測定信号が第2優先ノードに関する合否基準を満たさない場合、方法300は、複数の下位ノードの中から検証する第2下位ノードを自動的に指定する処理と、第2下位ノードからの測定信号が第2下位ノードに関する合否基準を満たすか否かを確認する処理とによって、第2下位ノードを評価する処理306を更に有していても良い。第2下位ノードは、製造回路102の第2優先ノードと同じサブ部分上に存在しても良い。
ある形態では、方法300が、先行する優先ノードがこの先行する優先ノードに関する合否基準を満たしたときに、優先ノード夫々の評価が完了するまで、優先ノードの夫々を評価する処理を更に有していても良い。このため、先行する全ての優先ノードが夫々の合否基準を満たしている限り、全ての優先ノードが評価される。
ある形態では、方法300が、先行する下位ノードが、この先行する下位ノードに関する合否基準を満たす場合に、優先ノード夫々の各下位ノードの評価が完了するまで、優先ノード夫々の各下位ノードを評価する処理を更に有していても良い。
図5は、ある形態例によるバッチ分析のデータ・フロー及びプロセスの例を示す。図6は、ある形態例による反復分析のためのデータ・フロー及びプロセスの例を示す。図5及び図6中の機能ブロックを特定する参照番号は、上述した機能及びプロセスに対応する。なお、上述したプロセスのいくつかは、図5及び図6において、2つ以上の機能ブロックに対応することがある。
ある形態では、図2に描かれたプロセッサ201などのプロセッサは、コンピュータ支援分析ツール202、試験測定装置203、表示装置204、人工知能機能205及び自動プロービング・システム206と情報交換するように構成されても良い。ある形態では、プロセッサ201は、図3、図5若しくは図6に図示された動作又は本開示で説明された他の動作のうちの1つ以上を実行するように構成されても良い。
更に、態様は、特別に作成されたハードウェア、ファームウェア、デジタル・シグナル・プロセッサ又はプログラムされた命令に従って動作するプロセッサを含む特別にプログラムされた汎用コンピュータ上で動作できる。本願における「コントローラ」又は「プロセッサ」という用語は、マイクロプロセッサ、マイクロコンピュータ、ASIC及び専用ハードウェア・コントローラ等を意図する。本開示技術の態様は、1つ又は複数のコンピュータ(モニタリング・モジュールを含む)その他のデバイスによって実行される、1つ又は複数のプログラム・モジュールなどのコンピュータ利用可能なデータ及びコンピュータ実行可能な命令で実現できる。概して、プログラム・モジュールとしては、ルーチン、プログラム、オブジェクト、コンポーネント、データ構造などを含み、これらは、コンピュータその他のデバイス内のプロセッサによって実行されると、特定のタスクを実行するか、又は、特定の抽象データ形式を実現する。コンピュータ実行可能命令は、ハードディスク、光ディスク、リムーバブル記憶媒体、ソリッド・ステート・メモリ、RAMなどのコンピュータ可読記憶媒体に記憶しても良い。当業者には理解されるように、プログラム・モジュールの機能は、様々な実施例において必要に応じて組み合わせられるか又は分散されても良い。更に、こうした機能は、集積回路、フィールド・プログラマブル・ゲート・アレイ(FPGA)などのようなファームウェア又はハードウェア同等物において全体又は一部を具体化できる。特定のデータ構造を使用して、本開示技術の1つ以上の態様をより効果的に実施することができ、そのようなデータ構造は、本願に記載されたコンピュータ実行可能命令及びコンピュータ使用可能データの範囲内と考えられる。
実施例
実施例
以下では、本願で開示される技術の理解に有益な実施例が提示される。この技術の特定の形態は、以下で記述する実施例の1つ以上及び任意の組み合わせを含んでいても良い。
実施例1としては、回路検証の自動的支援のための方法があり、この方法は、製造回路の1つ以上のノードを優先ノード(priority node)であるとし、上記製造回路の1つ以上のノードを上記優先ノードの中の少なくとも1つと上記製造回路の同じサブ部分上にある下位ノード(inferior node)であると分類する処理と、上記優先ノードの中から検証する第1優先ノードを自動的に指定する処理と、上記第1優先ノードからの測定信号が上記第1優先ノードに関する合否基準を満たすか否かを確認する処理とによって、上記第1優先ノードを評価する処理と、上記第1優先ノードからの上記測定信号が上記第1優先ノードに関する上記合否基準を満たした場合に、上記優先ノードの中から検証する第2優先ノードを自動的に指定する処理と、上記第2優先ノードからの測定信号が上記第2優先ノードに関する合否基準を満たすか否かを確認する処理とによって、上記第2優先ノードを評価する処理と、上記第1優先ノードからの上記測定信号が上記第1優先ノードに関する上記合否基準を満たさない場合、上記下位ノードの中から上記製造回路の上記第1優先ノードと同じサブ部分上にある第1下位ノードを検証するために自動的に指定する処理と、上記第1下位ノードからの測定信号が上記第1下位ノードに関する合否基準を満たすか否かを確認する処理とによって、上記第1下位ノードを評価する処理とを具える。
実施例2としては、実施例1の方法があり、上記第2優先ノードからの上記測定信号が上記第2優先ノードに関する合否基準を満たす場合に、上記優先ノードの中から検証する第3優先ノードを自動的に指定する処理と、上記第3優先ノードからの測定信号が上記第3優先ノードに関する合否基準を満たすか否かを確認する処理とによって、上記第3優先ノードを評価する処理と、上記第2優先ノードからの上記測定信号が上記第2優先ノードに関する上記合否基準を満たさない場合、上記下位ノードの中から上記製造回路の上記第2優先ノードと同じサブ部分上にある第2下位ノードを検証するために自動的に指定する処理と、上記第2下位ノードからの測定信号が上記第2下位ノードに関する合否基準を満たすか否かを確認する処理とによって、上記第2下位ノードを評価する処理とを更に具える。
実施例3としては、実施例1から2のいずれかの方法があり、先行する優先ノードが上記先行する優先ノードに関する合否基準を満たした場合、上記優先ノード夫々の評価が完了するまで、後続の優先ノードを評価する処理を更に具える。
実施例4としては、実施例1から3のいずれかの方法があり、先行する下位ノードが上記先行する下位ノードに関する合否基準を満たす場合、上記優先ノード夫々の上記下位ノードの評価が完了するまで、上記優先ノード夫々の後続する下位ノードを評価する処理を更に具える。
実施例5としては、実施例1から4のいずれかの方法があり、上記優先ノードの中から検証する上記第1優先ノードを自動的に指定する処理が、予め定めた診断木の開始ノードを上記第1優先ノードとして指定する処理を有する。
実施例6としては、実施例1から5のいずれかの方法があり、上記優先ノードの中から検証する上記第1優先ノードを自動的に指定する処理が、人工知能機能を利用して開始ノードを決定する処理と、上記開始ノードを上記第1優先ノードとして指定する処理とを有する。
実施例7としては、実施例1から6のいずれかの方法があり、上記優先ノードの中から検証する上記第1優先ノードを自動的に指定する処理が、コンピュータ支援分析ツールにおいて回路図データ及び回路シミュレーション・データを受信する処理と、上記回路図データ及び上記回路シミュレーション・データに基づいてノードのシーケンスを規定する診断木を生成する処理と、上記診断木の上記ノードのシーケンス中の開始ノードを上記第1優先ノードとして指定する処理とを有する。
実施例8としては、実施例7の方法があり、上記診断木の後続ノードを上記第2優先ノードとして指定する処理を更に具え、上記後続ノードが、上記ノードのシーケンスにおいて上記第1優先ノードよりも後にある。
実施例9としては、実施例1から8のいずれかの方法があり、上記第1又は第2優先ノード夫々からの上記測定信号が、上記第1又は第2優先ノード夫々に関する上記合否基準を満たすか否かを確認する処理が、上記優先ノード夫々からの測定信号を取得する処理と、上記製造回路のコンピュータ支援分析に基づいて上記優先ノード夫々に対応するシミュレーション信号を含む回路シミュレーション・データを取得する処理と、上記優先ノード夫々からの上記測定信号を上記優先ノード夫々に対応する上記シミュレーション信号と比較する処理と、上記優先ノード夫々からの上記測定信号が上記優先ノード夫々に関する合否基準内にある場合に、上記優先ノード夫々からの上記測定信号を合格として分類する処理と、上記優先ノード夫々からの上記測定信号が上記優先ノード夫々に関する上記合否基準外である場合に、上記優先ノード夫々からの上記測定信号を不合格として分類する処理とを有し、上記優先ノード夫々に関する上記合否基準は、上記優先ノード夫々に対応する上記シミュレーション信号からの最大所望変動量(variance)に基づいている。
実施例10としては、実施例9の方法があり、このとき、上記優先ノード夫々から上記測定信号を取得する処理が、上記優先ノード夫々から上記測定信号を得るために、試験測定装置に結合されたプローブを配置するように人間のオペレータにプロンプトを提供する処理と、自動プロービング・システムに、上記試験測定装置に結合された上記プローブを配置させ、上記優先ノード夫々から上記測定信号を取得させる処理との内の少なくとも1つを有する。
実施例11としては、実施例9から10のいずれかの方法があり、上記優先ノード夫々からの上記測定信号を上記優先ノード夫々に対応する上記シミュレーション信号と比較する処理が比較結果を生じ、上記優先ノード夫々を評価する処理が、ユーザ・インタフェース上に上記比較結果を表示する処理を更に有する。
実施例12としては、実施例1から11のいずれかの方法があり、上記優先ノードの中から検証する上記第2優先ノードを自動的に指定する処理が、予め定めた診断木の次のノードを上記第2優先ノードとして指定する処理を有する。
実施例13としては、実施例1から12のいずれかの方法があり、上記優先ノードの中から検証する上記第2優先ノードを自動的に指定する処理が、人工知能機能を利用して次のノードを決定する処理と、上記次のノードを上記第2優先ノードとして指定する処理とを有する。
実施例14としては、実施例1から13のいずれかの方法があり、上記優先ノードの中から検証する上記第1下位ノードを自動的に指定する処理が、予め定めた診断木の次のノードを上記第1下位ノードとして指定する処理を有する。
実施例15としては、実施例1から14のいずれかの方法があり、上記優先ノードの中から検証する上記第1下位ノードを自動的に指定する処理が、人工知能機能を利用して次のノードを決定する処理と、上記次のノードを上記第1下位ノードとして指定する処理とを有する。
実施例16としては、コンピューティング・デバイスによる実行に応答して、該コンピューティング・デバイスに複数の工程を実行させるコンピュータ実行可能な命令が記憶された非一時的コンピュータ可読媒体があり、上記複数の工程が、上記優先ノードのグループの中から検証する第1優先ノードを自動的に指定する処理と、上記第1優先ノードからの測定信号が上記第1優先ノードに関する合否基準を満たすか否かを確認する処理とによって、上記第1優先ノードを評価する処理と、上記第1優先ノードからの上記測定信号が上記第1優先ノードに関する上記合否基準を満たした場合に、上記優先ノードのグループの中から検証する第2優先ノードを自動的に指定する処理と、上記第2優先ノードからの測定信号が上記第2優先ノードに関する合否基準を満たすか否かを確認する処理とによって、上記第2優先ノードを評価する処理と、上記第1優先ノードからの上記測定信号が上記第1優先ノードに関する上記合否基準を満たさない場合、上記下位ノードのグループの中から上記製造回路の上記第1優先ノードと同じサブ部分上にある第1下位ノードを検証するために自動的に指定する処理と、上記第1下位ノードからの測定信号が上記第1下位ノードに関する合否基準を満たすか否かを確認する処理とによって、上記第1下位ノードを評価する処理とを具える。
実施例17としては、実施例16の非一時的コンピュータ可読媒体があり、上記複数の工程が、上記第2優先ノードからの上記測定信号が上記第2優先ノードに関する合否基準を満たす場合に、上記優先ノードのグループの中から検証する第3優先ノードを自動的に指定する処理と、上記第3優先ノードからの測定信号が上記第3優先ノードに関する合否基準を満たすか否かを確認する処理とによって、上記第3優先ノードを評価する処理と、上記第2優先ノードからの上記測定信号が上記第2優先ノードに関する上記合否基準を満たさない場合、上記下位ノードのグループの中から上記製造回路の上記第2優先ノードと同じサブ部分上にある第2下位ノードを検証するために自動的に指定する処理と、上記第2下位ノードからの測定信号が上記第2下位ノードに関する合否基準を満たすか否かを確認する処理とによって、上記第2下位ノードを評価する処理とを更に具える。
実施例18としては、実施例16から17のいずれかの非一時的コンピュータ可読媒体があり、上記複数の工程が、先行する優先ノードが上記先行する優先ノードに関する合否基準を満たした場合、上記優先ノード夫々の評価が完了するまで、後続の優先ノードを評価する処理を更に具える。
実施例19としては、実施例16から18のいずれかの非一時的コンピュータ可読媒体があり、上記複数の工程が、先行する下位ノードが上記先行する下位ノードに関する合否基準を満たす場合、上記優先ノード夫々の上記下位ノードの評価が完了するまで、上記優先ノード夫々の後続する下位ノードを評価する処理を更に具える。
実施例20としては、実施例16から19のいずれかの非一時的コンピュータ可読媒体があり、上記優先ノードのグループの中から検証する上記第1優先ノードを自動的に指定する処理が、予め定めた診断木の開始ノードを上記第1優先ノードとして指定する処理を有する。
実施例21としては、実施例16から20のいずれかの非一時的コンピュータ可読媒体があり、上記優先ノードの中から検証する上記第1優先ノードを自動的に指定する処理が、人工知能機能を利用して開始ノードを決定する処理と、上記開始ノードを上記第1優先ノードとして指定する処理とを有する。
実施例22としては、実施例16から21のいずれかの非一時的コンピュータ可読媒体があり、上記優先ノードの中から検証する上記第1優先ノードを自動的に指定する処理が、コンピュータ支援分析ツールにおいて回路図データ及び回路シミュレーション・データを受信する処理と、上記回路図データ及び上記回路シミュレーション・データに基づいてノードのシーケンスを規定する診断木を生成する処理と、上記診断木の上記ノードのシーケンス中の開始ノードを上記第1優先ノードとして指定する処理とを有する。
実施例23としては、実施例22の非一時的コンピュータ可読媒体があり、上記複数の工程が、上記診断木の後続ノードを上記第2優先ノードとして指定する処理を更に具え、上記後続ノードは、上記ノードのシーケンスにおいて上記第1優先ノードよりも後にある。
開示された本件の上述のバージョンは、記述したか又は当業者には明らかであろう多くの効果を有する。それでも、開示された装置、システム又は方法のすべてのバージョンにおいて、これらの効果又は特徴のすべてが要求されるわけではない。
加えて、本願の記述は、特定の特徴に言及している。本明細書での開示技術は、これら特定の特徴のあり得る全ての組み合わせを含むと理解すべきである。例えば、ある特定の特徴が特定の形態に関連して開示される場合、その特徴は、可能である限り、他の形態との関連においても利用できる。
また、本願において、2つ以上の定義されたステップ又は工程を有する方法に言及する場合、これら定義されたステップ又は工程は、状況的にそれらの可能性を排除しない限り、任意の順序で又は同時に実行しても良い。
更に、用語「を具える(comprises)」及びその文法的に等価なものは、本願において、他のコンポーネント(components)、機能(features)、ステップ、処理(processes)、工程(operations)がオプションで存在することを示すのに使用される。例えば、コンポーネントA、B及びC「を具える(comprising)」又は「何かが」コンポーネントA、B及びC「を具える(which comprises)」という条件は、コンポーネントA、B及びCだけを含んでも良いし、又は、コンポーネントA、B及びCと共に1つ以上の他のコンポーネントを含んでいても良い。
説明の都合上、具体的な形態例を説明してきたが、本開示の要旨と範囲から離れることなく、種々の変更が可能なことが理解できよう。
Claims (23)
- 回路検証の自動的支援のための方法であって、
製造回路の1つ以上のノードを優先ノードであるとし、上記製造回路の1つ以上のノードを上記優先ノードの中の少なくとも1つと上記製造回路の同じサブ部分上にある下位ノードであると分類する処理と、
上記優先ノードの中から検証する第1優先ノードを自動的に指定する処理と、上記第1優先ノードからの測定信号が上記第1優先ノードに関する合否基準を満たすか否かを確認する処理とによって、上記第1優先ノードを評価する処理と、
上記第1優先ノードからの上記測定信号が上記第1優先ノードに関する上記合否基準を満たした場合に、上記優先ノードの中から検証する第2優先ノードを自動的に指定する処理と、上記第2優先ノードからの測定信号が上記第2優先ノードに関する合否基準を満たすか否かを確認する処理とによって、上記第2優先ノードを評価する処理と、
上記第1優先ノードからの上記測定信号が上記第1優先ノードに関する上記合否基準を満たさない場合、上記下位ノードの中から上記製造回路の上記第1優先ノードと同じサブ部分上にある第1下位ノードを検証するために自動的に指定する処理と、上記第1下位ノードからの測定信号が上記第1下位ノードに関する合否基準を満たすか否かを確認する処理とによって、上記第1下位ノードを評価する処理と
を具える方法。 - 上記第2優先ノードからの上記測定信号が上記第2優先ノードに関する合否基準を満たす場合に、上記優先ノードの中から検証する第3優先ノードを自動的に指定する処理と、上記第3優先ノードからの測定信号が上記第3優先ノードに関する合否基準を満たすか否かを確認する処理とによって、上記第3優先ノードを評価する処理と、
上記第2優先ノードからの上記測定信号が上記第2優先ノードに関する上記合否基準を満たさない場合、上記下位ノードの中から上記製造回路の上記第2優先ノードと同じサブ部分上にある第2下位ノードを検証するために自動的に指定する処理と、上記第2下位ノードからの測定信号が上記第2下位ノードに関する合否基準を満たすか否かを確認する処理とによって、上記第2下位ノードを評価する処理と
を更に具える請求項1の方法。 - 先行する優先ノードが上記先行する優先ノードに関する合否基準を満たした場合、上記優先ノード夫々の評価が完了するまで、後続の優先ノードを評価する処理を更に具える請求項1の方法。
- 先行する下位ノードが上記先行する下位ノードに関する合否基準を満たす場合、上記優先ノード夫々の上記下位ノードの評価が完了するまで、上記優先ノード夫々の後続する下位ノードを評価する処理を更に具える請求項1の方法。
- 上記優先ノードの中から検証する上記第1優先ノードを自動的に指定する処理が、予め定めた診断木の開始ノードを上記第1優先ノードとして指定する処理を有する請求項1の方法。
- 上記優先ノードの中から検証する上記第1優先ノードを自動的に指定する処理が、人工知能機能を利用して開始ノードを決定する処理と、上記開始ノードを上記第1優先ノードとして指定する処理とを有する請求項1の方法。
- 上記優先ノードの中から検証する上記第1優先ノードを自動的に指定する処理が、
コンピュータ支援分析ツールにおいて回路図データ及び回路シミュレーション・データを受信する処理と、
上記回路図データ及び上記回路シミュレーション・データに基づいてノードのシーケンスを規定する診断木を生成する処理と、
上記診断木の上記ノードのシーケンス中の開始ノードを上記第1優先ノードとして指定する処理と
を有する請求項1の方法。 - 上記診断木の後続ノードを上記第2優先ノードとして指定する処理を更に具え、上記後続ノードが、上記ノードのシーケンスにおいて上記第1優先ノードよりも後にある請求項7の方法。
- 上記第1又は第2優先ノード夫々からの上記測定信号が、上記第1又は第2優先ノード夫々に関する上記合否基準を満たすか否かを確認する処理が、
上記優先ノード夫々からの測定信号を取得する処理と、
上記製造回路のコンピュータ支援分析に基づいて上記優先ノード夫々に対応するシミュレーション信号を含む回路シミュレーション・データを取得する処理と、
上記優先ノード夫々からの上記測定信号を上記優先ノード夫々に対応する上記シミュレーション信号と比較する処理と、
上記優先ノード夫々からの上記測定信号が上記優先ノード夫々に関する合否基準内にある場合に、上記優先ノード夫々からの上記測定信号を合格として分類する処理と、
上記優先ノード夫々からの上記測定信号が上記優先ノード夫々に関する上記合否基準外である場合に、上記優先ノード夫々からの上記測定信号を不合格として分類する処理と
を有し、上記優先ノード夫々に関する上記合否基準は、上記優先ノード夫々に対応する上記シミュレーション信号からの最大所望変動量に基づく請求項1の方法。 - 上記優先ノード夫々から上記測定信号を取得する処理が、
上記優先ノード夫々から上記測定信号を得るために、試験測定装置に結合されたプローブを配置するように人間のオペレータにプロンプトを提供する処理と、
自動プロービング・システムに、上記試験測定装置に結合された上記プローブを配置させ、上記優先ノード夫々から上記測定信号を取得させる処理と
の内の少なくとも1つを有する請求項9の方法。 - 上記優先ノード夫々からの上記測定信号を上記優先ノード夫々に対応する上記シミュレーション信号と比較する処理が比較結果を生じ、上記優先ノード夫々を評価する処理が、ユーザ・インタフェース上に上記比較結果を表示する処理を更に有する請求項9の方法。
- 上記優先ノードの中から検証する上記第2優先ノードを自動的に指定する処理が、予め定めた診断木の次のノードを上記第2優先ノードとして指定する処理を有する請求項1の方法。
- 上記優先ノードの中から検証する上記第2優先ノードを自動的に指定する処理が、人工知能機能を利用して次のノードを決定する処理と、上記次のノードを上記第2優先ノードとして指定する処理とを有する請求項1の方法。
- 上記優先ノードの中から検証する上記第1下位ノードを自動的に指定する処理が、予め定めた診断木の次のノードを上記第1下位ノードとして指定する処理を有する請求項1の方法。
- 上記優先ノードの中から検証する上記第1下位ノードを自動的に指定する処理が、人工知能機能を利用して次のノードを決定する処理と、上記次のノードを上記第1下位ノードとして指定する処理とを有する請求項1の方法。
- コンピューティング・デバイスによる実行に応答して、該コンピューティング・デバイスに複数の工程を実行させるコンピュータ実行可能な命令が記憶された非一時的コンピュータ可読媒体であって、上記複数の工程が、
上記優先ノードのグループの中から検証する第1優先ノードを自動的に指定する処理と、上記第1優先ノードからの測定信号が上記第1優先ノードに関する合否基準を満たすか否かを確認する処理とによって、上記第1優先ノードを評価する処理と、
上記第1優先ノードからの上記測定信号が上記第1優先ノードに関する上記合否基準を満たした場合に、上記優先ノードのグループの中から検証する第2優先ノードを自動的に指定する処理と、上記第2優先ノードからの測定信号が上記第2優先ノードに関する合否基準を満たすか否かを確認する処理とによって、上記第2優先ノードを評価する処理と、
上記第1優先ノードからの上記測定信号が上記第1優先ノードに関する上記合否基準を満たさない場合、上記下位ノードのグループの中から上記製造回路の上記第1優先ノードと同じサブ部分上にある第1下位ノードを検証するために自動的に指定する処理と、上記第1下位ノードからの測定信号が上記第1下位ノードに関する合否基準を満たすか否かを確認する処理とによって、上記第1下位ノードを評価する処理と
を具える非一時的コンピュータ可読媒体。 - 上記複数の工程が、
上記第2優先ノードからの上記測定信号が上記第2優先ノードに関する合否基準を満たす場合に、上記優先ノードのグループの中から検証する第3優先ノードを自動的に指定する処理と、上記第3優先ノードからの測定信号が上記第3優先ノードに関する合否基準を満たすか否かを確認する処理とによって、上記第3優先ノードを評価する処理と、
上記第2優先ノードからの上記測定信号が上記第2優先ノードに関する上記合否基準を満たさない場合、上記下位ノードのグループの中から上記製造回路の上記第2優先ノードと同じサブ部分上にある第2下位ノードを検証するために自動的に指定する処理と、上記第2下位ノードからの測定信号が上記第2下位ノードに関する合否基準を満たすか否かを確認する処理とによって、上記第2下位ノードを評価する処理と
を更に具える請求項16の非一時的コンピュータ可読媒体。 - 上記複数の工程が、先行する優先ノードが上記先行する優先ノードに関する合否基準を満たした場合、上記優先ノード夫々の評価が完了するまで、後続の優先ノードを評価する処理を更に具える請求項16の非一時的コンピュータ可読媒体。
- 上記複数の工程が、先行する下位ノードが上記先行する下位ノードに関する合否基準を満たす場合、上記優先ノード夫々の上記下位ノードの評価が完了するまで、上記優先ノード夫々の後続する下位ノードを評価する処理を更に具える請求項16の非一時的コンピュータ可読媒体。
- 上記優先ノードのグループの中から検証する上記第1優先ノードを自動的に指定する処理が、予め定めた診断木の開始ノードを上記第1優先ノードとして指定する処理を有する請求項16の非一時的コンピュータ可読媒体。
- 上記優先ノードの中から検証する上記第1優先ノードを自動的に指定する処理が、人工知能機能を利用して開始ノードを決定する処理と、上記開始ノードを上記第1優先ノードとして指定する処理とを有する請求項16の非一時的コンピュータ可読媒体。
- 上記優先ノードの中から検証する上記第1優先ノードを自動的に指定する処理が、
コンピュータ支援分析ツールにおいて回路図データ及び回路シミュレーション・データを受信する処理と、
上記回路図データ及び上記回路シミュレーション・データに基づいてノードのシーケンスを規定する診断木を生成する処理と、
上記診断木の上記ノードのシーケンス中の開始ノードを上記第1優先ノードとして指定する処理と
を有する請求項16の非一時的コンピュータ可読媒体。 - 上記複数の工程が、上記診断木の後続ノードを上記第2優先ノードとして指定する処理を更に具え、上記後続ノードは、上記ノードのシーケンスにおいて上記第1優先ノードよりも後にある請求項22の非一時的コンピュータ可読媒体。
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US202063050053P | 2020-07-09 | 2020-07-09 | |
US63/050,053 | 2020-07-09 | ||
US17/370,976 | 2021-07-08 | ||
PCT/US2021/040965 WO2022011192A1 (en) | 2020-07-09 | 2021-07-08 | Automated assisted circuit validation |
US17/370,976 US11520966B2 (en) | 2020-07-09 | 2021-07-08 | Automated assisted circuit validation |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2023534200A true JP2023534200A (ja) | 2023-08-08 |
Family
ID=79173695
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2023501454A Pending JP2023535138A (ja) | 2020-07-09 | 2021-07-08 | 変換されたシミュレーション波形を用いた電子信号の検証 |
JP2023501452A Pending JP2023534200A (ja) | 2020-07-09 | 2021-07-08 | 自動支援型回路検証 |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2023501454A Pending JP2023535138A (ja) | 2020-07-09 | 2021-07-08 | 変換されたシミュレーション波形を用いた電子信号の検証 |
Country Status (5)
Country | Link |
---|---|
US (2) | US20220012394A1 (ja) |
JP (2) | JP2023535138A (ja) |
CN (3) | CN115803642A (ja) |
DE (2) | DE112021003675T5 (ja) |
WO (2) | WO2022011190A1 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN114510902B (zh) * | 2022-04-20 | 2022-07-26 | 北京芯愿景软件技术股份有限公司 | 仿真结果的验证方法、装置、设备及计算机存储介质 |
CN117115364B (zh) * | 2023-10-24 | 2024-01-19 | 芯火微测(成都)科技有限公司 | 微处理器sip电路测试状态监控方法、系统及存储介质 |
Family Cites Families (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5325309A (en) * | 1991-04-30 | 1994-06-28 | Lsi Logic Corporation | Method and apparatus for integrated circuit diagnosis |
US6996068B1 (en) * | 2000-03-31 | 2006-02-07 | Intel Corporation | Audio testing in a packet switched network |
US6671846B1 (en) * | 2000-06-20 | 2003-12-30 | Lsi Logic Corporation | Method of automatically generating schematic and waveform diagrams for isolating faults from multiple failing paths in a circuit using input signal predictors and transition times |
US7089517B2 (en) * | 2000-09-29 | 2006-08-08 | Advantest Corp. | Method for design validation of complex IC |
US6978231B2 (en) * | 2000-12-05 | 2005-12-20 | Derek Edward Williams | Embedded hardware description language instrumentation |
US20020129326A1 (en) * | 2001-03-08 | 2002-09-12 | Nuber Paul D. | Method for inserting repeaters in hierarchical chip design |
US20040025136A1 (en) * | 2002-07-30 | 2004-02-05 | Carelli John A. | Method for designing a custom ASIC library |
US20050024057A1 (en) * | 2003-06-20 | 2005-02-03 | Romain Desplats | Methods of using measured time resolved photon emission data and simulated time resolved photon emission data for fault localization |
US7408336B2 (en) * | 2005-10-26 | 2008-08-05 | International Business Machines Corporation | Importation of virtual signals into electronic test equipment to facilitate testing of an electronic component |
KR100858651B1 (ko) * | 2006-11-01 | 2008-09-16 | 주식회사 유니테스트 | 순차적 반도체 테스트 장치 |
US8463587B2 (en) * | 2009-07-28 | 2013-06-11 | Synopsys, Inc. | Hierarchical order ranked simulation of electronic circuits |
US8769360B2 (en) | 2010-10-14 | 2014-07-01 | International Business Machines Corporation | Dynamic detection and identification of the functional state of multi-processor cores |
TWI627546B (zh) * | 2013-06-29 | 2018-06-21 | 新納普系統股份有限公司 | 故障分析期間之晶片截面識別和呈現 |
US9304163B2 (en) * | 2013-11-07 | 2016-04-05 | Qualcomm Incorporated | Methodology for testing integrated circuits |
US10302697B2 (en) * | 2015-11-19 | 2019-05-28 | International Business Machines Corporation | Automated scan chain diagnostics using emission |
US10371718B2 (en) * | 2016-11-14 | 2019-08-06 | International Business Machines Corporation | Method for identification of proper probe placement on printed circuit board |
WO2018154586A1 (en) * | 2017-02-27 | 2018-08-30 | Posit Systems Ltd | Robot-assisted hardware testing |
CN110945365A (zh) * | 2017-06-16 | 2020-03-31 | 特克特朗尼克公司 | 与增强现实相关联的测试和测量设备、系统和方法 |
US11144701B2 (en) * | 2017-06-18 | 2021-10-12 | Coventor, Inc. | System and method for key parameter identification, process model calibration and variability analysis in a virtual semiconductor device fabrication environment |
US9990455B1 (en) * | 2017-12-13 | 2018-06-05 | Tactotek Oy | Arrangement and method for facilitating electronics design in connection with 3D structures |
US11113444B2 (en) * | 2018-06-27 | 2021-09-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Machine-learning based scan design enablement platform |
KR102565184B1 (ko) * | 2018-07-09 | 2023-08-08 | 에스케이하이닉스 주식회사 | 디지털 회로를 모델링하는 회로 모듈 및 이를 포함하는 시뮬레이션 장치 |
US20220221411A1 (en) * | 2019-05-31 | 2022-07-14 | Hamamatsu Photonics K.K. | Semiconductor apparatus examination method and semiconductor apparatus examination apparatus |
-
2021
- 2021-07-08 JP JP2023501454A patent/JP2023535138A/ja active Pending
- 2021-07-08 US US17/370,930 patent/US20220012394A1/en not_active Abandoned
- 2021-07-08 JP JP2023501452A patent/JP2023534200A/ja active Pending
- 2021-07-08 WO PCT/US2021/040963 patent/WO2022011190A1/en active Application Filing
- 2021-07-08 DE DE112021003675.0T patent/DE112021003675T5/de active Pending
- 2021-07-08 US US17/370,976 patent/US11520966B2/en active Active
- 2021-07-08 CN CN202180049025.9A patent/CN115803642A/zh active Pending
- 2021-07-08 WO PCT/US2021/040965 patent/WO2022011192A1/en active Application Filing
- 2021-07-08 CN CN202180049130.2A patent/CN115843466A/zh active Pending
- 2021-07-08 CN CN202180049023.XA patent/CN115803640A/zh active Pending
- 2021-07-08 DE DE112021003677.7T patent/DE112021003677T5/de active Pending
Also Published As
Publication number | Publication date |
---|---|
CN115803642A (zh) | 2023-03-14 |
DE112021003675T5 (de) | 2023-05-04 |
CN115843466A (zh) | 2023-03-24 |
US20220012394A1 (en) | 2022-01-13 |
DE112021003677T5 (de) | 2023-05-04 |
WO2022011192A1 (en) | 2022-01-13 |
JP2023535138A (ja) | 2023-08-16 |
CN115803640A (zh) | 2023-03-14 |
US11520966B2 (en) | 2022-12-06 |
WO2022011190A1 (en) | 2022-01-13 |
US20220012397A1 (en) | 2022-01-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5515384A (en) | Method and system of fault diagnosis of application specific electronic circuits | |
JP4266226B2 (ja) | 選択的に有効にされるチェッカーを用いた設計検証システムおよび方法 | |
US10254336B2 (en) | Iterative N-detect based logic diagnostic technique | |
US7770080B2 (en) | Using neighborhood functions to extract logical models of physical failures using layout based diagnosis | |
JP2023534200A (ja) | 自動支援型回路検証 | |
US7089139B2 (en) | Method and apparatus for configuration of automated debug of in-circuit tests | |
US7137083B2 (en) | Verification of integrated circuit tests using test simulation and integrated circuit simulation with simulated failure | |
US9400311B1 (en) | Method and system of collective failure diagnosis for multiple electronic circuits | |
US20100100860A1 (en) | Method and apparatus for debugging an electronic system design (esd) prototype | |
CN116069635A (zh) | Soc系统的测试方法、装置、计算机设备及存储介质 | |
US8402421B2 (en) | Method and system for subnet defect diagnostics through fault compositing | |
US20140281719A1 (en) | Explaining excluding a test from a test suite | |
US10338137B1 (en) | Highly accurate defect identification and prioritization of fault locations | |
AU2021227739B2 (en) | Executing tests in deterministic order | |
JP7504283B2 (ja) | 1つ以上の被試験デバイスをテストするための自動試験装置、方法およびコンピュータプログラムであって、異なるテストアクティビティが被試験デバイスのリソースのサブセットを使用する、自動試験装置、方法およびコンピュータプログラム | |
US11443092B2 (en) | Defect weight formulas for analog defect simulation | |
JPH0455776A (ja) | 論理集積回路の故障診断装置 | |
US10060976B1 (en) | Method and apparatus for automatic diagnosis of mis-compares | |
Vilela et al. | PARADIGM-COV: A multimensional test coverage analysis tool | |
CN110704318A (zh) | 一种地图数据自动化测试方法、终端装置及存储介质 | |
JP2005043274A (ja) | 故障モード特定方法及び故障診断装置 | |
US12124359B2 (en) | Systems and methods for device testing to avoid resource conflicts for a large number of test scenarios | |
CN117370168B (zh) | 设置逻辑系统设计的仿真还原点的方法及相关设备 | |
CN115510782B (zh) | 定位验证错误的方法、电子设备和存储介质 | |
Kirkland et al. | Recurrent TPS development issues or ascertaining the excellence of an automated unit test |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A625 | Written request for application examination (by other person) |
Free format text: JAPANESE INTERMEDIATE CODE: A625 Effective date: 20240612 |