JP5342199B2 - 不良率予測方法、不良率予測プログラム、半導体製造装置の管理方法、および半導体装置の製造方法 - Google Patents
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Description
図1は、本発明の実施の形態に係わる半導体製造装置の管理システム100を示す概略図である。図示するように、本実施の形態に係わる管理システム100は、記憶部110と、演算部120と、入力部130と、表示・出力部140とを備えている。記憶部110には、製造来歴記憶領域111と、クリティカルエリア記憶領域112と、工程診断TEG結果記憶領域113と、製品・TEGテスト結果記憶領域114と、解析結果記憶領域115とを備えている。演算部120には、特性不良・工程別異物不良率予測部121と、ウエハ来歴比較部122とを備えている。
前記図1に示した半導体製造装置の管理システム100を用いた実施の形態1を、図3,図4,図5に基づいて説明する。
前記図1に示した半導体製造装置の管理システム100を用いた実施の形態2を、図6,図7に基づいて説明する。
前記図1に示した半導体製造装置の管理システム100を用いた実施の形態3を、図8に基づいて説明する。
前記図1に示した半導体製造装置の管理システム100を用いた実施の形態4を説明する。
前記図1に示した半導体製造装置の管理システム100を用いた実施の形態5を、図9,図10,図11、図12に基づいて説明する。
前記実施の形態によれば、特性不良が発生するフェイルビットモードを除くその他のフェイルビットモードのクリティカルエリアと工程別の任意の異物数を用いて予測したフェイルビット不良率と実績不良率との乖離を最小化とする異物数を算出し、この工程ごとの異物数から算出した不良率を異物不良率とし、これと実績不良率との乖離を特性不良率として定量化することができる。
110…記憶部、111…製造来歴記憶領域、112…クリティカルエリア記憶領域、113…工程診断TEG結果記憶領域、114…製品・TEGテスト結果記憶領域、115…解析結果記憶領域、
120…演算部、121…特性不良・工程別異物不良率予測部、122…ウエハ来歴比較部、
130…入力部、
140…表示・出力部。
Claims (13)
- メモリデバイスのフェイルビットモードごとの実績不良率と、予め配線名を定義した設計レイアウトに仮想に複数の異物をランダムに投下するレイアウトシミュレーションによって算出した工程ごとフェイルビットモードごとのクリティカルエリアとを記憶する記憶部と、
前記フェイルビットモードごとの実績不良率と、前記工程ごとフェイルビットモードごとのクリティカルエリアとを用いて、特性不良率と異物不良率とを算出する予測部と、を備えたシステムにおける不良率予測方法であって、
前記予測部は、
前記記憶部に記憶している前記フェイルビットモードごとの実績不良率と前記工程ごとフェイルビットモードごとのクリティカルエリアとを取得する第1ステップと、
任意のフェイルビットモードを除いた前記フェイルビットモードごとの実績不良率と前記工程ごとフェイルビットモードごとのクリティカルエリアと任意の異物数を用いて算出したフェイルビットモードごとの異物不良率との乖離が最大となるフェイルビットモードを選出し、
前記乖離が最大となるフェイルビットモードの異物不良率と実績不良率との乖離に基づき第1の異物数の合わせ込みを行い、前記任意の異物数の合わせ込みにより算出した新たな異物数を用いて算出した前記フェイルビットモードごとの異物不良率と前記フェイルビットモードごとの実績不良率との乖離が最大となるフェイルビットモードを算出し、
前記乖離が最大となるフェイルビットモードの異物不良率と実績不良率との乖離に基づき第2の異物数の合わせ込みを行うといった複数回の合わせ込みにより異物数を更新した後、前記フェイルビットモードごとの異物不良率と前記フェイルビットモードごとの実績不良率との乖離が最小となる合わせ込み回数の異物数を算出する第2ステップと、
前記工程ごとの異物数を用いて工程ごとの異物不良率ならびにフェイルビットモードごとの異物不良率を算出する第3ステップと、
前記フェイルビットモードごとの異物不良率と前記フェイルビットモードごとの実績不良率とに基づいて前記任意のフェイルビットモードの特性不良率を算出する第4ステップと、を実行することを特徴とする不良率予測方法。 - 請求項1に記載の不良率予測方法において、
前記第2ステップで前記工程ごとの異物数を算出する際には、最小二乗法、重回帰、数理計画法、逆行列計算の少なくとも一つの解法を用いることを特徴とする不良率予測方法。 - 請求項1に記載の不良率予測方法において、
前記任意のフェイルビットモードは、シングルビットモードであることを特徴とする不良率予測方法。 - 請求項1に記載の不良率予測方法において、
前記フェイルビットモードごとの実績不良率は、少なくとも一つ以上の電源電圧、あるいは、少なくとも一つ以上の温度条件、あるいは、少なくとも一つ以上のフェイルビットテストパターンで取得した結果を用いることを特徴とする不良率予測方法。 - 請求項1に記載の不良率予測方法において、
前記フェイルビットモードごとの実績不良率および前記工程ごとフェイルビットモードごとのクリティカルエリアは、配線の寸法やレイアウトの異なる複数種類のメモリセル、および、ロジックを模したセルを含む、少なくとも2つ以上のメモリセルのフェイルビットモードごとの実績不良率と工程ごとフェイルビットモードごとのクリティカルエリアを用いることを特徴とする不良率予測方法。 - 請求項1に記載の不良率予測方法において、
前記フェイルビットモードごとの実績不良率は、ウエハ単位、ロット単位、指定期間単位、任意のウエハ単位のいずれかのフェイルビットモードごとの実績不良率を用いることを特徴とする不良率予測方法。 - 請求項1に記載の不良率予測方法において、
前記フェイルビットモードごとの実績不良率および前記工程ごとフェイルビットモードごとのクリティカルエリアの他に、少なくとも一つ以上の機能モジュールの実績不良率と、設計レイアウトに仮想に複数の異物をランダムに投下するシミュレーションによって算出した機能モジュールの工程ごとのクリティカルエリアとを用いることを特徴とする不良率予測方法。 - 請求項7に記載の不良率予測方法において、
前記機能モジュールの実績不良率は、少なくとも1つ以上の電源電圧、あるいは、少なくとも1つ以上の温度条件の結果、あるいは、少なくとも1つ以上のテストカテゴリ別の結果を用いることを特徴とする不良率予測方法。 - メモリデバイスのフェイルビットモードごとの実績不良率と、予め配線名を定義した設計レイアウトに仮想に複数の異物をランダムに投下するレイアウトシミュレーションによって算出した工程ごとフェイルビットモードごとのクリティカルエリアとを記憶する記憶部と、予測部と、を備えたコンピュータシステムを用いて、特性不良率と異物不良率とを算出する不良率予測プログラムであって、
前記予測部に、
前記記憶部に記憶している前記フェイルビットモードごとの実績不良率と前記工程ごとフェイルビットモードごとのクリティカルエリアとを取得する第1ステップと、
任意のフェイルビットモードを除いた前記フェイルビットモードごとの実績不良率と前記工程ごとフェイルビットモードごとのクリティカルエリアと任意の異物数を用いて算出したフェイルビットモードごとの異物不良率との乖離が最大となるフェイルビットモードを選出し、
前記乖離が最大となるフェイルビットモードの異物不良率と実績不良率との乖離に基づき第1の異物数の合わせ込みを行い、前記任意の異物数の合わせ込みにより算出した新たな異物数を用いて算出した前記フェイルビットモードごとの異物不良率と前記フェイルビットモードごとの実績不良率との乖離が最大となるフェイルビットモードを算出し、
前記乖離が最大となるフェイルビットモードの異物不良率と実績不良率との乖離に基づき第2の異物数の合わせ込みを行うといった複数回の合わせ込みにより異物数を更新した後、前記フェイルビットモードごとの異物不良率と前記フェイルビットモードごとの実績不良率との乖離が最小となる合わせ込み回数の異物数を算出する第2ステップと、
前記工程ごとの異物数を用いて工程ごとの異物不良率ならびにフェイルビットモードごとの異物不良率を算出する第3ステップと、
前記フェイルビットモードごとの異物不良率と前記フェイルビットモードごとの実績不良率とに基づいて前記任意のフェイルビットモードの特性不良率を算出する第4ステップと、を実行させることを特徴とする不良率予測プログラム。 - 請求項9に記載の不良率予測プログラムにおいて、
前記フェイルビットモードごとの実績不良率および前記工程ごとフェイルビットモードごとのクリティカルエリアの他に、少なくとも一つ以上の機能モジュールの実績不良率と、設計レイアウトに仮想に複数の異物をランダムに投下するレイアウトシミュレーションによって算出した機能モジュールの工程ごとのクリティカルエリアとを用いることを特徴とする不良率予測プログラム。 - メモリデバイスのフェイルビットモードごとの実績不良率と、予め配線名を定義した設計レイアウトに仮想に複数の異物をランダムに投下するレイアウトシミュレーションによって算出した工程ごとフェイルビットモードごとのクリティカルエリアとを記憶する記憶部と、
前記フェイルビットモードごとの実績不良率と、前記工程ごとフェイルビットモードごとのクリティカルエリアとを用いて算出したフェイルビット不良率の乖離が最小となるように工程ごとの異物数の合わせ込みを行い、この結果から得られる工程ごとの異物数から算出した不良率を異物不良率とし、これと実績不良率との乖離を特性不良率として定量化する予測部と、
ウエハごとの製造来歴の比較解析を行う比較部と、を備えたシステムにおける半導体製造装置の管理方法であって、
前記予測部は、前記記憶部に記憶している前記フェイルビットモードごとの実績不良率と前記工程ごとフェイルビットモードごとのクリティカルエリアとを取得し、この取得した前記フェイルビットモードごとの実績不良率と前記工程ごとフェイルビットモードごとのクリティカルエリアとを用いて特性不良率と工程ごとの異物不良率とを算出し、
前記比較部は、前記予測部で算出した前記特性不良率と前記工程ごとの異物不良率、あるいはそれらの発生比率に基づきウエハごとの製造来歴を比較し、この比較結果として不良嫌疑の製造装置および製造条件を算出する、ことを特徴とする半導体製造装置の管理方法。 - 請求項11に記載の半導体製造装置の管理方法において、
前記予測部は、前記フェイルビットモードごとの実績不良率および前記工程ごとフェイルビットモードごとのクリティカルエリアの他に、少なくとも一つ以上の機能モジュールの実績不良率と、少なくとも一つ以上の機能モジュールのクリティカルエリアとを用いて、前記特性不良率と前記工程ごとの異物不良率とを算出することを特徴とする半導体製造装置の管理方法。 - 請求項11に記載の半導体製造装置の管理方法を用い、前記メモリデバイスを搭載した半導体装置を製造することを特徴とする半導体装置の製造方法。
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