図1は、本発明の一実施形態であるシミュレーション装置100の概略図である。
図示するように、本実施形態に係るシミュレーション装置100は、記憶部110と、演算部120と、表示部130と、入力部140と、を備えている。
記憶部110には、レイアウトデータ記憶領域111と、設計付帯情報記憶領域112と、欠陥検査結果記憶領域113と、実績フェイルビット解析結果記憶領域114と、対応表記憶領域115と、第一のシミュレーション結果記憶領域116と、第二のシミュレーション結果記憶領域117と、予測・解析結果記憶領域118と、を備えている。
レイアウトデータ記憶領域111には、図2に示されているように、半導体メモリデバイスの設計レイアウトデータ111aが記憶されている。ここで、半導体メモリデバイスは、一ビットの情報を記憶するセルと呼ばれる最小単位のレイアウトが縦横規則的に配列された繰り返し構成となっている。
なお、本実施形態では半導体メモリデバイスの設計レイアウトデータ111aを使用しているが、このような態様に限定されず、システムLSI(Large Scale Integration)等のその他の半導体デバイスの設計レイアウトデータを用いることもできる。
この半導体デバイスの設計レイアウトデータ111aには、少なくとも半導体メモリデバイスを形成する配線を表す図形の位置、形状に関する情報が予め定められた座標系において特定されている。
設計付帯情報記憶領域112には、後述する第一のシミュレーション実施部121及び第二のシミュレーション実施部122においてシミュレーションを行うために必要な、少なくとも、同電位判定・配線定義領域、シミュレーション領域、セル最小単位、セル番号、セル接触数、配線定義、同電位定義、シミュレーション座標数、検出図形数、データ間隔、発生確率、最小欠陥寸法、欠陥分布指数、チップ面積及びラインの欠陥密度についての情報が、シミュレーション毎及び設計レイアウトデータ毎に記憶される。なお、これらのデータについては、シミュレーション装置100のオペレータにより直接入力又は入力されたデータから演算されて設計付帯情報記憶領域112に記憶される。
ここで、同電位判定・配線定義領域に関する情報については、例えば、図2に示されているような設計レイアウトデータ111aを後述する表示部130に表示して、マウスやキーボードといった入力部140で、オペレータが対角の二点を特定することにより、その領域が設計付帯情報記憶領域112に記憶される。
なお、同電位判定・配線定義領域は、後述する第1のシミュレーション実施部121及び第二のシミュレーション実施部122においてシミュレーションを行う際に、異物に接触する図形を検索する最大範囲であり、図2においては、領域111bにより示されている。
ここで、同電位判定・配線定義領域を、後述するシミュレーション領域と同じ又は小さな領域にしてしまうと、後述する第一のシミュレーション実施部121においてシミュレーションを行う際に、異物が接触する図形に配線名や同電位の定義がなされていない事態が生じ、正確なシミュレーションを行うことができないため、この同電位判定・配線定義領域は、後述するシミュレーション範囲が含まれるように設定する。
シミュレーション領域に関する情報についても、例えば、図2に示されているような設計レイアウトデータ111aを後述する表示部130に表示して、マウスやキーボードといった入力部140で、オペレータが対角の二点を特定することにより、設計付帯情報記憶領域112に記憶される。
なお、シミュレーション領域は、後述する第一のシミュレーション実施部121においてシミュレーションを行う際に仮想的な異物を投下する座標を選択する範囲であって、本実施形態のように、半導体メモリデバイスのシミュレーションを行う場合には、シミュレーション領域として、一ビットの情報を記憶するセルといわれる最小単位が連続して形成されているため、このセルをシミュレーション領域とするのが一般的であるが、この限りではない。
ここで、図2においては、領域111cに示される領域がシミュレーション領域となる。
セル最小単位に関する情報についても、例えば、図3に示されているように、少なくとも同電位判定・配線定義領域を後述する表示部130に表示して、マウスやキーボードといった入力部140を介して、オペレータが対角の二点を特定することにより、これらの情報がセル最小単位に関する情報として設計付帯情報記憶領域112に記憶される。
なお、一つの配線が複数のセルに跨って機能する場合には、そのような配線に対応する図形については、跨るセルの境界線がその図形の中を通るように対角の二点を特定する。
ここで、図3においては、塗りつぶし模様の異なる領域が各々セル最小単位となる。
セル最小単位に関する情報がオペレータにより特定されることにより、特定された各々のセル最小単位毎にユニークなセル番号が第一のシミュレーション実施部121で付加されて、セル番号として設計付帯情報記憶領域112に記憶される。
また、セル最小単位に関する情報がオペレータにより特定されることにより、同電位判定・配線定義領域に含まれる各々の図形についてセル接触数が第一のシミュレーション実施部121で算出され、このセル接触数に関する情報が後述する配線定義に関する情報に対応して設計付帯情報記憶領域112に記憶される。
ここで、セル接触数は、一つの配線が、複数のセルに跨って機能する場合に、その跨っているセルの個数のことをいう。
配線定義に関する情報についても、例えば、図3に示されているように、少なくとも、同電位判定・配線定義領域を後述する表示部130に表示して、マウスやキーボードといった入力部140で、配線名を特定する図形をオペレータが選択(例えば、図形内の領域をマウス等で選択)し、選択した配線の名称及びIDをキーボード等の入力部140で入力することにより、設計付帯情報記憶領域112に記憶される。
また、同電位定義に関する情報は、同電位判定・配線定義領域に含まれる配線同士が同じ電位となっており、短絡不良の生じないものを設計データ等から特定し、特定された配線同士が同電位であることを特定する情報を設計付帯情報記憶領域112に記憶する。なお、この同電位定義に関する情報については、公知の方法で取得すればよい。
シミュレーション座標数に関する情報については、後述する第一のシミュレーション実施部121でシミュレーションを行う際に(同電位定義に関する情報を取得する際に)、仮想異物を投下する異物座標を生成する数が公知の方法で自動的に算出され設計付帯情報記憶領域112に記憶される。
検出図形数に関する情報についても、後述する第一のシミュレーション実施部121でシミュレーションを行う際に(同電位定義に関する情報を取得する際に)、仮想異物を投下する異物座標から最短距離を算出する図形の数(シミュレーション領域において同電位ではない図形の数)が算出され、算出された数字が設計付帯情報記憶領域112に記憶される。
データ間隔に関する情報は、後述するフェイルビットモード別予測解析部123又はレビュー対象欠陥サンプリング部124において異物数(欠陥数)を集計する際の異物サイズの間隔を特定する情報である。
発生確率に関する情報は、半導体デバイスメモリの製造工程における過去の実績から算出される異物サイズ毎の異物の発生確率を特定する情報である。
最小欠陥寸法に関する情報は、後述するフェイルビットモード別予測解析部123又はレビュー対象欠陥サンプリング部124において異物数(欠陥数)を集計する際の最小異物(欠陥)サイズを特定する情報である。
欠陥分布指数に関する情報は、製造ラインの清浄度により定まる変数で、例えば、製造ラインの異物検査装置や外観検査装置により実測した検査結果やTEG(Test Element Group)の検査結果等に基づき予め定めておき、本実施形態では、入力部140を介してオペレータが入力し、設計付帯情報記憶領域112に記憶される。
チップ面積に関する情報は、歩留まりを算出するチップの面積を特定する情報であり、本実施形態においては、シミュレーションを行うシミュレーション領域の面積であり、オペレータがシミュレーション領域を特定した際に登録されるシミュレーション領域座標から自動的に計算され、設計付帯情報記憶領域112に記憶される。
ラインの欠陥密度に関する情報は、単位面積あたりの異物の数を特定する情報であり、製造ラインで実測した検査結果に基づき予め定められ、本実施形態では、入力部140を介してオペレータが入力し、設計付帯情報記憶領域112に記憶される。
また、設計付帯情報記憶領域112には、後述する第一のシミュレーション実施部121及び第二のシミュレーション実施部122においてシミュレーションを行うために必要な場合には、例えば、トップセル名、層名層番対応表、シュリンク率、メモリデバイス領域といった情報を記憶する。
欠陥検査結果記憶領域113には、既知の方法、例えば、電気を通すことにより一つ一つのセル回路の良否を判定するフェイルビット解析等、により取得された欠陥データ113aが記憶される。
欠陥データ113aは、レイアウトデータ記憶領域111に記憶されている設計レイアウトデータ111aに基づいて実際に製造された半導体メモリデバイスから検出された欠陥毎に、欠陥の座標と、欠陥のサイズと、欠陥の発生層と、に関する情報が記憶される。
例えば、図4に示されているように、欠陥データ113aは、欠陥座標欄113bと、サイズ欄113cと、発生層欄113dと、が設けられている。
ここで、欠陥座標欄113bには、欠陥の座標を登録し、サイズ欄113cには、欠陥座標欄113bで特定される位置にある異物のサイズを登録し、発生層欄113dには、その異物が発生した半導体デバイスメモリの発生層を登録する。
なお、この欠陥の座標は、レイアウトデータ記憶領域111に記憶されている設計レイアウトデータ111aに対応した座標系において算出する。
実績フェイルビット解析結果記憶領域114には、図示してはいないが、レイアウトデータ記憶領域111に記憶されている配線データ111aに対応する半導体メモリデバイスを実際に製造した際の不良率又は歩留まりがフェイルビットモード毎に記憶される。
対応表記憶領域115には、例えば、図5(a)に示されているような短絡対応表データ115aと、図5(b)に示されているような断線対応表データ115eと、が記憶されている。
短絡対応表データ115aには、短絡する配線の組合せ毎に、短絡する配線の配線名と、該配線名により特定される図形が接触するセル接触数と、短絡する配線の組合せによって生ずるフェイルビットモードと、が記憶されている。
例えば、短絡対応表データ115aには、配線の組合せ欄115bと、セル接触数欄115cと、フェイルビットモード欄115dと、が設けられている。
そして、配線の組合せ欄115bには、短絡する複数の配線の配線名が登録されている。なお、複数の配線を区別するために「、」の記号を用いているが、このような態様に限定されるわけではない。
セル接触数欄115cには、配線の組合せが一緒であっても、配線の接触するセルの数によって、フェイルビットモードが異なる場合があるため、そのセルの数を特定する情報が入力される。なお、「or」は、セル接触数が入力された数字の何れか一方に該当すれば、そのような配線の組合せがフェイルビットモード欄115dに登録されたフェイルビットモードになることを示している。
フェイルビットモード欄115dには、配線の組合せ欄115bで特定される配線の組合せと、セル接触数欄115cで特定されるセル接触数と、に基づいて生ずる不良モードを特定するフェイルビットモードが登録される。
断線対応表データ115eには、断線する配線毎及び断線する配線の組合せ毎に、断線する配線の配線名と、断線する配線が接触するセル接触数と、断線する配線によって生ずるフェイルビットモードと、が記憶されている。
例えば、断線対応表データ115eには、断線配線欄115fと、セル接触数欄115gと、フェイルビットモード欄115hと、が設けられている。
そして、断線配線欄115fには、断線する配線の配線名が登録されている。なお、断線する配線が複数ある場合には、登録する配線名の間に「、」の記号を用いることにより、配線名同士を区別している。
セル接触数欄115gには、配線又は配線の組合せが一緒であっても、配線の接触するセルの数によって、フェイルビットモードが異なる場合があるため、そのセルの数を特定する情報が入力される。
フェイルビットモード欄115eには、断線配線欄115fで特定される配線の組合せと、セル接触数欄115gで特定されるセル接触数と、に基づいて生ずる不良モードを特定するフェイルビットモードが登録される。
第一のシミュレーション結果記憶領域116には、例えば、図6(a)に示されているような短絡結果データ116aと、図6(b)に示されているような断線結果データ116hと、が後述する第一のシミュレーション実施部121でシミュレーションを行う毎に記憶される。
短絡結果データ116aは、シミュレーション領域に投下される仮想異物毎に、異物番号と、異物座標と、図形に対応する配線名と、配線IDと、異物座標から図形に接触するまでの最短距離と、図形が属するセル番号と、図形のレイアウト番号と、に関する情報が記憶される。なお、これらの情報は、設計レイアウトデータ111aと、設計付帯情報記憶領域112に記憶されているデータと、から抽出される。
例えば、短絡結果データ116aは、異物番号欄116bと、異物座標欄116cと、図形欄116dと、距離欄116eと、セル番号欄116fと、レイアウト番号欄116fと、が設けられている。
そして、異物番号欄116bには、各異物を識別するための異物番号を登録する。
異物座標欄116cには、異物番号により識別される異物の異物座標を登録する。
図形欄116dには、異物番号により識別される異物に接触する図形によって特定される配線の配線名と、この配線の配線IDと、が登録される。なお、本実施形態では、配線名及び配線IDを同じ欄に段を変えて登録しているが、このような態様に限定されるわけではなく、例えば、これらのデータを別個に登録するための欄を別々に設けてもよい。
距離欄116eには、異物番号により識別される異物から図形欄116dで特定される図形に接触するまでの最短距離を登録する。
セル番号欄116fには、図形欄116dで特定される図形が属するセルの番号を登録する。なお、図形欄116dで特定される図形が複数のセルに跨る場合には、複数のセルの番号を相互に識別することができるように入力する。
レイアウト番号欄116fには、設計レイアウトデータ111aにおいて、図形欄116dで特定される図形が配置されるレイアウトを特定するためのレイアウト番号が登録される。なお、本実施形態においては、図形欄116dで特定される図形の識別IDと、セル番号欄116fで特定されるセル番号(セル番号が複数ある場合には、任意のセル番号)とを「−」で連結することにより、レイアウト番号としている。
ここで、図形に対応する配線名と、配線IDと、異物座標から図形に接触するまでの最短距離と、図形が属するセル番号と、図形のレイアウト番号と、に関する情報については、設計付帯情報記憶領域112に記憶されている検出図形数だけ記憶されるため、図形欄116d、距離欄116e、セル番号欄116f及びレイアウト番号欄116fは、検出図形数だけ設けられる。
また、異物番号については、「1」から設計付帯情報記憶領域112に記憶されるシミュレーション座標数までの数字が連番で各異物座標に一つずつ割り振られる。
なお、これらの情報の取得方法については後述する。
断線結果データ116hは、シミュレーション領域に投下される仮想異物毎に、異物番号と、異物座標と、図形に対応する配線名と、配線IDと、異物座標から該図形を通過するまでの最短距離と、図形が属するセル番号と、図形のレイアウト番号と、に関する情報が記憶される。
例えば、断線結果データ116hは、異物番号欄116iと、異物座標欄116jと、図形欄116kと、距離欄116lと、セル番号欄116mと、レイアウト番号欄116nと、が設けられている。
そして、異物番号欄116iには、各異物を識別するための異物番号を登録する。
異物座標欄116jには、異物番号により識別される異物の異物座標を登録する。
図形欄116kには、異物番号により識別される異物により断線する図形によって特定される配線の配線名と、この配線の配線IDと、が登録される。なお、本実施形態では、配線名及び配線IDを同じ欄に段を変えて登録しているが、このような態様に限定されるわけではなく、例えば、これらのデータを別個に登録するための欄を別々に設けてもよい。
距離欄116lには、異物番号により識別される異物から図形欄116kで特定される図形を通過するまでの最短距離を登録する。
セル番号欄116mには、図形欄116kで特定される図形が属するセルの番号を登録する。なお、図形欄116kで特定される図形が複数のセルに跨る場合には、複数のセルの番号を相互に識別することができるように入力する。
レイアウト番号欄116nには、設計レイアウトデータ111aにおいて、図形欄116kで特定される図形が配置されるレイアウトを特定するためのレイアウト番号が登録される。なお、本実施形態においては、図形欄116kで特定される図形の識別IDと、セル番号欄116mで特定されるセル番号(セル番号が複数ある場合には、任意のセル番号)とを「−」で連結することにより、レイアウト番号としている。
ここで、図形に対応する配線名と、配線IDと、異物座標から図形に接触するまでの最短距離と、図形が属するセル番号と、図形のレイアウト番号と、に関する情報については、設計付帯情報記憶領域112に記憶されている検出図形数だけ記憶されるため、図形欄116k、距離欄116l、セル番号欄116m及びレイアウト番号欄116nは、検出図形数だけ設けられる。
ここで、図形に対応する配線名と、配線IDと、異物座標から図形に接触するまでの最短距離と、図形が属するセル番号と、図形のレイアウト番号と、に関する情報については、設計付帯情報記憶領域112に記憶されている検出図形数だけ記憶される。
また、異物番号については、「1」から設計付帯情報記憶領域112に記憶されるシミュレーション座標数までの数字が連番で各異物座標に一つずつ割り振られる。
なお、これらの情報の取得方法については後述する。
第二のシミュレーション結果記憶領域117には、例えば、図7に示されるような結果データ117aが記憶される。
結果データ117aは、設計レイアウトデータ111aに仮想的に投下される仮想異物毎に、異物の座標を特定する欠陥座標と、異物のサイズを特定する異物サイズと、短絡する配線の配線を特定する短絡配線と、短絡する配線により特定される図形が接触するセル接触数と、断線する配線を特定する断線配線と、断線する配線により特定される図形が接触するセル接触数と、に関する情報が記憶される。
例えば、結果データ117aは、欠陥座標欄117bと、異物サイズ欄117cと、短絡配線欄117dと、セル接触数欄117eと、断線配線欄117fと、セル接触数欄117gと、を備える。
欠陥座標欄117bには、第二のシミュレーション実施部122でシミュレーションを行った異物の欠陥座標を登録する。
異物サイズ欄117cには、欠陥座標117bで特定される座標における欠陥の大きさ(サイズ)を登録する。
短絡配線欄117dには、欠陥座標欄117bで特定される欠陥座標に、異物サイズ欄117cで特定される大きさの異物を設置した場合に短絡する配線の配線名を登録する。なお、短絡する配線が複数ある場合には、各配線名を区別することができるように本欄に複数の配線名を登録する。
セル接触数欄117eには、短絡配線欄117dで特定される配線が接触している(属している)セルの数を登録する。短絡配線欄117dに配線名が複数登録されている場合には、各々の接触数の加算値を本欄に登録する。
断線配線欄117fには、欠陥座標欄117bで特定される欠陥座標に、異物サイズ欄117cで特定される大きさの異物を設置した場合に断線する配線の配線名を登録する。なお、断線する配線が複数ある場合には、各配線名を区別することができるように本欄に複数の配線名を登録する。
セル接触数欄117gと、断線配線欄117fで特定される配線が接触している(属している)セルの数を登録する。段落配線欄117fに配線名が複数登録されている場合には、各々の接触数の加算値を本欄に登録する。
なお、これらの情報の取得方法については後述する。
予測・解析結果記憶領域118には、第一のシミュレーション結果記憶領域116に記憶されているデータから、後述するフェイルビットモード別予測解析部123で算出したフェイルビットモード毎の歩留まりや不良率が記憶される。
また、予測・解析結果記憶領域118には、第二のシミュレーション結果記憶領域117に記憶されるデータから、後述するレビュー対象欠陥サンプリング部124で算出したフェイルビットモード毎の欠陥座標が記憶される。
演算部120は、第一のシミュレーション実施部121と、第二のシミュレーション実施部122と、フェイルビットモード別予測解析部123と、レビュー対象欠陥サンプリング部124と、を備えている。
第一のシミュレーション実施部121は、レイアウトデータ記憶領域111に記憶されている設計レイアウトデータ111aを読み込み、この設計レイアウトデータ111aのシミュレーション領域に仮想異物を投下する異物座標を特定して、この異物座標から同電位判定・配線定義領域に含まれる図形に接触する最短距離及びその図形を通過する最短距離を算出して、算出結果を第一のシミュレーション欠陥記憶領域113に記憶する。
具体的には、第一のシミュレーション実施部121は、シミュレーションを行うための初期設定として、レイアウトデータ記憶領域111に記憶されている設計レイアウトデータ111aを読み込み、表示部130に表示し、入力部140を介してオペレータからの、同電位判定・配線定義領域、シミュレーション領域、セル最小単位及び配線定義(配線名及び配線ID)についての情報の入力を受け付け、入力されたこれらの情報を設計付帯情報記憶領域112に記憶する。
また、第一のシミュレーション実施部121は、オペレータにより入力されたセル最小単位と配線定義についての情報から各配線のセル接触数を求め、求めたセル接触数を配線毎に設計付帯情報記憶領域112に記憶する。
さらに、第一のシミュレーション実施部121は、オペレータにより選択されたシミュレーション領域内において、仮想異物を投下する異物座標を乱数を用いてランダムに抽出し、抽出された異物座標からオペレータにより選択された同電位判定・配線定義領域内にある各図形までの最短距離を算出して、この算出結果を短絡結果データ116aとして第一のシミュレーション結果記憶領域116に記憶する。
例えば、図8に示されているように、ランダムに抽出された座標が座標Pとすると、図形Aまでの最短距離αと、図形Bまでの最短距離βと、図形Cまでの最短距離γというように、座標Pに近い図形から順にその図形までの最短距離を算出する。
ここで、本実施形態のように、図形を矩形状に形成した場合には、座標Pから図形におろした垂線の長さ又は座標Pから図形の頂点までの長さのうち最も短いものが最短距離となる。
なお、異物座標が図形内にある場合には、その図形以外の図形への最短距離を算出する。
このようにして算出された最短距離は、シミュレーション領域に投下される仮想異物毎に、異物番号と、異物座標と、図形の配線名と、図形の配線IDと、図形が属するセル番号と、図形のレイアウト番号と、ともに短絡結果データ116aとして、第一のシミュレーション結果記憶領域116に記憶される。
ここで、本実施形態における短絡結果データ116aは、図6(a)に示されているように、図形の配線名と、図形の配線IDと、異物座標から図形に接触するまでの最短距離と、図形が属するセル番号と、図形のレイアウト番号(配線IDとセル番号とを「−」でつなげることにより生成)と、を異物座標からの最短距離が短いものから順に記憶される。
なお、第一のシミュレーション実施部121において最短距離を算出する図形の数は、設計付帯情報記憶領域112に記憶されている検出図形数(ここでは、n個)である。
また、第一のシミュレーション実施部121において乱数を用いて算出する異物座標の数は、設計付帯情報記憶領域112に記憶されているシミュレーション座標数である。
さらに、第一のシミュレーション実施部121は、オペレータにより選択されたシミュレーション領域内において、乱数を用いて仮想異物を投下する座標をランダムに抽出し、抽出された座標からオペレータにより選択された同電位判定・配線定義領域内にある各図形を通過する最短距離を算出して、この算出結果を断線結果データ116hとして第一のシミュレーション結果記憶領域116に記憶する。
例えば、図9に示されているように、ランダムに抽出された座標が座標Qとすると、図形Dまでの最短距離δと、図形Eまでの最短距離εというように、座標Qから通過する距離が短い順に、その図形を通過するまでの最短距離を算出する。
ここで、本実施形態のように、図形を矩形状に形成した場合には、座標Qから図形までの最短距離で接触する点からその図形の対辺までの垂線の足までの長さ又は座標Qから図形の頂点までの長さのうち二番目に短いものが最短距離となる。
なお、異物座標が図形内にある場合には、その図形以外の図形を通過する最短距離を算出する。
このようにして、算出された最短距離は、シミュレーション領域に投下される仮想異物毎に、欠陥番号と、欠陥座標と、図形の配線名と、図形の配線IDと、図形が属するセル番号と、図形のレイアウト番号(配線IDとセル番号とを「−」でつなげることにより生成)と、ともに断線結果データ116hとして、第一のシミュレーション結果記憶領域116に記憶される。
ここで、本実施形態における断線結果データ116hは、図6(b)に示されているように、図形の配線名と、図形の配線IDと、欠陥座標から図形を通過するまでの最短距離と、図形が属するセル番号と、図形のレイアウト番号と、を欠陥座標からの最短距離が短いものから順に記憶されている。
なお、第一のシミュレーション実施部121において最短距離を算出する図形の数は、設計付帯情報記憶領域112に記憶されている検出図形数(ここでは、n個)であり、第一のシミュレーション実施部121において乱数を用いて算出する異物座標の数は、設計付帯情報記憶領域112に記憶されているシミュレーション座標数である。
第二のシミュレーション実施部122は、欠陥検査結果記憶領域113に記憶されている欠陥データ113aを読み込み、この欠陥データ113aに記憶されている欠陥座標に、この欠陥データ113aに記憶されているサイズの異物を、レイアウトデータ記憶領域111に記憶されている設計レイアウトデータ111aに仮想的に投下して、この異物に接触する図形を求めて、短絡不良と断線不良を引き起こす配線を検出する。
具体的には、第二のシミュレーション実施部122では、欠陥検査結果記憶領域113に記憶されている欠陥データ113aに対応する異物を設計レイアウトデータ111aに仮想的に投下した際に、投下した異物が二つ以上の図形に接触する場合には短絡不良と判定し、接触される図形により特定された配線の配線名と、特定された配線のセル接触数(特定された配線が複数ある場合にはそれぞれのセル接触数の加算値)と、を投下した異物の欠陥座標と対応させて結果データ117aに登録する。
また、第二のシミュレーション実施部122では、欠陥検査結果記憶領域113に記憶されている欠陥データ113aに対応する異物を設計レイアウトデータ111aに仮想的に投下した際に、投下した異物が図形を寸断している場合には断線不良と判定し、寸断される図形により特定された配線の配線名と、また、特定された配線のセル接触数(特定された配線が複数ある場合にはそれぞれのセル接触数の加算値)と、を投下した異物の欠陥座標と対応させて結果データ117aに登録する。
なお、本実施形態のように図形を矩形状に形成した場合には、図形が寸断されているか否かについては、図形の対向する辺の両方に異物が接触するか否かで判断すればよい。
フェイルビットモード別予測解析部123は、第一のシミュレーション結果記憶領域116に記憶されている短絡結果データ116aから短絡不良の場合におけるフェイルビットモード別の歩留まり(または、不良率)を算出し、また、断線結果データ116hから断線不良の場合におけるフェイルビットモード別の歩留まり(または、不良率)を算出して、これらを集計することによりフェイルビットモード別の歩留まり(または、不良率)を算出する。
具体的には、フェイルビットモード別予測解析部123は、まず、短絡結果データ116aから短絡する配線の組合せを抽出する。
短絡する配線の組合せは、異物番号及び異物座標で特定される異物毎に、異物座標からの最短距離が一番目に短い配線及び二番目に短い配線を第一の組合せ、異物座標からの最短距離が一番目に短い配線、二番目に短い配線及び三番目に短い配線を第二の組合せ、異物座標からの最短距離が一番目に短い配線、二番目に短い配線、三番目に短い配線及び四番目に短い配線を第三の組合せ、といったようにして、検出図形数nまでのn−1個の組合せを抽出する。
そして、抽出した配線の組合せ毎に短絡する異物サイズと、それぞれの配線のセル接触数の加算値を算出して、算出された異物サイズの異物が予め定められたデータ区間内に含まれる個数をセル接触数の加算値が同じもの同士で集計する。
なお、各組合せにおける短絡する異物サイズは、各組合せにおいてもっとも大きい最短距離となる。
そして、セル接触数の加算値が同じ配線の組合せ毎に各異物サイズ(各データ区間)における個数を異物投下数(投下座標数)で除算することで、セル接触数の加算値が同じ配線の組合せ毎に各異物サイズにおける致命確率分布を算出する。
このようにして算出した致命確率分布に対応する異物サイズの発生確率密度(欠陥粒径分布)を乗算することにより異物サイズ毎の致命率を算出する。そして、このようにして算出した異物サイズ毎の致命率を全てのデータ区間で加算することにより、セル接触数の加算値が同じ配線の組合せ毎の致命率を算出する。
そして、このようにして算出したセル接触数の加算値が同じ配線の組合せ毎の致命率に、チップ面積と、ラインの欠陥密度と、を乗算して、その自然対数を算出することで、配線の組合せ毎の歩留まりを算出する。
そして、短絡対応表データ115aを用いて、フェイルビットモード別の配線の組合せ及びセル接触数を特定し、フェイルビットモード別に特定された配線の組合せの歩留まりを積算することによりフェイルビットモード別の歩留まりを算出する。
なお、このようにして算出したフェイルビットモード別の不良率を100%から減算することで、フェイルビットモード別の不良率を算出してもよい。
また、フェイルビットモード別予測解析部123は、断線結果データ116hから断線する配線又は配線の組合せを抽出する。
断線する配線は、異物番号及び異物座標で特定される異物毎に、異物座標からの最短距離が一番目に短い配線を抽出する。
断線する配線の組合せは、異物番号及び異物座標で特定される異物毎に、異物座標からの最短距離が一番目に短い配線及び二番目に短い配線を第一の組合せ、異物座標からの最短距離が一番目に短い配線、二番目に短い配線及び三番目に短い配線を第二の組合せ、異物座標からの最短距離が一番目に短い配線、二番目に短い配線、三番目に短い配線及び四番目に短い配線を第三の組合せ、といったようにして、検出図形数nまでのn−1個の組合せを抽出する。
抽出した配線又は配線の組合せ毎に断線する異物サイズとセル接触数を算出して、セル接触数の同じ配線毎又は配線の組合せ毎に、算出された異物サイズの異物が予め定められたデータ区間内に含まれる個数を集計する。
そして、セル接触数の同じ配線毎又は配線の組合せ毎に各異物サイズ(データ区間)における個数を異物投下数(投下座標数)で除算することで、セル接触数の同じ配線毎又は配線の組合せ毎に各異物サイズにおける致命確率分布を算出する。
このようにして算出した致命確率分布に対応する異物サイズの発生確率密度(欠陥粒径分布)を乗算することにより異物サイズ毎の致命率を算出する。
このようにして算出した異物サイズ毎の致命率を全てのデータ区間で加算することにより、セル接触数の同じ配線毎又は配線の組合せ毎の致命率を算出する。
そして、このようにして算出したセル接触数の同じ配線毎又は配線の組合せ毎の致命率にチップ面積とラインの欠陥密度とを乗算して、その自然対数を算出することで、セル接触数の同じ配線毎又は配線の組合せ毎の歩留まりを算出する。
そして、断線対応表データ115eを用いて、フェイルビットモード別の配線又は配線の組合せを特定し、フェイルビットモード別に特定された配線又は配線の組合せの歩留まりを積算することによりフェイルビットモード別の歩留まりを算出する。
なお、このようにして算出したフェイルビットモード別の歩留まりを100%から減算することで、フェイルビットモード別の不良率を算出してもよい。
以上のようにして算出された短絡不良におけるフェイルビットモード別の歩留まりと断線不良におけるフェイルビットモード別の歩留まりとを対応するフェイルビットモード毎に積算することで、チップ全体における短絡不良と断線不良とを含むフェイルビットモード別の歩留まりを算出することができる。
なお、このようにして算出した歩留まりから不良率を算出してもよい。
このようにして算出されたフェイルビットモード別の歩留まり(または、不良率)については、フェイルビットモード別歩留まり予測データとして予測・解析結果記憶領域118に記憶する。
また、フェイルビットモード別予測解析部123は、予測・解析結果記憶領域118に記憶されているフェイルビットモード別の歩留まりの予測値と、実績フェイルビット解析結果記憶領域114に記憶されているフェイルビットモード別の実際の歩留まりと、を、たとえば、対応するフェイルビットモード毎に数値、グラフ又は表等で対比可能に表示部130に表示することにより、歩留まりの予測値と実測値とを比較することができるようにすることも可能である。
このような比較結果に基づいて、シミュレーション装置100のオペレータは、後述するレビュー対象欠陥サンプリング部124で、どのフェイルビットモードに分類されている欠陥座標をレビュー対象としてサンプリングすればよいかを容易に把握することができる。
レビュー対象欠陥サンプリング部124は、第二のシミュレーション結果記憶領域117に記憶されている結果データ117aからフェイルビットモード別の欠陥座標を特定する。
具体的には、結果データ117aにおいて短絡配線に配線の組合せが登録されている場合には、登録されている配線の組合せ及びセル接触数に対応するフェイルビットモードを短絡対応表データ115aから特定し、また、結果データ117aにおいて断線配線に配線名が登録されている場合には、登録されている配線(または、配線の組合せ)及びセル接触数に対応するフェイルビットモードを断線対応表データ115eから特定することで、各フェイルビットモード別に異物番号、異物座標、異物サイズをまとめたサンプリングデータを生成し、予測・解析結果記憶領域118に記憶する。
表示部130は、ディスプレイ等により構成されており、入力部140は、キーボード、マウス等により構成されている。
以上のように構成されるシミュレーション装置100については、例えば、コンピュータにより実現可能である。例えば、記憶部110については、ハードディスク等の補助記憶装置に特定のデータを記憶することにより実現可能であり、演算部120については、補助記憶装置に記憶されている特定のプログラムをCPU(Central Processing Unit)に読み込み実行することにより実現可能である。
以上のように構成されるシミュレーション装置100において、第一のシミュレーション実施部121でシミュレーションを行い、フェイルビットモード別予測解析部123でフェイルビットモード別の歩留りを算出する全体的な処理の流れを図10に示すフローチャートを用いて説明する。
まず、第一のシミュレーション実施部121は、短絡不良の場合のシミュレーションを実行する(S200)。この処理の詳細については、図11に示すフローチャートを用いて後述する。
次に、第一のシミュレーション実施部121は、断線不良の場合のシミュレーションを実行する(S201)。この処理の詳細についても、図12に示すフローチャートを用いて後述する。
そして、フェイルビットモード別予測解析部123は、ステップS200及びステップS201で行われたシミュレーション結果から歩留まり又は不良率を算出するためのパラメータの入力を要求する(S202)。
ここで入力を要求するパラメータは、最小欠陥寸法X0、欠陥分布指数n及びラインの欠陥密度D0である。
そして、これらのパラメータが全て入力された場合には(S203)、入力されたパラメータを用いて短絡不良の場合及び断線不良の場合の歩留まりを算出する(S204)。
ここで、短絡不良の場合の歩留まりの算出は、ステップS200で行った短絡不良の場合のシミュレーション結果から、セル接触数が同じとなる配線の組合せ毎に、予め定められた各データ区間における短絡不良を引き起こす異物サイズが含まれる個数を投下異物数(ランダムに選択した座標数)で除算することで、セル接触数が同じとなる配線の組合せ毎に各データ区間における致命確率分布g1(x)を算出する。ここで、xは、各データ区間における異物サイズを示す。
次に、欠陥サイズ毎の発生密度を示す欠陥発生確率密度関数f(x)を下記の式(1)から算出する。
ここで、X0は最小欠陥寸法、Xはデータ間隔、nは欠陥分布指数であり、これらのパラメータについては、ステップS202においてオペレータにより入力されている。
そして、以上のようにして算出した致命確率分布g1(x)と欠陥発生確率密度関数f(x)とを対応する異物サイズ毎に乗算したものを全ての異物サイズにおいて積分することで、セル接触数が同じとなる配線の組合せ毎の致命率(θy1)を算出する。この致命率の算出法は、例えば、下記の式(2)により示される。
なお、y1は、セル接触数が同じとなる配線の組合せを示す。
そして、このようにして算出したセル接触数が同じとなる配線の組合せ毎の致命率(θy1)と、チップ面積Aと、ラインの欠陥密度D0と、を乗算したものから、例えば、下記の式(3)に示されているように、自然対数を算出することで、セル接触数が同じとなる配線の組合せ毎の歩留まりh(y1)が求められる。
また、断線不良の場合の歩留まりの算出は、ステップS201で行った断線不良の場合のシミュレーション結果から、セル接触数が同じとなる配線毎又はセル接触数が同じとなる配線の組合せ毎に、予め定められた各データ区間における断線不良を引き起こす異物サイズの最小サイズが含まれる個数を投下異物数(ランダムに選択した座標数)で除算することで、セル接触数が同じとなる配線毎又はセル接触数が同じとなる配線の組合せ毎に各データ区間における致命確率分布g2(x)を算出する。
次に、欠陥サイズ毎の発生密度を示す欠陥発生確率密度関数f(x)を上記の式(1)から算出する。
そして、以上のようにして算出した致命確率分布g2(x)と欠陥発生確率密度関数f(x)とを対応する異物サイズ毎に乗算したものを全ての異物サイズにおいて積分することで、配線毎の致命率(θy2)を算出する。この致命率の算出法は、例えば、下記の式(4)により示される。
なお、y2は、セル接触数が同じとなる配線の各々又はセル接触数が同じとなる配線の組合せの各々を示す。
そして、このようにして算出したセル接触数が同じとなる配線毎又はセル接触数が同じとなる配線の組合せ毎の致命率(θy2)と、チップ面積Aと、ラインの欠陥密度D0と、乗算したものを、例えば、下記の式(5)に示されているように、eを底とする指数対数を求めることで、セル接触数が同じとなる配線毎又はセル接触数が同じとなる配線の組合せ毎の歩留まりh(y2)が求められる。
そして、ステップS204で算出された短絡不良の場合の歩留まりh(y1)と配線不良の場合の歩留まりh(y2)を、対応表記憶領域115に記憶されている短絡対応表データ115a及び断線対応表データ115eを用いて、配線の組合せとセル接触数又は配線とセル接触数からフェイルビットモード別に集計して、集計した配線の組合せ又は配線歩留まりをそれぞれ積算することで、フェイルビットモード別の歩留まりを算出する(S205)。なお、このようにして算出した歩留まりを100%から減算することで、フェイルビットモード別の不良率を算出することも可能である。
このようにして算出されたフェイルビットモード別の歩留まり(または、不良率)は、予測・解析結果記憶領域118に記憶される(S206)。
図11は、第一のシミュレーション実施部121において、短絡不良の場合のシミュレーションを行う手順を示すフローチャートである。
まず、第一のシミュレーション実施部121は、レイアウトデータ記憶領域111に記憶されている設計レイアウトデータ111aを読み込み(S210)、読み込んだ設計レイアウトデータ111aを表示部130に表示して、初期設定を要求する(S211)。
初期設定では、シミュレーション装置100のオペレータは、入力部140を介して、同電位判定・配線定義領域、シミュレーション領域、セル最小単位、配線定義を入力する。ここで、入力された同電位判定・配線定義領域に基づいて、同電位に関する情報、シミュレーション座標数Smax及び検出図形数Tmaxが算出される。なお、これらの情報についてもオペレータが入力するようにしてもよい。
そして、初期設定が完了すると(S212)、異物番号Sを初期値(S=1)に設定し(S213)、乱数を用いて異物を投下する異物座標を算出する(S214)。
そして、距離探索数Tを初期値(T=1)に設定して(S215)、異物座標からU番目に近い距離にある図形までの最短距離を算出する(S216)。
このようにして算出したシミュレーション結果は、異物番号及び異物座標により特定される異物毎に配線名、配線ID、最短距離、図形の属するセル番号、図形のレイアウト番号が短絡結果データ116aとして第一のシミュレーション結果記憶領域116に記憶される(S217)。
そして、最短距離を探索した距離探索数Tがステップ211で設定されたオペレータの指定数以上か否かを判断し(S218)、最短距離を探索した距離探索数Tが検出図形数Tmax以上ではない場合には、距離探索数Tに「1」を加算して(S219)、ステップS216及びステップS217の処理を繰り返す。
一方、最短距離を探索した距離探索数Tが検出図形数Tmax以上の場合には、異物番号Sが、シミュレーション座標数Smax以上であるか否かを判断する(S220)。
そして、異物番号Sが、ステップ211で設定されたシミュレーション座標数Smax以上ではない場合には、異物番号Sに「1」を加算して(S221)、ステップS214〜ステップS219までの処理を繰り返す。
図12は、第一のシミュレーション実施部121において、断線不良の場合のシミュレーションを行う手順を示すフローチャートである。
まず、第一のシミュレーション実施部121は、レイアウトデータ記憶領域111に記憶されている設計レイアウトデータ111aを読み込み(S230)、読み込んだ設計レイアウトデータ111aを表示部130に表示して、初期設定を要求する(S231)。初期設定では、シミュレーション装置100のオペレータは、入力部140を介して、同電位判定・配線定義領域、シミュレーション領域、および、セル最小単位を入力する。なお、入力された同電位判定・配線定義領域から配線定義、シミュレーション座標数Smax、検出図形数Tmaxが算出される。なお、これらの情報についてもオペレータが入力するようにしてもよい。
そして、初期設定が完了すると(S232)、異物番号Sを初期値(S=1)に設定し(S233)、乱数を用いて異物を投下する異物座標を算出する(S234)。
そして、距離探索数Tを初期値(T=1)に設定して(S235)、異物座標からU番目に近い距離にある図形を通過するまでの最短距離を算出する(S236)。
このようにして算出したシミュレーション結果は、異物番号及び異物座標により特定される異物毎に配線名、配線ID、最短距離、図形の属するセル番号、図形のレイアウト番号が断線結果データ116hとして第一のシミュレーション結果記憶領域116に記憶される(S237)。
そして、最短距離を探索した距離探索数Tが検出図形数Tmax以上か否かを判断し(S238)、最短距離を探索した距離探索数Tが検出図形数Tmax以上ではない場合には、距離探索数Tに「1」を加算して(S239)、ステップS236及びステップS237の処理を繰り返す。
一方、最短距離を探索した距離探索数Tが検出図形数Tmax以上の場合には、異物番号Sがシミュレーション座標数Smax以上であるか否かを判断する(S240)。
そして、異物番号Sがシミュレーション座標数Smax以上ではない場合には、異物番号Sに「1」を加算して(S241)、ステップS234〜ステップS239までの処理を繰り返す。
図13は、第二のシミュレーション実施部122でシミュレーションを行い、レビュー対象欠陥サンプリング部124でフェイルビットモード別にサンプルとなる欠陥座標をまとめる処理を示すフローチャートである。
まず、第二のシミュレーション実施部122は、欠陥検査結果記憶領域113に記憶されている欠陥データ113aを読み込む(S250)。
そして、欠陥データ113aを取得した半導体メモリデバイスの設計レイアウトデータ111aをレイアウトデータ記憶領域111から取得する(S251)。
そして、第二のシミュレーション実施部122は、シミュレーションを行うための初期設定の入力を要求する(S252)。
ここでの初期設定としては、ステップS251において読み込まれた設計レイアウトデータ111aに設けられている図形の配線定義と、セル最小単位と、同電位定義と、を入力する(S253)。なお、これらの入力方法については、第一のシミュレーション実施部121においてシミュレーションを行う場合と同様である。この点、第一のシミュレーション実施部121において既にシミュレーションが行われている場合には、行われたシミュレーションにおいて入力された情報を流用することも可能である。
そして、初期設定の入力が終了すると(S253)、欠陥検査番号Rを初期値(R=1)に設定する(S254)。
そして、欠陥検査番号Rに対応する異物を設計レイアウトデータ111aに仮想的に投下する(S255)。
そして、投下された異物に接触する図形があるか否かを判定する(S256)。
投下された異物に接触する図形がある場合には、投下した異物に接触する図形が短絡不良を起こしているのか、断線不良を起こしているのかを判定する(S257)。ここで、投下した異物に二以上の図形が接触している場合には短絡不良と判定し、投下した異物が図形を切断している場合(例えば、図形の向かい合う辺のいずれにも異物が接している場合)には、断線不良と判定する。
そして、短絡不良又は断線不良と判定された場合には、これらの不良を引き起こしている異物の欠陥座標、欠陥サイズ、短絡する配線の組合せを特定する情報、短絡する配線の組合せが接触しているセルの数、断線する配線を特定する情報及び断線する配線が接触しているセルの数を結果データ117aとして第二のシミュレーション結果記憶領域117に記憶する(S258)。
なお、仮想的に投下した異物が二以上の図形に接し、かつ、その図形を切断している場合には、短絡する配線を特定する情報、短絡する配線が接触しているセルの数、断線する配線を特定する情報及び断線する配線が接触しているセルの数の両方とも記憶する。
一方、仮想的に投下した異物に接触する図形がない場合(S256)、短絡不良及び断線不良のいずれも生じていない場合(S257)及びシミュレーション結果を記憶した場合(S258)、には、欠陥検査番号Pが、欠陥検査データ116aに登録されている欠陥総数以上であるか否かを判定する(S259)。
そして、欠陥検査番号Rが、欠陥検査データ116aに登録されている欠陥総数以上でない場合には、欠陥検査番号Rに「1」を加算して(S260)、ステップS255〜ステップS258の処理を繰り返す。
一方、欠陥検査番号Pが、欠陥検査データ116aに登録されている欠陥総数以上である場合には、結果データ117aの配線の組合せが短絡不良の場合には、短絡対応表データ115aを参照してフェイルビットモード毎に欠陥座標を集計し、また、結果データ117aの配線又は配線の組合せが断線不良の場合には、断線対応表データ115eを参照してフェイルビットモード毎に欠陥座標を集計する(S260)。
このようにして集計されたデータは、予測・解析結果記憶領域118に記憶される(S261)。
このように、欠陥検査データ116aで発見された欠陥座標に仮想の異物を投下して、不良となるフェイルビットモード毎に欠陥座標を集計しておくことで、実際の検査における欠陥検査データ116aから、半導体メモリデバイスの特定のフェイルビットモードを引き起こしている欠陥の座標を予測することができ、このような予測結果からSEM等で観察する欠陥座標を容易に特定することができる。
例えば、半導体メモリデバイスの不良は、異物の混入を低減することにより低減することのできるランダム不良と、製品の設計等の製品固有の問題に起因して、各製品の設計や製造条件を見直すことにより低減することのできるシステマティック不良と、があり、本方法により、フェイルビットモード毎に欠陥座標を集計しておくことで、フェイルビットモードの予測値と実際の歩留まりとに乖離があるような場合(予測値よりも実際の歩留まりが低いような場合)には、システマティック不良を生じている場合が多いと考えられ、そのようなフェイルビットモードを引き起こしていると考えられる欠陥の座標位置をSEMで観察することで、システマティック不良の原因を確かめることができる。
ここで、例えば、実績フェイルビット解析結果記憶領域114に記憶されているフェイルビットモード別の実測歩留まりが、フェイルビットモード別予測解析部123において算出されたフェイルビットモード別の歩留まり(または不良率)よりも所定の閾値を超えて低いような場合には、閾値を超えたフェイルビットモードにおける欠陥座標をレビューサンプリング部124で自動的に算出し、そのような座標の画像をSEMで自動的に取得するように構成することも可能である。
なお、図14は、フェイルビットモード別予測解析部123において、予測の対象とする配線の組合せをオペレータが選択するための表示画面270の一例である。
表示画面270は、製品名表示欄271と、層名表示欄272と、配線の組合せの発生頻度表示画面欄273と、を備えている。
製品名表示欄271には、シミュレーションを実施した製品の名称をプルダウンメニューから選択することができるようにしておくことが望ましい。
層名表示欄272は、製品名表示欄271で選択された製品においてシミュレーションが行われた層の名称が表示され、表示された層の名称を選択することにより、後述する配線の組合せの発生頻度表示画面欄273に後述するような情報が表示されるようにしておくことが望ましい。
配線の組合せの発生頻度表示画面欄273には、層名表示欄272で選択された層において発生頻度が高い順に、配線の組合せ、接触セル数及び発生率が表示される。
なお、これらの欄に表示される情報については、記憶部110に記憶されている情報を適宜使用する。
また、配線の組合せの発生頻度表示画面欄273を設けておくことにより、短絡対応表データ115a及び断線対応表データ115eを作成する作業工数を削減することができる。これらの対応表データ115a、115eを作成する際には、異物によって発生する可能性のある配線の組合せをくまなく抽出し、それら全ての組合せに対応するフェイルビットモードを考える必要があり、作業工数を要する上、作業ミスが発生しやすいという問題があるが、配線の組合せの発生頻度表示画面欄273では、シミュレーション結果から全ての配線の組合せを表示するため、発生する可能性のある配線の組合せを考える作業を削減することができる。さらに各配線の組合せの発生率を表示するため、発生頻度が極端に低い配線の組合せは計算対象外としてフェイルビットモードを考える工数を削減することも可能となる。
また、フェイルビットモード別予測解析部123は、第一のシミュレーション結果記憶領域116及び予測・解析結果記憶領域118に記憶されているデータに基づいて、例えば、図15に示すように、配線の組合せ毎の各欠陥サイズにおける致命確率分布のグラフ300を生成して、表示部130で表示してもよい。
ここで、図15では、曲線301及び曲線302が特定の配線の組合せにおける致命確率分布であり、曲線303が全ての配線の組合せにおける致命確率分布である。
また、フェイルビットモード別予測解析部123は、予測・解析結果記憶領域118に記憶されているデータに基づいて、図16に示されているようなフェイルビットモード別の不良率予測結果をまとめた表310を表示部130に表示することも可能である。
また、フェイルビットモード別予測解析部123は、予測・解析結果記憶領域118及び実績フェイルビット解析結果記憶領域114に記憶されているデータに基づいて、フェイルビットモード別の不良率予測結果と、実際のフェイルビットモード解析を行った際のモード別の不良率と、を比較して表示する図17に示されているようなグラフ320を表示部130に表示することも可能である。
なお、フェイルビットモード別の不良率予測結果と、実際のフェイルビットモード解析を行った際のモード別の不良率と、を比較する際には、図18の表330に示されているように、モード別不良率予測結果における各層の不良率を弁別して表示することも可能である。
なお、レビュー対象欠陥サンプリング部124は、欠陥検査結果記憶領域113及び第二のシミュレーション結果記憶領域117に記憶されているデータに基づいて、製造中のウェハから検出される欠陥のフェイルビット別の欠陥座標予測結果を、表示部130において図19に示されているようなウェハイメージ340における座標に表示することも可能である。
また、レビュー対象欠陥サンプリング部124は、実績フェイルビット解析結果記憶領域114及び予測・解析結果記憶領域118に記憶されているデータに基づいて、フェイルビットモード毎に予測された不良率、実績の不良率及び欠陥座標予測結果における座標数をまとめた図20に示すような表350を表示部130に表示することも可能である。
以上に記載した実施形態においては、シミュレーション装置100において、第一のシミュレーション実施部121とフェイルビットモード別予測解析部123によるフェイルビットモード別の歩留まり(または、不良率)の算出処理と、第二のシミュレーション実施部121とレビュー対象欠陥サンプリング部124によるフェイルビットモード別の欠陥座標の集計処理と、を行うようにしているが、これらの処理を別個の装置で行うようにすることも可能である。このような場合には、それぞれの装置については、それぞれの処理を行うために必要な装置を備えて構成することが可能である。
このように、フェイルビットモード別の歩留まり(または、不良率)の算出処理と、フェイルビットモード別の欠陥座標の集計処理と、を別個の装置で行うような場合には、例えば、実績フェイルビット解析結果記憶領域114に記憶されている実績によるフェイルビットモード別の歩留まり(または、不良率)と比較する、フェイルビットモード別の歩留まり(または、不良率)の予測値については、本実施形態により算出したものに限定されず、他の配線幅拡張法(ジオメトリ法)、モンテカルロ法及び距離測定法により算出したものを用いてもよい。
また、本実施形態で、断線不良と判定する方法については、配線幅拡張法(ジオメトリ法)、モンテカルロ法においても適宜変更して使用することができる。
以上の実施形態では、ポアソンの式を用いて予測を行っているが、負の二項分布など他の式を用いて予測することも可能である。