JP2006222118A - 半導体製品の歩留り予測方法、製造方法、ならびに歩留り予測システム - Google Patents

Abstract

【課題】 実際の製造ラインに発生する異物の程度を推定する新しい手法及びアルゴリズムによって歩留りを予測する技術、また、回路モジュールレベルの異物欠陥性不良を定量化することが可能な技術を提供する。
【解決手段】 歩留り管理システム６００において、製造ラインで流れる製品に対して、クリティカルエリア解析を利用して製品ごとの到達すべき歩留り水準を定量化する。この際、特定の製品の実績歩留りと予測歩留りとが一致するように、製造ラインの異物発生状況を推定することで、他の製品に対しての歩留り予測精度を向上させる。実績歩留りが予測歩留りに到達していない問題製品を抽出して、その問題製品における特性起因などの製品固有の不良率を推定する。
【選択図】 図８

Description

本発明は、半導体製品（半導体デバイス）の製造技術に関し、特に、コンピュータシステムにより実現される、半導体デバイスの製造ラインにおける歩留り予測手法に適用して有効な技術に関する。

近年、半導体デバイスは、多機能化と高集積化が進み、製品の高歩留りを確保することが極めて困難な状況となっている。また、市場における製品サイクルの短縮が急速に進む一方で、製造プロセスが複雑であるが故に製造ＴＡＴ（ターンアラウンドタイム）が長く、顧客の要求時期に製品を供給するためには、製造歩留りを高精度に予測し、必要数の製品着工を行う必要があるのはもちろんのこと、製造ラインの実力にあわせた適正な目標歩留りを予測・設定し、これに向けて歩留りの改善活動を継続することが求められる。特に、多品種少量製造ラインの場合、数百品種以上の製品全てに対して、本来達成すべき歩留りに到達しているか否かを判断して、限られた人的リソースを歩留り対策にどの程度かけるかと言った的確な判断が求められているが、これまで実現するための技術及びシステムがなかった。

半導体デバイスの歩留りを低下させる要因の一つに、製造プロセスにおける異物の発生が挙げられる。異物は、寸法が小さいほど大量に発生しており、デバイスの微細化と相まってこの異物起因不良による損失が避けられない状況にある。このような状況下では、異物による不良発生頻度を予測する必要がある。従来から、歩留りを予測する技術が報告されている。なかでも、異物のサイズ毎の発生頻度（異物粒径分布）、及び致命欠陥となる確率を考慮して歩留りを予測するクリティカルエリア解析という手法がある。この手法は、製造ラインあるいはプロセスで発生する異物粒径分布の実測結果と実際の設計レイアウトを用いて、異物がランダムに発生した場合の致命確率を、半導体チップ全体におけるクリティカルエリア（任意形状を有する異物（異物の座標中心）がその場所に存在したときに配線ショートなどの致命欠陥を引き起こすエリア）の面積比として求めた後、この異物のサイズ毎の致命確率と発生数との積により、歩留りを算出する手法である。このシミュレーションは各層ごとに行われ、その各層の歩留りの積により、一つのチップの歩留りを予測することができる。

一方、不良には特性不良と呼ばれる回路の出来栄え起因の不良が存在する。一般に半導体の製造プロセスでは、膜厚や配線幅といった寸法などの規格が定められているが、これが目標未達の場合、あるいは、その仕様自体が適切に定められていない場合、電子回路のクロックのタイミングが合わなかったり、所望のデータ処理速度に到達しなかったりといった不良が生じてしまう。これを特性不良と呼んでいる。製品によっては、製造プロセスの習熟度と比較して、この目標仕様が厳しすぎる、すなわち、マージン設計に尤度が無いため、歩留りが落ちこぼれるケースが生じることがあるが、電気的な検査だけでは、前述した欠陥性不良とこの特性不良との区別が困難な場合がある。プロセスとして、あるいは、設計としてマージンの狭い製品は、そのプロセスや設計を改善することにより歩留りを向上させる余地がある。特性不良などの固有の問題点を有する製品を抽出し、その製品の歩留りの改善活動に対策のための資金や人材を有効に配置することは、工場の歩留り管理に必須の技術である。

ところで、前記のような半導体デバイスの製造技術において、その問題点と解決すべき課題として以下のようなことが考えられる。

（１）電気的に不良を及ぼす異物の発生頻度が不明な点
各工程で発生する異物は、光学式検査装置などでモニタされているが、この検査装置で検出した異物が電気的（回路的）に影響を及ぼし、その製品チップが不良になるとは限らない。また、配線工程を診断するＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）などにより、電気的欠陥をモニタすることもあるが、拡散層から多層配線までを積層した製品ウェハと一部の工程のみを作り込んだＴＥＧウェハとではプロセス履歴が異なるため、製品ウェハの異物の発生状況を正確に再現することは困難である。

そこで、本発明の一つ目の目的は、実際の製造ラインに発生する異物の程度を推定する新しい手法及びアルゴリズムによって歩留りを予測する技術を提供することにある。

（２）回路モジュール毎の歩留り影響度解析
半導体を構成する主要な機能モジュールとして、例えば、データを処理するための揮発性のＲＡＭと、データを一定期間保存するための不揮発性のＦＬＡＳＨメモリとが挙げられる。歩留り改善活動においては、これらの回路モジュール毎の出来栄えを評価することは重要である。また、テスト工程においては、メモリ部の歩留り評価を行うためのテストプログラムを用いることができたり、フェイルビットマップと呼ばれる不良ビットの位置、数、そして発生の様態が検出可能であるため、メモリ部に特化した歩留り改善活動に威力を発揮する。クリティカルエリア解析は、解析エリアや対象層をメモリ部に限定すれば、この特定領域に発生する不良率についても予測可能となる。従って、メモリ部の歩留り予測結果と実際に測定した歩留りから、メモリ部の出来栄えを評価することが可能となる。一方、このメモリモジュールが他の製品にも用いられている場合は、その搭載製品の歩留りをも改善することができる。

そこで、本発明のもう一つの目的は、このような回路モジュールレベルの異物欠陥性不良を定量化することが可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明は、半導体製品の歩留り予測方法に適用され、半導体製品の設計情報であるレイアウトデータを入力するステップと、レイアウトデータの所望の層および所望の領域に仮想的にランダムに欠陥を投下して、投下した欠陥が致命的な欠陥となるか否かを評価するクリティカルエリアの解析ステップと、半導体製品の実際の歩留りを収集するステップと、実際の歩留りの対数を計算してクリティカルエリアの解析結果に基づいて両者の関係を直線近似することで製造ラインに発生する欠陥の水準を推定するステップと、推定した欠陥の水準から他の半導体製品の歩留りを予測するステップとを有することを特徴とする。

また、本発明は、半導体製品の製造方法に適用され、半導体製品の設計情報であるレイアウトデータを入力するステップと、レイアウトデータの所望の層および所望の領域に仮想的にランダムに欠陥を投下して、投下した欠陥が致命的な欠陥となるか否かを評価するクリティカルエリアの解析ステップと、半導体製品の実際の歩留りを収集するステップと、実際の歩留りの対数を計算してクリティカルエリアの解析結果に基づいて両者の関係を直線近似することで直線との乖離の生じている問題製品を抽出するステップと、抽出された問題製品に対して歩留り改善を行うステップとを有することを特徴とする。

また、本発明は、半導体製品の歩留り予測システムに適用され、半導体製品の設計情報であるレイアウトデータを入力するデータ入力部と、レイアウトデータの所望の層および所望の領域に仮想的にランダムに欠陥を投下して、投下した欠陥が致命的な欠陥となるか否かを評価するクリティカルエリアの解析部と、半導体製品の実際の歩留りを収集する実績歩留り収集部と、クリティカルエリアの解析結果に基づいて実際の歩留りを集計して両者の関係を直線近似する演算部とを有することを特徴とする。

また、本発明は、半導体製品の歩留り予測方法に適用され、半導体製品の設計情報であるレイアウトデータを入力するステップと、レイアウトデータの所望の層および所望の領域に仮想的にランダムに欠陥を投下して、投下した欠陥が致命的な欠陥となるか否かを評価するクリティカルエリアの解析ステップと、半導体製品の実際の歩留りを収集するステップと、実際の歩留りの対数を計算してクリティカルエリアの解析結果に基づいて両者の関係を直線近似することで製造ラインに発生する欠陥の水準を推定するステップと、推定した欠陥の水準とチップ内の領域ごとのクリティカルエリアの解析結果とに基づいて、指定された任意のチップ内領域における回路モジュールの歩留りを予測するステップとを有することを特徴とする。

また、本発明は、半導体製品の製造方法に適用され、半導体製品の設計情報であるレイアウトデータを入力するステップと、レイアウトデータの所望の層および所望の領域に仮想的にランダムに欠陥を投下して、投下した欠陥が致命的な欠陥となるか否かを評価するクリティカルエリアの解析ステップと、半導体製品の実際の歩留りを収集するステップと、実際の歩留りの対数を計算してクリティカルエリアの解析結果に基づいて両者の関係を直線近似することで製造ラインに発生する欠陥の水準を推定するステップと、推定した欠陥の水準とチップ内の領域ごとのクリティカルエリアの解析結果とに基づいて、指定された任意のチップ内領域における回路モジュールの歩留りを予測するステップと、回路モジュールの予測歩留りと実際の歩留りとの乖離に基づいて歩留り改善を行うステップとを有することを特徴とする。

また、本発明は、半導体製品の歩留り予測システムに適用され、半導体製品の設計情報であるレイアウトデータを入力するデータ入力部と、レイアウトデータの所望の層および所望の領域に仮想的にランダムに欠陥を投下して、投下した欠陥が致命的な欠陥となるか否かを評価するクリティカルエリアの解析部と、半導体製品の実際の歩留りを収集する実績歩留り収集部と、クリティカルエリアの解析結果に基づいて実際の歩留りを集計して両者の関係を直線近似することで製造ラインに発生する欠陥の水準を推定する欠陥水準演算部と、チップ内の領域ごとのクリティカルエリアの解析結果に基づいて回路モジュールの歩留りを算出する歩留り演算部とを有することを特徴とする。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

本発明によれば、実際の製造ラインで発生する異物の水準を算出可能なため、歩留り予測精度が向上する。これによって、真に問題を有する製品を特定することが可能となる。

また、本発明によれば、多品種少量の半導体製造ラインに流れる製品の中から、歩留りが習熟していない製品や、プロセスや設計マージンの狭い製品を簡便に抽出することができる。これによって、限られた資金と人的リソースを抽出した問題製品の対策に集中させて、効果的に工場全体の不良損失を軽減することが可能となる。

また、本発明によれば、回路モジュールレベルの歩留り評価を簡便に行うことができる。これにより、その回路モジュールを搭載した複数の製品の歩留りを改善することができる。また、同一チップ上には、この回路モジュールと同様のプロセスや同様のトランジスタを搭載した回路も存在するため、製品に搭載されたその他の回路の出来栄えをも副次的に改善することが可能となる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

本発明は、クリティカルエリア解析を利用して多品種少量製造ラインの歩留りを管理する計算機などを含むコンピュータシステムを用いて実現するものである。また、本発明では、製造ラインで流れる製品に対して、異物起因の不良率を定量化することで（すなわち、製品ごとの到達すべき歩留り水準を定量化）、残りの特性起因などの製品固有の不良率を推定し、これに基づいて不良対策すべき製品を抽出することができるようにしたものである。具体的な実施の形態は、以下のとおりである。

まず、クリティカルエリア解析の計算原理について述べる。半導体Ｓｉウェハに発生する欠陥は、スクラッチ（ウェハの研磨工程において、引っかき傷状にウェハ面内に分布する欠陥）などの特殊な場合を除けば、その形状はランダムであり、平均的には円形として扱うことができる。また、欠陥が小さいほど欠陥発生数は多い。「欠陥粒径分布」は、円形欠陥の粒径（直径）と、その発生数の関係を表す関数である。図１に欠陥粒径分布を示す。横軸は欠陥粒径ｘ、縦軸は欠陥発生密度を示している。

欠陥粒径分布Ｆ（ｘ）は、粒径のｎ乗に反比例するといわれ、

式（１）で表される。Ｄ₀は最小粒径ｘ₀以上の欠陥の総数（欠陥発生密度）、ｋは定数である。

式（１）の両辺をｘ₀から無限大まで積分すると、

式（２）が得られる。

よって、定数ｋは、

式（３）で表わせる。

従って、欠陥発生密度Ｆ（ｘ）は、

式（４）に示すような、Ｄ₀、ｘ₀、ｎを変数とした関数式として定義される。

さらに、欠陥発生密度Ｆ（ｘ）をＤ₀で割ったものを、欠陥発生確率密度関数ｆ（ｘ）とすると、

式（５）となる。ｆ（ｘ）は最小粒径ｘ₀以上の積分値が１となり、各粒径の欠陥の発生確率を表す。

直線状配線パターンに短絡不良が発生する場合の「致命確率分布」を、図２に示す。横軸は欠陥粒径ｘ、縦軸は致命確率を示している。粒径が最小配線間隔より小さい場合（Ｘ₁）、欠陥がどこに発生しても不良は発生しないため、致命確率は０となる。粒径が配線間隔以上で、大きくなるにつれて（Ｘ₂、Ｘ₃、…）、致命確率は高くなる。ある粒径（Ｘ₄）より大きくなると、欠陥がどこに発生しても不良になる。この場合、致命確率は１となる。この致命確率はクリティカルエリア（Ｃｒｉｔｉｃａｌ Ａｒｅａ）を求めることで算出できる。

ショート欠陥を例にとる。この場合の致命確率分布ｇ（ｘ）を、図３（ａ）に示す。クリティカルエリアとは、ある粒径の欠陥の中心がその場所に存在すると不良が発生してしまう領域のことである。例えば図３（ｂ）のように、クリティカルエリアの部分に欠陥が発生すると、配線間の短絡不良が発生する。それ以外の部分に同じ大きさの欠陥が発生しても不良にはならない。クリティカルエリアの部分が広いほど致命確率は高くなる。配線レイアウト面積（チップ面積）に対するクリティカルエリアの割合が致命確率となる。それぞれの欠陥粒径で同様に計算することで、致命確率分布が求まる。

致命確率の計算法は、以下の２種類の方法に大別される。まず、ジオメトリ法（図３（ｂ））では、図形処理により配線パターン部分を拡幅させ、隣接する配線との重なった部分をクリティカルエリアとする。拡幅量が欠陥粒径の半分（ｘ／２）に相当する。クリティカルエリアの面積をチップ面積で割り、致命確率を計算する。一方、モンテカルロ法（図３（ｃ））では、計算機シミュレーションで欠陥を配線パターンに投下する。投下した欠陥によって短絡不良が発生したかどうかを逐次判定する。不良になった欠陥数を、投下した欠陥数で割り、致命確率を算出する。

ここで、欠陥粒径分布Ｆ（ｘ）と、致命確率分布ｇ（ｘ）の積が意味するところを考えてみる。両関数とそれらの積を、図４に図示する。積「Ｆ（ｘ）ｇ（ｘ）」は、各粒径ごとの致命欠陥発生密度（電気的な不良になった欠陥の発生密度）を表す。これを積分した値を致命欠陥密度Ｄとすると、

式（６）となる。

θは欠陥発生密度Ｄ₀に対する致命欠陥密度Ｄの割合を示しており、本実施の形態では「平均致命率」と呼ぶことにする。θは、ある欠陥粒径分布（ｘ₀、ｎが変数）に対する配線パターンの欠陥感度（欠陥があったときの影響の受けやすさ）を表すことになる。

本実施の形態では、半導体ＬＳＩの歩留りをポアソンの式で求めることにする。同式を用いる前提は、１）歩留り算出時のチップ母数が十分大きい、２）欠陥がランダムな場所に発生する、３）致命確率が十分小さい、といったことがある。多層工程の欠陥性歩留りＹｒは、各層の歩留りＹｒ_mの積になるとして計算する。例えば配線第１層からＭ層までの配線工程全体の歩留りは、各層毎の平均致命率θ_mを計算し、

式（７）のように算出する。ここで、Ａはチップ面積、Ａｃは総クリティカルエリアであり、平均致命率θの総和とチップ面積Ａの積と定義する。

次に、不良モードに関して詳細な考え方を示す。半導体の不良には、短絡（ショート）不良だけでなく、例えば、断線（オープン）不良、層間接続穴の接続不良、ゲート酸化膜のピンホール欠陥による不良などがある。厳密に言うならば、これらのそれぞれの欠陥発生密度Ｄ₀を有しており、歩留りはこれら全てに依存する。しかし、半導体の設計レイアウトは、以下のような傾向を有する。短絡不良が発生しやすいということは、それだけ配線の密度が高いために、断線も発生しやすい。また、短絡不良が発生しやすいということは、レイアウト全体から考えると、それだけ接続穴の搭載数も多いということが言える。つまり、短絡不良の起こりやすさと、断線不良や層間接続穴の接続不良やゲート酸化膜のピンホール不良の起こりやすさは一定の相関関係にある。仮に、短絡と断線のだけの場合について考えた場合、数式として表現すると、

式（８）のようになる。

ここで、Ａｃ_SHORTとＡｃ_OPENの相関関係において、この両者の相関係数をαと仮定すると、

式（９）のように示すことができる。

これを、式（８）に代入すると、

式（１０）となる。この式によると、レイアウトの欠陥感度を短絡不良のクリティカルエリアにまとめることができ、異物の発生レベルを、短絡・断線・層間接続不良の発生比率を考慮した形にして、一つのポアソンの歩留り式で表現することが可能となる。

一方、半導体の歩留りＹ_Totalは、欠陥性歩留りＹｒ_Totalのほかに、それ以外の特性歩留りなどＹｓで決まってくる。この関係式を、

式（１１）に示す。

この式（１１）の両辺の対数をとると、

式（１２）のようになる。

以上の式（１２）のように、ランダム歩留りにポアソンモデルを適用する場合、横軸を同じ製品グループの製品毎のショート欠陥の総クリティカルエリアとし、縦軸をその各製品の歩留りの自然対数とすると、各製品のプロットが直線状に並ぶことになる。この直線の傾きは、欠陥発生密度に相当し、Ｙ切片は、製品グループに固有の、クリティカルエリアに依存しない特性歩留りなどの歩留り阻害要因の自然対数となる。ここで言う製品グループとは、同一のプロセスで製造される製品群や、同一の回路モジュールで構成される製品群などの括りでまとめたグループのことを意味する。

従来のチップ面積を横軸にとったものを図５に、クリティカルエリアを横軸にとったものを図６に示す。図６に示すように、従来の解析方法（図５）では、発見できなかった問題製品１００１，１００２が顕在化できる。直線上にない製品は、その製品固有の不良がある問題製品である。問題製品があった場合は、同一プロセス群の他の製品と比較して、その製品にのみに適用した設計手法または製造条件がないか検証し、対策する必要がある。このようにして、問題製品を抽出することにより、対策リソースの効率的な割り当てを行うことが期待できる。

図６の近似直線の描画方法について、図７を用いて説明する。まず、全てのプロットに対して最少二乗法を用いて、仮直線１００３を描画する。次に、全てのプロットの仮直線１００３からのずれ量１００４を算出する。このずれ量が予め定められた一定量（しきい値）を超える場合については、近似直線描画の対象から外す。仮に、問題製品１００１と１００２が対象外となった場合に、これらを外した上で、再度、最少二乗法により直線１００５を描画する。この直線の傾きが後述する図８の欠陥発生密度Ｄ₀４０２に相当するため、これによって欠陥発生密度Ｄ₀４０２が自動的に決まることになる。

ここまでは、Ａｃ_SHORTを横軸にとって実績歩留りのグラフを整理したが、ショートだけでなく、オープン、穴不良といったモードについてのクリティカルエリアの総和をとって横軸として、グラフを整理することも可能である。ただし、その場合、各不良モードの欠陥発生密度の比が予め必要となる。

図８は、本発明の実施の形態における半導体製品の歩留り予測システムを含む歩留り管理システムの概要を示す。

本実施の形態の歩留り管理システム６００は、設計情報入力部１００、データ保存部１１０、クリティカルエリア解析部２００、歩留り解析部３００、ＧＵＩ部４００、実績歩留り収集部５００などから構成され、外部に接続された設計データベース７００、実績歩留りデータベース８００との間でネットワーク９００を介してデータの入出力が可能となっている。

設計情報入力部１００には、設計データベース７００から得られたレイアウト情報１０１と、このレイアウト情報を補足的に説明する設計付帯情報１０２（層名層番対応表、トップセル名称、シュリンク率などから構成）などの情報を入力し、これらのデータは、データ保存部１１０で一時保存される。

クリティカルエリア解析部２００では、設計付帯情報１０２に基づいてレイアウト情報１０１の解析を行う。ここでは、各欠陥サイズごとの致命率である致命率分布曲線２０１が算出され、データ保存部１１０に保存される。

歩留り解析部３００では、致命率分布曲線２０１と歩留り管理システムのＧＵＩ部４００から入力された粒径分布パラメータｎ４０１から平均致命率θ３０１を算出する。この平均致命率θ３０１は、データ保存部１１０で保存される。

実績歩留りデータベース８００につながる実績歩留り収集部５００から、製品ごとの実績歩留り５０１を収集し、ＧＵＩ部４００において、この実績歩留り５０１から図６に示すような問題製品を顕在化させるグラフを表示させる。また、図７に示したように、当該製造プロセスで発生する欠陥の水準を推定することができる。

また、ＧＵＩ部４００から入力された欠陥発生密度Ｄ₀４０２を入力させて、平均致命率θ３０１とレイアウト情報１０１から得られるチップサイズから予測歩留り３０２を算出し、この予測歩留り３０２と実績歩留り５０１の両者を表示させ、比較することも可能である。さらに、ＧＵＩ部４００にて指定した習熟製品の指定を行うと、式（７）に基づいて、この習熟製品の実績歩留り５０１と予測歩留り３０２とが一致するように、欠陥発生密度Ｄ₀４０２を自動的に算出し、これに基づいて、他の製品についても歩留り予測を行うこともできる。

図９は、本発明の実施の形態における半導体製品の歩留り予測方法、及びそれを含む製造方法において、クリティカルエリア解析のフローチャートを示す。

ステップ１において、まず、入力データとして、解析対象となるレイアウト情報１０１、設計付帯情報１０２（層名層番対応表、トップセル名称、シュリンク率、チップサイズなどの情報から構成）などの情報を入力する。また、粒径分布パラメータｎについても読み込みを行う。

ステップ２において、次に、計算条件の読み込みを行う。レイアウト上に投下する異物の最大個数を定義した投下異物総数（ｐｍａｘ）、投下する異物の最小サイズを定義した最小異物サイズ（ｘｏ）、投下する異物の最大サイズを定義した最大異物サイズ（ｘｍａｘ）、投下する異物のサイズを大きくする際のサイズの増分を定義する異物サイズ増分（ｄｘ）、解析する層の定義（解析レベル）、異物を正多角形に定義する際の異物多角形形状等を入力しておく。

ステップ３において、前記ステップ２にて定義された解析層の順番（Ｓ）の初期値を入力する。本実施の形態では、Ｓ＝１として初期値設定する。

ステップ４において、投下する異物サイズの初期値を設定する。

ステップ５において、異物の投下個数をカウントするための異物番号の初期値を設定する。

ステップ６において、異物をレイアウト上に投下するための異物投下座標を求める。これは、予め計算機上に組み込まれた乱数発生関数により乱数を発生させ、異物を投下すべき領域内の座標を算出する。

ステップ７において、その座標に従って設定されたサイズの異物を投下する。

ステップ８において、投下した異物を介して、レイアウト上の複数の配線図形とが、ショートしたかどうかを判定し、カウントする。図形の重畳部分の有無を検出し、この重畳部分が複数の配線に対して存在するかどうかを認識することで、ショート判定を行うことができる。投下する異物の形状については、円に近いほうが計算精度は高いが、計算時間が長くなるため、要求される計算精度から、４角形、８角形など近似した形状を用いる（ステップ２にて読み込み済み）。

ステップ９及び１０において、異物番号が所定の個数だけ投下されたかを判断するために、投下異物総数に達したかどうかを判別し、満たない場合は、この異物番号を１ずつ増やして、前記ステップ６からステップ８を繰り返す。

ステップ１１において、異物番号が投下異物数と等しくなったところで、この異物サイズにおける致命確率を算出する。ステップ８にてカウントしたショート異物数を投下異物総数で除することによって、ある異物サイズにおける致命確率を求めることができる。本実施の形態では、投下異物総数を定義して、この値を特定のサイズの異物投下の停止判定に用いているが、このほか、致命確率が特定の値に収束するのを確認することにより、ステップ９の判断を代用しても良い。

ステップ１２及び１３において、異物サイズを増分（ｄｘ）だけ増加させながら、異物サイズが最大異物サイズとなるまで、以上のステップ５からステップ１１までを繰り返す。この間、異物サイズごとに致命確率をプロットすることで、致命率分布が得られる。

ステップ１４において、ステップ１で読み込んだ粒径分布パラメータｎに基づく規格化した異物粒径分布と、これまで求めた致命率分布との積の面積から平均致命率を求める。モンテカルロ法では、異物サイズがある刻み幅をもった飛び飛びの値であり、致命確率もそれに応じて不連続な値であるため、異物の粒径分布と致命確率分布との積についても、連続関数で表記できない場合が多い。この積分にあたっては、台形則、シンプソン則などの数値積分を利用する。

ステップ１５及びステップ１６において、前記のステップ４からステップ１４については、特定の解析レベル（例えば、特定の配線層、特定の解析領域など）について行う計算手続きであり、これと同様な手法によって別の解析レベルについても計算を実施し、すべての解析対象の結果が得られたところで、シミュレーションを終了させる。

続いて、回路モジュールの歩留り影響度評価に利用する例を示す。クリティカルエリア解析結果である異物致命率を、チップを複数分割したセグメントデータとして保有しておけば、製品の回路モジュールごとの歩留り影響度評価に利用できる。

図１０は、チップ内のセグメントごとの平均致命率をグレースケールで表現した図である。図１０は、ＧＵＩ部４００を介して表示される。ＧＵＩ部４００を介して、チップ内のセグメントごとの平均致命率をグレースケールで表現した画像１００６、もしくは、元々のレイアウトデータ上で、回路モジュール領域を指定することで、その領域に対応した、平均致命率と面積を計算することができる。その回路モジュールが使用している層のみのデータを抽出することによって、さらにその集計精度が向上する。

ここで求めた、面積と平均致命率とにより、その回路モジュールの歩留りを算出して、テストから得られるモジュールごとの歩留り影響度と照合することにより、その回路モジュールの出来栄えを評価することができる。

以上説明したように、本実施の形態により、実際の製造ラインで発生する異物の水準を算出可能なため、歩留り予測精度が向上する。これによって、真に問題を有する製品を特定することが可能となる。

また、多品種少量の半導体製造ラインに流れる製品の中から、歩留りが習熟していない製品や、プロセスや設計マージンの狭い製品を簡便に抽出することができる。これによって、限られた資金と人的リソースを、抽出した問題製品の対策に集中させて、効果的に工場全体の不良損失を軽減できる。

また、回路モジュールレベルの歩留り評価を簡便に行うことができる。これにより、その回路モジュールを搭載した複数の製品の歩留りを改善することができる。また、同一チップ上には、この回路モジュールと同様のプロセスや同様のトランジスタを搭載した回路も存在するため、製品に搭載されたその他の回路の出来栄えをも副次的に改善することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明は、半導体製品（半導体デバイス）の製造技術に関し、特に、コンピュータシステムにより実現される、半導体デバイスの製造ラインにおける歩留り予測手法に適用して有効である。

本発明の一実施の形態において、欠陥粒径分布を表す図である。 本発明の一実施の形態において、致命確率分布を表す図である。 （ａ），（ｂ），（ｃ）は本発明の一実施の形態において、致命確率分布の算出手法を説明する図である。 本発明の一実施の形態において、平均致命率と致命欠陥発生密度を表す図である。 本発明に対する従来技術において、チップ面積と歩留りとの関係を表す図である。 本発明の一実施の形態において、クリティカルエリアと歩留りとの関係を表す図である。 本発明の一実施の形態において、欠陥発生密度及び特性歩留りの算出方法を表す図である。 本発明の一実施の形態において、歩留り管理システムを表す図である。 本発明の一実施の形態において、クリティカルエリア解析のフローチャートを表す図である。 本発明の一実施の形態において、チップ内のセグメントごとの平均致命率を表す図である。

符号の説明

１００…設計情報入力部、１０１…レイアウト情報、１０２…設計付帯情報、１１０…データ保存部、２００…クリティカルエリア解析部、２０１…致命率分布曲線、３００…歩留り解析部、３０１…平均致命率θ、３０２…予測歩留り、４００…ＧＵＩ部、４０１…粒径分布パラメータｎ、４０２…欠陥発生密度Ｄ₀、５００…実績歩留り収集部、５０１…実績歩留り、６００…歩留り管理システム、７００…設計データベース、８００…実績歩留りデータベース、９００…ネットワーク。

Claims (6)

1. 半導体製品の設計情報であるレイアウトデータを入力するステップと、
   前記レイアウトデータの所望の層および所望の領域に仮想的にランダムに欠陥を投下して、前記投下した欠陥が致命的な欠陥となるか否かを評価するクリティカルエリアの解析ステップと、
   前記半導体製品の実際の歩留りを収集するステップと、
   前記実際の歩留りの対数を計算して前記クリティカルエリアの解析結果に基づいて両者の関係を直線近似することで製造ラインに発生する欠陥の水準を推定するステップと、
   前記推定した欠陥の水準から他の半導体製品の歩留りを予測するステップとを有することを特徴とする半導体製品の歩留り予測方法。
2. 半導体製品の設計情報であるレイアウトデータを入力するステップと、
   前記レイアウトデータの所望の層および所望の領域に仮想的にランダムに欠陥を投下して、前記投下した欠陥が致命的な欠陥となるか否かを評価するクリティカルエリアの解析ステップと、
   前記半導体製品の実際の歩留りを収集するステップと、
   前記実際の歩留りの対数を計算して前記クリティカルエリアの解析結果に基づいて両者の関係を直線近似することで前記直線との乖離の生じている問題製品を抽出するステップと、
   前記抽出された問題製品に対して歩留り改善を行うステップとを有することを特徴とする半導体製品の製造方法。
3. 半導体製品の設計情報であるレイアウトデータを入力するデータ入力部と、
   前記レイアウトデータの所望の層および所望の領域に仮想的にランダムに欠陥を投下して、前記投下した欠陥が致命的な欠陥となるか否かを評価するクリティカルエリアの解析部と、
   前記半導体製品の実際の歩留りを収集する実績歩留り収集部と、
   前記クリティカルエリアの解析結果に基づいて前記実際の歩留りを集計して両者の関係を直線近似する演算部とを有することを特徴とする半導体製品の歩留り予測システム。
4. 半導体製品の設計情報であるレイアウトデータを入力するステップと、
   前記レイアウトデータの所望の層および所望の領域に仮想的にランダムに欠陥を投下して、前記投下した欠陥が致命的な欠陥となるか否かを評価するクリティカルエリアの解析ステップと、
   前記半導体製品の実際の歩留りを収集するステップと、
   前記実際の歩留りの対数を計算して前記クリティカルエリアの解析結果に基づいて両者の関係を直線近似することで製造ラインに発生する欠陥の水準を推定するステップと、
   前記推定した欠陥の水準とチップ内の領域ごとのクリティカルエリアの解析結果とに基づいて、指定された任意のチップ内領域における回路モジュールの歩留りを予測するステップとを有することを特徴とする半導体製品の歩留り予測方法。
5. 半導体製品の設計情報であるレイアウトデータを入力するステップと、
   前記レイアウトデータの所望の層および所望の領域に仮想的にランダムに欠陥を投下して、前記投下した欠陥が致命的な欠陥となるか否かを評価するクリティカルエリアの解析ステップと、
   前記半導体製品の実際の歩留りを収集するステップと、
   前記実際の歩留りの対数を計算して前記クリティカルエリアの解析結果に基づいて両者の関係を直線近似することで製造ラインに発生する欠陥の水準を推定するステップと、
   前記推定した欠陥の水準とチップ内の領域ごとのクリティカルエリアの解析結果とに基づいて、指定された任意のチップ内領域における回路モジュールの歩留りを予測するステップと、
   前記回路モジュールの予測歩留りと実際の歩留りとの乖離に基づいて歩留り改善を行うステップとを有することを特徴とする半導体製品の製造方法。
6. 半導体製品の設計情報であるレイアウトデータを入力するデータ入力部と、
   前記レイアウトデータの所望の層および所望の領域に仮想的にランダムに欠陥を投下して、前記投下した欠陥が致命的な欠陥となるか否かを評価するクリティカルエリアの解析部と、
   前記半導体製品の実際の歩留りを収集する実績歩留り収集部と、
   前記クリティカルエリアの解析結果に基づいて前記実際の歩留りを集計して両者の関係を直線近似することで製造ラインに発生する欠陥の水準を推定する欠陥水準演算部と、
   チップ内の領域ごとのクリティカルエリアの解析結果に基づいて回路モジュールの歩留りを算出する歩留り演算部とを有することを特徴とする半導体製品の歩留り予測システム。