TWI392886B - Non-performing rate prediction method, defect rate prediction program, management method of semiconductor manufacturing apparatus, and manufacturing method of semiconductor device - Google Patents

Non-performing rate prediction method, defect rate prediction program, management method of semiconductor manufacturing apparatus, and manufacturing method of semiconductor device Download PDF

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TWI392886B
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Description

不良率預測方法、不良率預測程式、半導體製造裝置之管理方法、及半導體裝置之製造方法
本發明關於以LSI為代表的薄膜元件，在搭載1個或複數個記憶體元件的製品中，使用電性測試結果及佈局模擬結果，來辨識不良種類的方法。另外，依據上述辨識結果進行製造裝置之來歷比較，依據每一不良種類將其原因予以特定的半導體製造裝置之管理方法及使用其的半導體裝置之製造方法。
近年來，伴隨半導體元件之微細化、高微細化、高功能化，特別是功能模組中高集積度之記憶體元件之不良之種類亦變為多樣化，除各工程產生之異物引起之配線短路/斷線/層間非導通不良等異物不良以外，膜厚之於晶圓面內變動引起之配線圖案形狀不完備或電晶體動作誤差等之系統性不良(參數不良)產生之情況亦多(以下稱為特性不良)。因此，為盡快提升良品率，而將特性不良及工程別之異物不良之產生率予以定量化之下，對應於各個原因而調查製造裝置、腔室、製造條件，將不良原因予以特定、採取對策乃重要者。
記憶體元件中，習知作為不良解析解析方法之一而被廣泛使用者為，依據資料之讀/寫最小單位之每一格，判斷電路之電性良否的失效位元解析方法。不良之記憶格的影響範圍，會因為例如為字元線與位元線引起之短路，或資料線、電源線及字元線引起之短路等，所產生之異物之大小及產生之位置而有所不同，因此於失效位元解析中，對應於彼等不良格之產生區域將產生之不良，以單一位元不良、配對位元不良、字元線不良等之失效位元模態予以定義。如此則，由失效位元模態(fail bit mode)之產生率，可以推斷在那一層之那一配線上產生何種程度之大小之異物，關於該定量化方法，有以下之方法被報告(專利文獻1)。
失效位元模態別之不良率，假定泊松(Poisson)之良品率預測模型時可由式(1)來表示。
其中，D0Layern 表示工程別之異物數，FFBMm 表示失效位元模態別之不良率，AcFBMm_Layern 表示工程別失效位元模態別之異物感度θFBMm_Layern 與記憶體元件之面積A之累積值、亦即關鍵區域。失效位元模態別之異物感度θFBMm_Layern ，係由每一配線組合之異物感度θ配線之組合_Layern 算出。每一配線組合之異物感度θ配線之組合_Layern ，可以由：藉由事先針對電源/資料線等之配線名定義而成的各工程之設計佈局假設投入異物而判斷致命異物的模擬所算出的每一異物大小(尺寸)、每一配線組合之致命機率分布g(x)配線之組合_Layern ，與式(2)所示每一異物尺寸之產生機率之表示用的異物產生機率函數f(x)之積之和而予以算出(式(3))。
其中，式(2)之n為粒徑分布參數，X0為最小缺陷尺寸。不良配線之組合知道的話，可以定義所引起之失效位元模態，因此由工程別每一配線組合之異物感度θ配線之組合_Layern ，由式(4)，可算出工程別失效位元模態別之異物感度θFBMm_Layern 。
其中，N表示成為任意之失效位元模態的配線組合之總數。將對該θFBMm_Layern 累算記憶體元件之面積而算出的關鍵區域AcFBMm_Layern 與失效位元模態別之實績不良率FFBMm 代入式(1)，解出逆行列而算出工程別之異物數。
專利文獻1：美國專利申請第6701477(B1)號說明書
但是，上述失效位元解析方法之定量化方法之中，晶圓別之特性不良率與各工程之異物數若能以良好精確度予以定量化，則可以針對例如特性不良產生較多之晶圓和非如此之晶圓之製造來歷予以比較等，依據不良之每一種類予以區分，調查其原因，可以加速個別之不良之原因之追究、採取對策。
但是，上述方法係基於失效位元實績不良率全部由異物不良所決定之假設，因而無法執行特性不良率之定量化，在特性不良與異物不良均產生之晶圓中，工程別之異物不良率之推斷精確度變低之問題存在。
本發明有鑑於上述問題，代表性之目的在於提供可以高精確度預測晶圓別之特性不良率與工程別之異物不良率的預測方法與程式，以及依據上述預測而辨明的晶圓別之特性不良與工程別之異物不良之產生率之差異，來探究原因的半導體製造裝置之管理方法，及使用其之半導體裝置之製造方法。
本發明上述及其他目的及特徵可由本說明書之記載及圖面予以理解。
本發明之代表性概要簡單說明如下。
亦即，代表性之概要為，取得失效位元模態別之實績不良率與工程別失效位元模態別之關鍵區域；使用全部失效位元模態、或者除去任意失效位元模態以外的失效位元模態別之實績不良率，與工程別失效位元模態別之關鍵區域，來算出工程別之異物數；使用工程別之異物數，來算出工程別之異物不良率以及失效位元模態別之異物不良率；依據失效位元模態別之異物不良率與失效位元模態別之實績不良率，來算出任意失效位元模態之特性不良率。
具體言之為，如下之藉由晶圓別之特性不良率與工程別異物數之推斷而成的半導體裝置之管理系統為有效。亦即，以薄膜製品搭載之1個或複數個記憶體元件為對象，在除去產生特性不良之失效位元模態以外之其他失效位元模態中，以使用工程別失效位元模態別之關鍵區域及晶圓別之異物數之初期值進行預測而成的失效位元不良率與實績不良率之乖離成為最小的方式，來進行工程別之異物數之校準，以由該工程別之異物數算出的不良率作為異物不良率，將其與實績不良率間之乖離設為特性不良率而予以定量化，以具備上述特徵之記憶體元件區域為對象的模態別不良率預測方法以及薄膜製品之記憶體元件之不良率預測方法及程式。
另外，於薄膜製品之記憶體元件中，具有上述特性不良率與工程別之異物不良率之算出結果的記憶部，及對象晶圓之製造來歷之輸入部，及比較上述對象晶圓之製造來歷之運算部，及上述比較結果之表示/輸出部，針對藉由上述預測方法判明之晶圓別之特性不良與工程別之異物不良之產生率之差異，藉由製造來歷比較而予以判明為其特徵的半導體製造裝置之管理方法及其系統以及使用其之半導體裝置之製造方法。
 (實施發明之最佳形態)
以下參照圖面說明本發明之實施形態。又，實施形態說明之全圖中同一構件原則上附加同一符號，並省略重複說明。
(實施形態之概要)
圖1為本發明實施形態之半導體製造裝置之管理系統100概略圖。如圖所示，本實施形態之管理系統100，係具備：記憶部110；運算部120；輸入部130；及顯示/輸出部140。於記憶部110，係具備：製造來歷記憶區域111；關鍵區域記憶區域112；工程診斷TEG結果記憶區域113；製品/TEG測試結果記憶區域114；及解析結果記憶區域115。運算部120係具備：特性不良/工程別異物不良率預測部121；及晶圓來歷比較部122。
該管理系統100係使用電腦來構築，記憶部110係由HDD或記憶體等之裝置，運算部120係由CPU等之裝置，輸入部130係由鍵盤或滑鼠等之裝置，顯示/輸出部140係由顯示器或印表機等之裝置予以實現。運算部120之特性不良/工程別異物不良率預測部121及晶圓來歷比較部122，係藉由CPU執行HDD等所記憶之包含不良率預測程式與來歷比較程式的管理程式予以實現。
特性不良/工程別異物不良率預測部121，係由記憶部110取得失效位元模態別之實績不良率與工程別失效位元模態別之關鍵區域，使用該取得之失效位元模態別之實績不良率與工程別失效位元模態別之關鍵區域，來算出特性不良率與工程別之異物不良率者。晶圓來歷比較部122，則是依據由特性不良/工程別異物不良率預測部121算出之特性不良率與工程別之異物不良率之產生比率，對晶圓別之製造來歷進行比較，算出不良嫌疑之製造裝置及製造條件者。
於本實施形態之管理系統100，係被連接針對晶圓製造包含記憶體元件的功能模組之各製造工程的半導體製造裝置，或於各製造工程測試包含記憶體元件的功能模組的測試裝置等，由半導體製造裝置對記憶部110之製造來歷記憶區域111傳送製造來歷。另外，由測試裝置對工程診斷TEG結果記憶區域113傳送工程診斷TEG結果，對製品/TEG測試結果記憶區域114傳送製品TEG測試結果。
於製造來歷記憶區域111，係針對晶圓別被保存使用裝置、裝置參數、製造條件等資訊作為晶圓之製造來歷。例如於微影成像技術工程，係被進行阻劑塗敷、預烘乾、曝光等之處理，彼等處理時之裝置之內部溫度、壓力等裝置參數或製造條件及使用之裝置相關的資訊係依據晶圓別被保存。
於關鍵區域記憶區域112，係被保存有：藉由事先針對配線名定義而成的設計佈局假想以隨機方式投入複數個異物的模擬所算出的記憶體模組之工程別失效位元模態別之關鍵區域、或功能模組之工程別之關鍵區域等資訊。
於工程診斷TEG結果記憶區域113，係被保存有各晶圓之工程診斷結果。於製品/TEG測試結果記憶區域114，係被保存有對應於每一測試條件之各晶圓之測試結果。於解析結果記憶區域115，係被保存有失效位元解析結果。
藉由本實施形態之半導體製造裝置之管理系統100，可實現包含不良率預測方法及來歷比較方法的半導體製造裝置之管理方法，使用該管理方法來實現半導體裝置之製造方法。例如針對前次製造之半導體裝置(包含記憶體元件的功能模組被製造而成的元件)實施不良率預測方法及來歷比較，將該結果反應於下次以後製造之半導體裝置，如此則，有助於提升半導體裝置之良品率。
記憶體元件之記憶體部，係將稱為格(cell)的電晶體動作之最小單位以縱橫重複配置之構造，例如配置於1格內之電晶體間之連接配線彼此短路時，會成為1格內之不良，而對同一方向之格共通供給電流的字元線與電源線短路時，該同一線上之全部格成為不良等等依據不良原因/位置來表示特徵之不良圖案。因此，在製造時之電性良否判斷測試之1之失效位元解析之中，藉由將格之良否判斷結果作為失效位元模態予以分類，則可由各失效位元模態之產生率推斷出那一工程之不良以何種程度產生。
其中，特性不良，以及各工程之異物不良引起之失效位元模態別之不良產生比率，係如圖2所示各為不同，因此，於特性不良/工程別異物不良率預測部121，係利用該產生比率之差異，針對特性不良率與工程別之異物不良率予以定量化。於圖2之例表示特性不良、工程X、Y、Z之異物不良引起之失效位元模態之產生比率。各失效位元模態，係如後述之圖3所示，模態A表示單一位元模態之單一位元不良，模態B表示成對位元不良，模態C表示X方向線不良，模態D表示Y方向線不良。
以下依據實施形態具體說明包含將該特性不良率與工程別之異物不良率予以定量化的方法等在內之本發明之特徵。又，以下說明之各實施形態中，並非互為無關係者，一方為另一方之一部分或全部之變形例、詳細、補充說明等之關係存在，可將各實施形態任意組合予以實現。
(第1實施形態)
以下參照圖3～5說明使用上述圖1所示半導體製造裝置之管理系統100之第1實施形態。
失效位元模態別之異物不良率係如上述，可將工程別失效位元模態別之關鍵區域AcFBMm_Layern 與工程別之異物數D0Layern 代入式(1)而算出，但是，特性不良之原因依各晶圓而有可能不同，因此難以模型化。因此，首先考慮，由除去特性不良產生之失效位元模態(圖3之模態A)以外的其他失效位元模態(圖3之模態B、C、D)，算出工程別之異物數D0Layern ，將該結果代入式(1)而算出失效位元模態別之異物不良率FFBMm ，作為其與實績不良率fFBMm 之差而將特性不良率予以定量化之方法。
亦即，首先，如圖4之12101所示，將由事佈局模擬所算出的工程別失效位元模態別之關鍵區域AcFBMm_Layern 、及任意之工程別之異物數D0Layern (初期值)代入式(1)，算出失效位元模態別之異物不良率FFBMm 之初期值。其中，工程別之異物數D0Layern (初期值)，可使用工程診斷TEG結果，或亦可設定任意之值。之後，將包含特性不良的失效位元模態設為對象外，針對其他之失效位元模態別，藉由式(5)將實績不良率fFBMm 與預測不良率FFBMm 之乖離之大小，換算為異物數D0FBMm_fbmm 而算出，選出該值成為最大的失效位元模態。
其中，D0FBMrn_fbmm 係將任意之失效位元模態之實績不良率與預測不良率之乖離換算成為異物數之值，AcFBMm 係任意之失效位元模態之關鍵區域，FFBMm 係任意之失效位元模態之預測不良率，fFBMm 係實績失效位元不良率。作為D0FBMm_fbmm 之算出方法，亦可如式(6)所示針對工程別設定任意之附加權值係數wLayern ，或如式(7)所示設定任意之係數k、k’。
於圖4之12101之例，選出失效位元模態D(FBMD)作為乖離最大之失效位元模態。於該失效位元模態D，預測不良率較好是實績不良率為大，因此，使用式(8)將失效位元模態D之不良產生之工程Y(LayerY)與工程Z(LayerZ)之異物數之初期值，變更為使實績不良率與預測不良率一致的異物數。
其中，D0LayerY0 、D0LayerZ0 分別表示異物數之初期值，D0FBMD_fbmD 表示藉由式(5)、式(6)或式(7)算出之失效位元模態D之乖離分之異物數，AcFBMD_LayerY 表示工程Y之失效位元模態D之關鍵區域，AcFBMD_LayerZ 表示工程Z之失效位元模態D之關鍵區域，wLayerY 、wLayerZ 表示於式(6)或式(7)設定之工程Y、Z之附加權值係數，使用式(5)時係將wLayerY 、wLayerZ 設為1。於式(8)將全部工程之異物數D0為正值設為限制條件，成為負值時可考慮例如以下之(i)、(ii)之處理。
(i)在成為負值之時點結束重複計算。
(ii)進行和第2大乖離之失效位元模態之校準，在異物數成為負值時進行和第3大乖離之失效位元模態之校準，如此而算出異物數成為正的失效位元模態之中乖離最大的失效位元模態。不論使用那一失效位元模態異物數均成為負的工程存在時結束重複計算。
針對失效位元模態D之不良產生之工程Y、工程Z之異物數加以變更時，其他模態A、B、C之工程Y、Z之不良率亦會變化，因此，如12102所示，全部失效位元模態之預測不良率與實績不良率之乖離亦變化，選出新的失效位元模態B作為乖離最大的失效位元模態。於失效位元模態B(FBMB)，實績不良率係大於預測不良率，因此使用式(9)來針對失效位元模態D之不良產生之工程X、工程Y、工程Z之異物數D0LayerX 、D0LayerY 、D0LayerZ 加以變更。
其中，D0LayerX1 、D0LayerY2 、D0LayerZ2 分別表示校準後之工程X、工程Y、工程Z之異物數，D0LayerX0 表示工程X之異物數之初期值，D0LayerY1 、D0Layerz1 表示藉由式(8)針對失效位元模態D予以校準後之工程Y與工程Z之異物數，D0FBMB_fbmB 表示藉由式(5)、式(6)、或式(7)算出之失效位元模態B之乖離分之異物數，AcFBMB_LayerX 、AcFBMB_LayerY 、AcFBMB_LayerZ 表示工程X、工程Y、工程Z之失效位元模態B之關鍵區域。如上述說明，在事先設定之收斂條件(設定次數或乖離量之臨限值等)為止重複進行異物數之校準(12101～12103)。之後，將重複進行校準之每一次算出之異物數代入式(1)，如此而算出被算出之失效位元模態別之預測不良率與實績不良率之乖離之合計值，選出該乖離成為最小的工程別之D0Layern ，將其代入式(10)可以算出工程別之異物不良率FLayern ，另外，作為使用異物數D0Layern 之預測不良率與實績不良率之差而將特性不良予以定量化(12104)。
其中，AcFBMm_Layern 表示任意工程n之失效位元模態別m之關鍵區域，D0Layern 表示任意工程n之異物數，FLayern 表示任意工程n之異物不良率。
含有多數特性不良之失效位元不良模態處於不明情況下，首先，推論除去失效位元模態A以外之工程別之異物數D0(12101、12102)，之後，推論除去失效位元模態A以外之工程別之異物數D0(12103)，如此般一次變更1個或複數個除去之失效位元模態來算出異物數，將個別之異物數代入式(1)，而算出失效位元模態別之預測不良率，選擇除外之失效位元模態以外的實績不良率與預測不良率之乖離之合計成為最小之組合即可。
圖5表示第1實施形態之流程圖，用於定量化特性不良率與工程別之異物不良率。該特性不良率與工程別之異物不良率之定量化用的流程圖，係以特性不良/工程別異物不良率預測部121為主體之處理，其藉由執行管理程式包含之不良率預測程式而予以實現。
(圖5之步驟200)首先，於計算參數之設定，由製品/TEG測試結果記憶區域114選擇解析對象晶圓(亦可使用批次平均值、指定期間之平均值)之失效位元解析結果。另外，由關鍵區域記憶區域112取得對象製品之工程別失效位元模態別之關鍵區域AcFBMm_Layern 。另外，由工程診斷TEG結果記憶區域113取得各工程之平均異物數D0Layern 之初期值。初期值之D0Layern 亦可設定任意之值。
(圖5之步驟201)將上述步驟200取得之關鍵區域AcFBMm_Layern 與異物數D0Layern 代入式(1)，算出(預測)失效位元模態別之不良率。
(圖5之步驟202)由上述步驟200取得之失效位元模態別之實績不良率之中，選擇產生特性不良之失效位元模態。事先知道產生特性不良之失效位元模態時，直接指定失效位元模態，不知道之情況下自動選出設為對象之任意之失效位元模態。
(圖5之步驟203)於上述步驟202以外之失效位元模態，算出上述步驟200之失效位元實績不良率(實績值)與上述步驟201之失效位元預測不良率(預測值)間之乖離之合計值，記憶於解析結果記憶區域115。
(圖5之步驟204)於上述步驟202以外之失效位元模態選出實績不良率與預測不良率間之乖離成為最大之失效位元模態。存在著選出不良率之乖離成為最大之失效位元模態，或藉由式(5)、式(6)、或式(7)算出之異物數D0FBMm_fbmm 之乖離成為最大之失效位元模態。
(圖5之步驟205)於上述步驟204選出之失效位元模態，使實績不良率與預測不良率成為一致而使用式(8)、或式(9)算出該工程之異物數。
(圖5之步驟206)判斷上述步驟205算出之該工程之異物數D0Layern 全為正值否。為正值(Y)時進入步驟207，不是正值(N)時，(i)結束重複計算，進入步驟201，除(i)以外，(ii)回至步驟204，選出實績不良率與預測不良率間之乖離為第2大之失效位元模態，進行步驟205～206，不論使用那一失效位元模態異物數D0Layern 均為負值時，進入步驟210之方法亦存在。
(圖5之步驟207)將上述步驟205算出之異物數代入式(1)，再度計算全部失效位元模態之預測不良率。
(圖5之步驟208)算出：在上述步驟207進行再度計算之失效位元模態別之預測不良率之中，產生上述步驟202所指定特性不良的失效位元模態以外的失效位元模態之實績不良率與預測不良率之乖離之合計值，將其記憶於解析結果記憶區域115。
(圖5之步驟209)判斷自上述步驟204至步驟208所事先設定之乖離量(或重複次數)為止完了否。完了(Y)時進入步驟210，未完了(N)時重複步驟204至步驟209。
(圖5之步驟210)於上述步驟202自動決定特性不良之對象之失效位元模態時，判斷設為對象的任意之失效位元模態之計算全部完了否。完了(Y)時進入步驟211，未完了(N)時回至步驟202，選擇次一設為對象之失效位元模態，重複步驟203至步驟210。
(圖5之步驟211)選出上述步驟203及步驟208記憶之預測不良率與實績不良率間之乖離之合計值之中，乖離成為最小時之工程別之異物數，將其記憶於解析結果記憶區域115。
(圖5之步驟212)將上述步驟211選出之工程別之異物數代入式(10)，計算工程別之異物不良率。另外，使用上述步驟211選出之工程別之異物數，來算出步驟202指定之特性不良之對象模態失效位元模態之不良率，算出特性不良率作為其與實績不良率間之乖離，將彼等結果記憶於解析結果記憶區域115。
(圖5之步驟213)判斷解析對象之全部晶圓之計算完了否。完了(Y)時結束，未完了(N)時回至步驟200，選擇次一解析對象晶圓，重複步驟201至步驟213。
(第2實施形態)
以下參照圖6～7說明使用上述圖1所示半導體製造裝置之管理系統100之第2實施形態。
參照圖6說明將特性不良率與工程別之異物不良率予以定量化之第2實施形態。首先，由將產生特性不良之失效位元模態(圖6為模態A)予以除去後的其他之失效位元模態(圖6為模態B、C、D)之中，選出實績不良率與預測不良率間之乖離成為最大的失效位元模態D，進行關連工程之異物數之校準。於第2實施形態，此時，使用工程別之異物數D0Layern ，亦進行邏輯部、記憶體部等功能模組及晶片全體之良品率預測，進行彼等之預測結果與晶片全體、邏輯部、記憶體部之實績不良率間之比較。
如此則，例如即使失效位元模態別之實績不良率與預測不良率間之乖離變小情況下，如12113般理應未產生特性不良之邏輯部之預測不良率成為遠大於實績不良率之值時，可以確認異物數D0Layern 之推斷精確度有問題等、亦即可以確認使用失效位元模態算出之異物數D0Layern 之妥當性，因此可以提升預測精確度。如上述說明，針對使用未含有特性不良的失效位元模態之異物數進行校準(12111～12113)，由彼等結果之中，如12114所示，以未含有特性不良的失效位元模態、以及未含有特性不良的功能模組之實績不良率與預測不良率間之乖離成為最小時的不良率作為異物不良率，以其與實績不良率間之乖離設定為特性不良率。
圖7為將特性不良率與工程別之異物不良率予以定量化之第2實施形態之流程圖。將該特性不良率及工程別之異物不良率予以定量化之流程，係以特性不良/工程別異物不良率預測部121為主體之處理。
(圖7之步驟300)首先，於計算參數之設定，由製品/TEG測試結果記憶區域114選擇解析對象晶圓(亦可使用批次平均、指定期間之平均值)之失效位元解析結果，及晶片全體、邏輯部、記憶體部等每一功能模組之探針測試結果。該測試結果可使用機能不良等之每一不良範疇之不良率，或針對變更電源電壓、溫度等之測試條件而成的複數個實績不良率加以比較亦可。此情況下，可以界定特性不良之原因屬於那一不良範疇、或者在那一測試條件那一條件產生，因此可以有效探究特性不良原因。之後，由關鍵區域記憶區域112取得對象製品之工程別失效位元模態別之關鍵區域AcFBMm_Layern ，及針對晶片全體、邏輯部、記憶體部等每一功能模組取得工程別之關鍵區域Acmod. i_Layern 。另外，由工程診斷TEG結果記憶區域113取得各工程之平均異物數D0Layern 之初期值。初期值之D0Layern 亦可設定任意之值。
(圖7之步驟301)將上述步驟300取得之關鍵區域AcFBMm_Layern 與異物數D0Layern 代入式(1)，預測失效位元模態別之不良率。另外，使用式(11)算出晶片全體、邏輯部、記憶體部等每一功能模組之不良率。
其中，Acmod. i_Layern 為功能模組之工程別之關鍵區域，D0Layern 為工程別之異物數，Fmod. i 為功能模組之不良率。
(圖7之步驟302)由上述步驟300取得之失效位元模態別之實績不良率之中，選出產生特性不良之失效位元模態與功能模組。事先知道產生特性不良之失效位元模態時，直接指定失效位元模態，不知道時自動選出設為對象之任意之失效位元模態。
(圖7之步驟303)針對上述步驟302以外之失效位元模態，算出上述步驟300之失效位元實績不良率(實績值)與上述步驟301之失效位元預測不良率(預測值)，與上述步驟302指定之包含特性不良的功能模組以外之功能模組的不良率與實績不良率間之乖離之合計值，作為初期值之乖離而記憶於解析結果記憶區域115。
(圖7之步驟304)於上述步驟202以外之失效位元模態選出實績不良率與預測不良率間之乖離成為最大之失效位元模態。會有選出不良率之乖離成為最大之失效位元模態之情況，或選出由式(5)、式(6)、或式(7)所算出之異物數D0FBMm_fbmm 之乖離為最大之失效位元模態之情況存在。
(圖7之步驟305)於上述步驟304所選出之失效位元模態，使實績不良率與預測不良率成為一致而使用式(8)、或式(9)算出該工程之異物數。
(圖7之步驟306)判斷上述步驟305算出之該工程之異物數D0Layern 全為正值否。為正值(Y)時進入步驟307，不是正值(N)時，(i)結束重複計算之後進入步驟311。除(i)以外，(ii)回至步驟304，選出實績不良率與預測不良率間之乖離為第2大之失效位元模態，進行步驟305～306，不論使用那一失效位元模態異物數D0Layern 均為負值時進入步驟310之方法亦存在。
(圖7之步驟307)使用上述步驟305算出之異物數，再度計算全部失效位元模態之預測不良率，及晶片全體、邏輯部、記憶體部等功能模組之不良率。
(圖7之步驟308)算出：在上述步驟307進行再度計算之預測不良率之中，包含上述步驟302所指定特性不良的失效位元模態以外的失效位元模態之預測不良率與實績不良率間之乖離，和包含上述步驟302所指定特性不良的功能模組以外的功能模組之不良率與實績不良率間之乖離的合計值，將其記憶於解析結果記憶區域115。
(圖7之步驟309)判斷自上述步驟304至步驟308所事先設定之重複次數(或臨限值條件)為止完了否。完了(Y)時進入步驟310，未完了(N)時重複步驟304至步驟309。
(圖7之步驟310)於上述步驟302以自動方式決定特性不良之對象之失效位元模態時，判斷設為對象的任意之失效位元模態之計算全部完了否。完了(Y)時進入步驟311，未完了(N)時回至步驟302，選擇次一設為對象之失效位元模態，重複步驟303至步驟310。
(圖7之步驟311)選出上述步驟303及步驟308所記憶之預測不良率與實績不良率間之乖離之合計值之中，乖離成為最小者，將該工程別之異物數代入式(10)，而預測工程別之異物不良率。
(圖7之步驟312)使用上述步驟311所選出之工程別之異物數，來算出全部失效位元模態之預測不良率，作為其與實績不良率間之乖離而算出特性不良率。
(圖7之步驟313)將上述步驟311所算出之工程別之異物數算出結果，與上述步驟312所算出之作為預測不良率與實績不良率間之乖離的特性不良率，記憶於解析結果記憶區域115。
(圖7之步驟314)判斷解析對象之全部晶圓之計算完了否。完了(Y)時結束，未完了(N)時回至步驟300，選擇次一解析對象晶圓，重複步驟301至步驟313。
(第3實施形態)
以下參照圖8說明使用上述圖1所示半導體製造裝置之管理系統100之第3實施形態。
依據本發明，在上述第1實施形態及第2實施形態所示算出特性不良率與工程別之異物不良率的方法之中，設為對象之記憶體元件，係可同時使用如圖8(i)之圖形c與(ii)之圖形c’、(i)之圖形d與(ii)之圖形d’所示不同尺寸之佈局，或如圖8(iii)所示不同之形狀佈局的複數個記憶體元件等。此情況下，如式(12)所示，每一記憶體之關鍵區域AcMem. i_FBMm_Layern 、AcMem. ii_FBMm_Layern 、AcMem. iii_FBMm_Layern 與實績失效位元不良率FMem. i_FBMm 、FMem. ii_FBMm 、FMem. iii_FBMm 間之關係式會成立，因此，可活用於工程別之異物數D0Layern 之算出的參數會增加，可提升異物數推斷精確度。
(第4實施形態)
以下說明使用上述圖1所示半導體製造裝置之管理系統100之第4實施形態。
在上述第1～第3實施形態，在不包含特性不良的失效位元模態中，係於全部異物數成為正之值之條件範圍內探詢算出失效位元模態別之實績不良率與預測不良率間之誤差最小的異物數，但是該異物不良率之算出，亦可使用例如式(13)所示線性計畫法使實績不良率與預測不良率之誤差e’成為最小而算出工程別之異物數D0Layern 的方法，或使用最小平方法(least square method)、多重回歸(multiple regression)、逆行列計算之方法。其中，式(13)之變數係e’FBMm 、D0Layern 。
(第5實施形態)
以下參照圖9～12說明使用上述圖1所示半導體製造裝置之管理系統100之第5實施形態。
依據上述第1～第4實施形態依各晶圓別被算出的特性不良率與工程別之異物不良率，係可將例如圖9所示圖表300顯示於顯示/輸出部140。該圖表300之結果之中，批次A、B、C之晶圓1、2、3之特性不良率及工程X、Y、Z不良率之例之中，可以確認各批次之晶圓2之特性不良率高，因此，由製造來歷記憶區域111取得表示於圖表300之全部晶圓之製造來歷，於晶圓來歷比較部122藉由比較晶圓2與其以外之晶圓之裝置來歷，而可以將特性不良之嫌疑原因，收斂於僅於晶圓2被共通使用之裝置或腔室、製造條件、或者特徵之製造參數。
另外，可將圖10所示圖表310顯示於顯示/輸出部140。該圖表310之結果，係於圖表300，針對批次A、B、C之晶圓別1、2、3算出之特性不良率及工程X、Y、Z不良率，將各個平均值及標準偏差予以顯示之圖表。可以界定任意晶圓中之平均之特性不良率及工程別之不良率，以及變動較大的不良，因此，可以抽出應被施予重點對策之不良，可以確認該不良之晶圓別之產生率。
於圖9，作為特性不良之嫌疑原因侷限於被抽出的唯一之晶圓2所共通使用之裝置或腔室、製造條件、或者特徵之製造參數時，可將例如圖11所示圖表320顯示於顯示/輸出部140。於圖11之例之中，晶圓1係於工程X＿處理a之裝置a-1之腔室A與工程X＿處理b之裝置b-1之腔室A被處理，晶圓2係於工程X＿處理a之裝置a-1之腔室B與工程X＿處理b之裝置b-1之腔室A被處理，晶圓3係於工程X＿處理a之裝置a-1之腔室A與工程X＿處理b之裝置b-2之腔室C被處理時，作為特性不良之嫌疑原因，可以局限於僅有晶圓2共通使用之工程X＿處理a之裝置a-1之腔室B。另外，工程X＿處理b之裝置b-1之腔室A，除晶圓2以外亦被使用於晶圓1，因此不予以界定為特性不良之嫌疑原因。
圖12表示，在本實施形態之半導體製造裝置之管理系統中，依據特性不良/工程別異物不良率預測部121算出之晶圓別(批次別)之特性不良率與工程別之異物不良率之結果，來檢測出成為不良原因的製造裝置、腔室、製造條件用的流程圖之實施形態。該檢測出成為不良原因的製造裝置、腔室、製造條件用的流程，係以藉由執行管理程式包含之來歷比較程式而予以實現的晶圓來歷比較部122為主體之處理。
(圖12之步驟400)依據特性不良/工程別異物不良率預測部121算出之晶圓(批次、指定期間)別之特性不良率與工程別之異物不良率之結果，來選擇解析對象晶圓。此時，依據特性不良率高的晶圓與低的晶圓、對象工程之異物不良率高的晶圓與低的晶圓的方式，進行應該究明之不良原因別之晶圓之選定。
(圖12之步驟401)由製造來歷記憶區域111取得上述步驟400所選擇晶圓相關之製造來歷資料。
(圖12之步驟402)針對上述步驟401取得之晶圓別之製造來歷，進行上述步驟400之群組別之差異解析，將比較結果記憶於解析結果記憶區域115，另外，將結果顯示於顯示/輸出部140。
(圖12之步驟403)判斷上述步驟400指定之全部不良原因之解析完了否，完了時(Y)結束處理，未完了時(N)重複進行步驟402～403。
(實施形態之效果)
依據上述實施形態，使用其他失效位元模態之關鍵區域與工程別之任意異物數，進行預測、計算失效位元不良率與實績不良率間之乖離，算出將該乖離予以最小化的異物數，以由該工程別之異物數所算出之不良率作為異物不良率，以該異物不良率與實績不良率間之乖離作為特性不良率而予以定量化，其中上述其他失效位元模態，係指除去產生特性不良之失效位元模態者。
另外，依據上述特性不良率與工程別之異物不良率之算出結果，例如將設為對象的不良之產生率高的晶圓與低的晶圓等，區分不良原因、比較其之製造來歷，如此則可以究明設為對象之不良的原因裝置、腔室、製造條件。
亦即，近年來，隨配線間距之微細化進展，特性不良之產生率亦增大，該特性不良係和裝置內隨機產生之異物引起之不良不同，各晶圓別之產生原因或產生率之變動亦較大，因此將晶圓1片1片之產生率予以定量化，而設定與其原因究明之連結關係乃重要者。但是，習知方法僅能定量化工程別之異物不良率，而且係將產生之不良全假設為異物不良，因此對於特性不良之產生率高的晶圓其之預測精確度變低之問題存在。
相對於此，本實施形態中，可依晶圓別高精確度地算出特性不良率以及工程別之異物不良率，因此非常有效。另外，依據該結果獲得之晶圓別之不良原因，實施製造來歷之比較分析，如此則可以究明設為對象的不良之產生率高的晶圓與低的晶圓之間的，製造裝置、腔室、製造條件之差異。其對於不良要因之早期解明乃至於記憶體元件之良品率提升會有貢獻。
如上述說明，依據本實施形態，可依據設為對象的失效位元解析結果類別，高精確度地進行特性不良率與工程別之異物不良率之定量化，因此，藉由將本方法適用於複數晶圓，則依據不良原因類別之不良率之差異，可進行製造裝置或製造條件之比較分析，藉由原因究明之加速將有助於良品率之垂直提升。
以上係依據實施形態具體說明本發明，但本發明並不限定於上述實施形態，在不脫離其要旨情況下可做各種變更實施。
例如於上述實施形態中，說明半導體製造裝置之管理系統100之例，但本發明可作為包含以下範疇之技術予以理解。
(1)以特性不良/工程別異物不良率預測部121為主體的不良率預測方法，實現該不良率預測方法的不良率預測程式、甚而以特性不良/工程別異物不良率預測部121為構成要素予以包含的不良率預測系統。
(2)以晶圓來歷比較部122為主體的來歷比較方法，實現該來歷比較方法的來歷比較程式、甚而以晶圓來歷比較部122為構成要素予以包含的來歷比較系統。
(3)組合(1)與(2)，以特性不良/工程別異物不良率預測部121及晶圓來歷比較部122為主體的半導體製造裝置之管理方法，實現該管理方法的管理程式、甚而以特性不良/工程別異物不良率預測部121及晶圓來歷比較部122為構成要素予以包含的半導體製造裝置之管理系統。
(4)使用(3)之半導體製造裝置之管理方法的半導體裝置之製造方法，以半導體製造裝置之管理系統為構成要素予以包含的半導體裝置之製造系統。
 (產業上可利用性)
本發明可利用於，在搭載有以LSI為代表的薄膜元件，搭載有1個或複數個記憶體元件的製品中，使用電氣之測試結果及佈局模擬結果，來辨識不良種類的方法，或依據該辨識結果進行製造裝置之來歷比較，依據不良之種類別來界定其原因的半導體製造裝置之管理方法以及使用其之半導體裝置之製造方法。
(發明效果)
本發明之代表性效果簡單說明如下。
亦即，依據代表性者所能獲得之效果為，可依據對象之每一失效位元解析結果，高精確度針對特性不良率與工程別之異物不良率進行定量化。因此，藉由本方法之適用於複數晶圓，可針對晶圓別，依據每一不良原因之不良率之差異進行製造裝置或製造條件之比較解析，可以加速原因之探究，有助於良品率之垂直提升。
100．．．半導體製造裝置之管理系統
110．．．記憶部
111．．．製造來歷記憶區域
112．．．關鍵區域記憶區域
113．．．工程診斷TEG結果記憶區域
114．．．製品/TEG測試結果記憶區域
115．．．解析結果記憶區域
120．．．運算部
121．．．特性不良/工程別異物不良率預測部
122．．．晶圓來歷比較部
130．．．輸入部
140．．．顯示/輸出部
圖1為本發明實施形態之半導體製造裝置之管理系統概略圖。
圖2為本發明實施形態中，不良原因別之失效位元模態別之不良產生比率之概念圖。
圖3為本發明實施形態中，失效位元模態別之不良原因之不良率之概念圖。
圖4為本發明實施形態中，特性不良率與工程別異物不良率之算出方法(第1實施形態)之概略圖。
圖5為本發明實施形態中，特性不良率與工程別異物不良率之算出方法(第1實施形態)之流程圖。
圖6為本發明實施形態中，特性不良率與工程別異物不良率之算出方法(第2實施形態)之概略圖。
圖7為本發明實施形態中，特性不良率與工程別異物不良率之算出方法(第2實施形態)之流程圖。
圖8為本發明實施形態中，不同尺寸之功能模組，及不同佈局之功能模組之例之概略圖。
圖9為本發明實施形態中，晶圓別之特性不良率與工程別異物不良率之算出結果表示用分布之概略圖。
圖10為本發明實施形態中，任意晶圓之特性不良率與工程別異物不良率之平均值以及其之標準偏差之算出結果表示用分布之概略圖。
圖11為本發明實施形態中，不良產生之晶圓與正常晶圓之製造來歷比較結果之表示用分布之概略圖。
圖12為本發明實施形態中，製造來歷比較引起之不良原因裝置之判明方法之流程圖。
100．．．半導體製造裝置之管理系統
110．．．記憶部
111．．．製造來歷記憶區域
112．．．關鍵區域記憶區域
113．．．工程診斷TEG結果記憶區域
114．．．製品/TEG測試結果記憶區域
115．．．解析結果記憶區域
120．．．運算部
121．．．特性不良/工程別異物不良率預測部
122．．．晶圓來歷比較部
130．．．輸入部
140．．．顯示/輸出部

Claims (20)

  1. 一種不良率預測方法，係系統中之不良率預測方法，該系統具備：記憶部，用於記憶記憶體元件之失效位元模態別之實績不良率，以及藉由對事先定義配線名而成的設計佈局假想以隨機方式投下複數個異物的佈局模擬所算出的工程別失效位元模態別之關鍵區域；及預測部，使用上述失效位元模態別之實績不良率，與上述工程別失效位元模態別之關鍵區域，來算出特性不良率與異物不良率；其特徵為：上述預測部，係執行以下步驟：第1步驟，取得上述記憶部所記憶的上述失效位元模態別之實績不良率，與上述工程別失效位元模態別之關鍵區域；第2步驟，使用全部失效位元模態、或者除去任意失效位元模態以外的上述失效位元模態別之實績不良率，與上述工程別失效位元模態別之關鍵區域，來算出工程別之異物數；第3步驟，使用上述工程別之異物數，來算出工程別之異物不良率以及失效位元模態別之異物不良率；及第4步驟，依據上述失效位元模態別之異物不良率與上述失效位元模態別之實績不良率，來算出上述任意失效位元模態之特性不良率。
  2. 如申請專利範圍第1項之不良率預測方法，其中在上述第2步驟算出上述工程別之異物數時，係使用最小平方法(least square method)、多重回歸(multiple regression)、數理計畫法、逆行列計算之至少1個解法。
  3. 如申請專利範圍第1項之不良率預測方法，其中上述任意失效位元模態，係單一位元模態。
  4. 如申請專利範圍第1項之不良率預測方法，其中上述失效位元模態別之實績不良率，係使用至少1個以上之電源電壓、或至少1個以上之溫度條件、或者至少1個以上之失效位元測試圖案所取得之結果。
  5. 如申請專利範圍第1項之不良率預測方法，其中上述失效位元模態別之實績不良率與上述工程別失效位元模態別之關鍵區域，係使用：包含不同配線尺寸或佈局的複數種類之記憶格及模擬邏輯的格的，至少2個以上之記憶格之失效位元模態別之實績不良率與工程別失效位元模態別之關鍵區域。
  6. 如申請專利範圍第1項之不良率預測方法，其中上述失效位元模態別之實績不良率，係使用晶圓單位、批次單位、指定期間單位、任意晶圓單位之其中任一的上述失效位元模態別之實績不良率。
  7. 如申請專利範圍第1項之不良率預測方法，其中除上述失效位元模態別之實績不良率與上述工程別失效位元模態別之關鍵區域以外，使用至少1個以上之功能模組之實績不良率，以及藉由對設計佈局假想以隨機方式投下複數個異物的模擬所算出的功能模組的工程別之關鍵區域。
  8. 如申請專利範圍第7項之不良率預測方法，其中上述功能模組之實績不良率，係使用至少1個以上之電源電壓、或至少1個以上之溫度條件之結果、或者至少1個以上之測試範疇類別之結果。
  9. 如申請專利範圍第1項之不良率預測方法，其中於上述第2及第3步驟，係選出：使用全部失效位元模態、或者除去上述任意失效位元模態以外的上述失效位元模態別之實績不良率、上述工程別失效位元模態別之關鍵區域、以及任意之異物數，而算出的和失效位元模態別之異物不良率間之乖離成為最大的失效位元模態；依據上述乖離成為最大的失效位元模態之異物不良率與實績不良率間之乖離，進行第1異物數之校準，使用經由上述任意異物數之校準而算出之新的異物數，來算出所算出之上述失效位元模態別之異物不良率與上述失效位元模態別之實績不良率間之乖離成為最大的失效位元模態；依據上述乖離成為最大的失效位元模態之異物不良率與實績不良率間之乖離，藉由進行第2異物數之校準的所謂複數次校準來更新異物數之後，使用上述失效位元模態別之異物不良率與上述失效位元模態別之實績不良率間之乖離成為最小的校準次數之異物數，來算出上述工程別之異物不良率以及上述失效位元模態別之異物不良率。
  10. 如申請專利範圍第9項之不良率預測方法，其中上述任意失效位元模態，係單一位元模態。
  11. 如申請專利範圍第9項之不良率預測方法，其中上述失效位元模態別之實績不良率，係使用至少1個以上之電源電壓、或至少1個以上之溫度條件、或者至少1個以上之失效位元測試圖案所取得之結果。
  12. 如申請專利範圍第9項之不良率預測方法，其中上述失效位元模態別之實績不良率與上述工程別失效位元模態別之關鍵區域，係使用：包含不同配線尺寸或佈局的複數種類之記憶格及模擬邏輯的格的，至少2個以上之記憶格之失效位元模態別之實績不良率與工程別失效位元模態別之關鍵區域。
  13. 如申請專利範圍第9項之不良率預測方法，其中上述失效位元模態別之實績不良率，係使用晶圓單位、批次單位、指定期間單位、任意晶圓單位之其中任一的失效位元模態別之實績不良率。
  14. 如申請專利範圍第9項之不良率預測方法，其中除上述失效位元模態別之實績不良率及上述工程別失效位元模態別之關鍵區域以外，使用至少1個以上之功能模組之實績不良率，以及藉由對設計佈局假想以隨機方式投下複數個異物的模擬所算出的功能模組的工程別之關鍵區域。
  15. 如申請專利範圍第14項之不良率預測方法，其中上述功能模組之實績不良率，係使用至少1個以上之電源電壓、或至少1個以上之溫度條件之結果、或者至少1個以上之測試範疇類別之結果。
  16. 一種不良率預測程式，係使用電腦系統來算出特性不良率與異物不良率者，該電腦系統係具備：記憶部，用於記憶記憶體元件之失效位元模態別之實績不良率，以及藉由對事先定義配線名而成的設計佈局假想以隨機方式投下複數個異物的佈局模擬所算出的工程別失效位元模態別之關鍵區域；及預測部者；其特徵為：於上述預測部執行以下步驟：第1步驟，取得上述記憶部所記憶的上述失效位元模態別之實績不良率，與上述工程別失效位元模態別之關鍵區域；第2步驟，使用全部失效位元模態、或者除去任意失效位元模態以外的上述失效位元模態別之實績不良率，與上述工程別失效位元模態別之關鍵區域，來算出工程別之異物數；第3步驟，使用上述工程別之異物數，來算出工程別之異物不良率以及失效位元模態別之異物不良率；及第4步驟，依據上述失效位元模態別之異物不良率與上述失效位元模態別之實績不良率，來算出上述任意失效位元模態之特性不良率。
  17. 如申請專利範圍第16項之不良率預測程式，其中除上述失效位元模態別之實績不良率與上述工程別失效位元模態別之關鍵區域以外，使用至少1個以上之功能模組之實績不良率，以及藉由對設計佈局假想以隨機方式投下複數個異物的佈局模擬所算出的功能模組的工程別之關鍵區域。
  18. 一種半導體製造裝置之管理方法，係系統中之半導體製造裝置之管理方法，該系統具備：記憶部，用於記憶記憶體元件之失效位元模態別之實績不良率，以及藉由對事先定義配線名而成的設計佈局假想以隨機方式投下複數個異物的佈局模擬所算出的工程別失效位元模態別之關鍵區域；預測部，使用上述失效位元模態別之實績不良率，與上述工程別失效位元模態別之關鍵區域，來算出特性不良率與異物不良率；及比較部，用於進行晶圓別之製造來歷之比較分析；其特徵為：上述預測部，係取得上述記憶部所記憶的上述失效位元模態別之實績不良率與上述工程別失效位元模態別之關鍵區域；使用該取得的上述失效位元模態別之實績不良率與上述工程別失效位元模態別之關鍵區域，來算出特性不良率與工程別之異物不良率；上述比較部，係依據上述預測部所算出的上述特性不良率與上述工程別之異物不良率、或者彼等之產生比率，來比較晶圓別之製造來歷，算出不良嫌疑之製造裝置及製造條件作為該比較結果。
  19. 如申請專利範圍第18項之半導體製造裝置之管理方法，其中上述預測部，除上述失效位元模態別之實績不良率與上述工程別失效位元模態別之關鍵區域以外，係使用至少1個以上之功能模組之實績不良率，以及至少1個以上的功能模組之關鍵區域，來算出上述特性不良率與上述工程別之異物不良率。
  20. 一種半導體裝置之製造方法，係使用申請專利範圍第18項之半導體製造裝置之管理方法，來製造搭載有上述記憶體元件的半導體裝置。
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