JP2004355717A

JP2004355717A - 半導体装置の不良解析方法

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Publication number: JP2004355717A
Application number: JP2003152178A
Authority: JP
Inventors: Fumito Ota; 文人太田
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2003-05-29
Filing date: 2003-05-29
Publication date: 2004-12-16
Also published as: US20040243891A1; DE102004002901A1

Abstract

【課題】本発明は、精度良く周期的なブロック不良や周期的なライン不良等の不良を分類し不良解析を行うことができる不良解析方法を提供する。
【解決手段】フェイルビットマップ９から、行毎、列毎に不良ビット数を計算し、行及び列の平均不良ビット数を求める。この行及び列の平均不良ビット数の１／２を行及び列の閾値とし、行の閾値及び列の閾値に基づいて各行及び各列の不良ビット数をデジタル変換する。このデジタル変換した各行及び各列の不良ビット数から、行平均値及び列平均値をそれぞれ求め、列平均値が、行平均値に係数を掛けた値よりも大きい場合は行方向のブロック不良と分類される。行平均値が、列平均値に係数を掛けた値よりも大きい場合は列方向のブロック不良と分類される。列平均値が、行平均値に係数を掛けた値以下で、且つ行平均値が、列平均値に係数を掛けた値以下の場合は、ランダムブロック不良と判断される。
【選択図】図３

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の不良解析方法に係る発明であって、特に、複数のメモリセルを有する半導体装置に含まれるブロック不良に対する不良解析方法に関するものである。
【０００２】
【従来の技術】
マトリックス状に配置された複数のメモリセルを有する半導体装置に対して、従来、行われている不良解析方法としてはＬＳＩテスタを用いる方法がある。このＬＳＩテスタを用いる不良解析方法は、半導体装置内の全てのメモリセルに対して電気的特性に関するテストを行い不良のメモリセル（以下、不良ビットともいう）のデータを収集し、マトリックス状のマップ（以下、フェイルビットマップともいう）上に表示して不良原因を解析する方法である。この不良原因を解析には、まずフェイルビットマップから不良ビットの形状を認識し、この形状が規定されている形状に対してどの程度の一致率になるかによって、ブロック不良やライン不良等の分類を行っている。
【０００３】
また、フェイルビットマップを用いて不良解析を行う方法として、特許文献１にも示されている。この特許文献１では、半導体装置からフェイルビットデータをＬＳＩテスタで取得し、この取得したフェイルビットデータを半導体装置のレイアウト順に並び替えるフィジカル変換を施す。次に、このフィジカル変換が施されたフェイルビットデータを基に、半導体装置に対して設定された認識領域毎にビット不良が多発しているか否かを判定している。
【０００４】
【特許文献１】
特開２０００−３０６３９５号公報（第５−１０頁、第１−１４図）
【０００５】
【発明が解決しようとする課題】
しかし、従来の不良解析方法では、規定されている形状との一致率により分類が行われているため、ブロック不良やライン不良などの不良が混在すると正確に分類することができなくなり、十分な不良解析を行うことができないという問題があった。
【０００６】
また、特許文献１で示されているような不良解析方法では、不良ビット数に依存しない不良分類処理を行っており、フェイルビットマップから得られる、詳細な不良ビット数の情報を利用して不良解析を行うことができない問題があった。また、特許文献１では、ある領域での不良を単にライン不良、ビット不良等に分類するのみであり、ブロック不良内部の詳細な不良解析を行うものではなかった。
【０００７】
そこで、本発明は、半導体装置のブロック不良に対し詳細な不良解析を行い、行又は列方向に周期的な不良ビットを有するブロック不良（以下、周期的なブロック不良ともいう）等の詳細な不良分類を行うことができる半導体装置の不良解析方法を提供することを目的とする。また、本発明は、周期的なブロック不良や周期的なライン不良などが混在している場合に、精度良く周期的なブロック不良や周期的なライン不良などの不良を分類し不良解析を行うことができる半導体装置の不良解析方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明に係る解決手段は、（ａ）行列状に配置された複数のメモリセルを有する半導体装置から取得されたフェイルビットマップにおいて、ブロック不良と分類される領域に対して行毎に不良ビット数を積算する工程と、（ｂ）フェイルビットマップにおいて、ブロック不良と分類される領域に対して列毎に不良ビット数を積算する工程と、（ｃ）行毎に積算した不良ビット数の平均値から第１閾値を求め、行毎に積算した不良ビット数と第１閾値とを比較する工程と、（ｄ）列毎に算出した不良ビット数の平均値から第２閾値を求め、列毎に積算した不良ビット数と第２閾値とを比較する工程と、（ｅ）工程（ｃ）後に各行の比較結果の平均値を求め行平均値を算出する工程と、（ｆ）工程（ｄ）後に各列の比較結果の平均値を求め列平均値を算出する工程と、（ｇ）行平均値が列平均値に所定の係数を掛けた値より大きければ、半導体装置は列方向のブロック不良を有すると判断し、列平均値が行平均値に所定の係数を掛けた値より大きければ、半導体装置は行方向のブロック不良を有すると判断し、行平均値が列平均値に所定の係数を掛けた値以下で、且つ列平均値が行平均値に所定の係数を掛けた値以下であれば、半導体装置はランダムブロック不良を有すると判断する工程とを備える。
【０００９】
【発明の実施の形態】
以下、本発明をその実施の形態を示す図面に基づいて具体的に説明する。
【００１０】
（実施の形態１）
図１に、本実施の形態に係る半導体装置の不良解析方法を行う装置のブロック図を示す。図１では、半導体装置１が半導体装置１内に設けられているメモリセルに対して電気的特性を測定するためのＬＳＩテスタ２に接続されている様子が示されている。ＬＳＩテスタ２で測定された半導体装置１のデータは、データ回線３（ＬＡＮなど）で接続されたデータ解析用ＥＷＳ（ＥｎｇｉｎｅｅｒｉｎｇＷｏｒｋＳｔａｔｉｏｎ）４に送られる。データ解析用ＥＷＳ４では、ＬＳＩテスタ２での半導体装置１のデータを解析し、不良の分類や要因の特定を行う。なお、図１において符号が付されていないボックスは、ネットワーク接続するための通信機器を表す。
【００１１】
図２に、本実施の形態に係る半導体装置１のフェイルビットマップを示す。図２では、１２８ビット×１２８ビットのメモリセルを含む半導体チップ５が、半導体ウェハ上に２４個配列されものを半導体装置１とする。なお、図２では図面の制約上、半導体チップ５の１マスを１６ビット×１６ビットとして表現しているが、本来のフェイルビットマップはビット単位のデータが保持されている。そして、図２のフェイルビットマップでは、白いマスが正常なメモリセル（正常ビット）を、黒いマスが不良のメモリセル（不良ビット）を表している。なお、図２では、１マスが１６ビット×１６ビット＝２５６ビットを代表しているため、ある基準以上の不良ビットが存在すれば、当該マスを黒で塗りつぶしている。例えば、２５６ビット中に４つ以上の不良ビットが存在する場合を基準として、１マスを黒で塗りつぶしている。
【００１２】
図２のフェイルビットマップに対して、従来技術の不良分類を行う。まず、フェイルビットマップから不良ビットの形状を認識し、この形状が予め規定されている形状に対する一致率や周りにある不良ビットの位置関係等を基準に、ビット不良６、ライン不良７、ブロック不良８の分類を行っている。ここで、ビット不良６は、不良ビットが単独に存在する場合の不良であり、ライン不良７は、複数の不良ビットが直線状に存在する場合の不良である。また、ブロック不良８は、複数の不良ビットがある領域の範囲内に集中して存在する場合の不良である。
【００１３】
本実施の形態では、ビット不良６、ライン不良７及びブロック不良８に分類された不良の内、さらにブロック不良８に対して不良解析を行う。図３に、本実施の形態に係るブロック不良８のフェイルビットマップ９を示す。図２では４マス×４マスで表示されているが、１マスが１６ビット×１６ビットであるため、図３では、６４ビット×６４ビットのフェイルビットマップ９が表示されている。また、図２と同様、図３でも白いマスが正常ビットを、黒いマスが不良ビットを表している。
【００１４】
次に、本実施の形態に係る不良解析方法について説明する。図３のフェイルビットマップ９から、行毎、列毎に不良ビット数を計算する。例えば、図３の１行目は１３個、１０行目が７個、２０行目が２個、３０行目が７個、６４行目が１０個である。また、図３の１列目は０個、７列目は３６個、３１列目は２０個、５５列目は１０個、６４列目は０個である。そして、全ての行及び列毎に不良ビット数を計算した後に、行の平均不良ビット数と列の平均不良ビット数とを求める。この行の平均不良ビット数の１／２を行の閾値、列の平均不良ビット数の１／２を列の閾値とする。例えば、図３では、行の閾値は２．３６、列の閾値は２．３６となる。なお、本実施の形態では、行の閾値及び列の閾値を求めるために、行の平均不良ビット数及び列の平均不良ビット数にそれぞれ１／２を掛けたが、本発明はこれに限られず、不良解析方法に適した他の値を行の平均不良ビット数及び列の平均不良ビット数にそれぞれ掛けても良い。
【００１５】
そして、行の閾値及び列の閾値に基づいて各行及び各列の不良ビット数をデジタル変換する。つまり、各行及び各列の不良ビット数が、行の閾値及び列の閾値以上なら１に、行の閾値及び列の閾値未満なら０に変換する。例えば、図３の１行目は１、１０行目が１、２０行目が０、３０行目が１、６４行目が１である。また、図３の１列目は０、７列目は１、３１列目は１、５５列目は１、６４列目は０である。このデジタル変換した各行及び各列の不良ビット数から、行平均値及び列平均値をそれぞれ求める。例えば、図３では、行平均値が０．８４、列平均値が０．２５である。
【００１６】
次に、この行平均値及び列平均値を用いて、ブロック不良の更なる分類を行う。具体的には、列平均値が、行平均値に係数を掛けた値よりも大きい場合は行方向のブロック不良と分類される。また、行平均値が、列平均値に係数を掛けた値よりも大きい場合は列方向のブロック不良と分類される。さらに、列平均値が、行平均値に係数を掛けた値以下で、且つ行平均値が、列平均値に係数を掛けた値以下の場合は、ランダムブロック不良と判断される。例えば、図３では、行平均値が０．８４、列平均値が０．２５であり、係数を１．２とすると、０．８４＞０．２５×１．２となる。つまり、行平均値が、列平均値に係数を掛けた値よりも大きくなり、列方向のブロック不良と分類できる。
【００１７】
なお、本実施の形態では、行の閾値及び列の閾値を算出するために、行の平均不良ビット数及び列の平均不良ビット数に１／２を掛けているが、本発明は、これに限られず過去の不良データ等に基づいた適切な値を行及び列の平均不良ビット数に掛けるように設定しても良い。また、本実施の形態では、不良の分類のための係数を１．２としているが、本発明は、これに限られず過去の不良データ等に基づいた適切な値を設定しても良い。
【００１８】
以上のように、本実施の形態に記載の半導体装置の不良解析方法は、行平均値が列平均値に所定の係数を掛けた値より大きければ、半導体装置は列方向のブロック不良を有すると判断し、列平均値が行平均値に所定の係数を掛けた値より大きければ、半導体装置は行方向のブロック不良を有すると判断し、行平均値が列平均値に所定の係数を掛けた値以下で、且つ列平均値が行平均値に所定の係数を掛けた値以下であれば、半導体装置はランダムブロック不良を有すると判断する工程とを備えるので、従来分類することができなかった不良に対して詳細な情報を得ることができ、不良の分類精度が向上した不良解析を行うことができる。
【００１９】
（実施の形態２）
実施の形態１では、ブロック不良に対して列方向のブロック不良、行方向のブロック不良、ランダムブロック不良の３つの分類が行われる。本実施の形態では、実施の形態１で行った分類で列方向のブロック不良及び行方向のブロック不良と判断されたブロック不良に対して更なる不良解析を行う。そのため、ランダムブロック不良と判断された場合は、本実施の形態の不良解析方法は行わない。
【００２０】
まず、本実施の形態では、列方向のブロック不良と判断されたブロック不良のフェイルビットマップ９を所定の列数毎に分割する。分割された部分の同じ位置に対応する列の不良ビット数を積算する。つまり、ある分割された部分の５列目の不良ビット数と、別の分割された部分の５列目の不良ビット数を積算する。これにより、分割された部分の列数分の不良ビット数の集計結果が得られる。例えば、図３のフェイルビットマップ９を１６列毎に４つの部分に分割する。図４（ａ）に分割されたフェイルビットマップ９を示す。ここで、もとのフェイルビットマップ９の１列目から１６列目までをＡ部分、１７列目から３２列目までをＢ部分、３３列目から４８列目までをＣ部分、４９列目から６４列目までをＤ部分とする。次に、Ａ部分の１列目（もとのフェイルビットマップ９の１列目）とＢ部分の１列目（もとのフェイルビットマップ９の１７列目）とＣ部分の１列目（もとのフェイルビットマップ９の３３列目）とＤ部分の１列目（もとのフェイルビットマップ９の４９列目）の各不良ビット数を積算する。その結果、各部分の１列目の合計は０個となる。同様に各部分の３列目は、９０個となる。以上のように、各部分の１列目から１６列目までをそれぞれ積算した集計結果を図４（ｂ）に示す。
【００２１】
次に、求められた所定の列数分の不良ビット数から最大値を求め、この最大値の１／２を閾値として、求められた所定の列数分の不良ビット数と閾値を比較する。比較の結果、閾値以上の列の情報をデータとして取り出す。例えば図４（ｂ）では、最大値が３列目の９０個であり、この最大値から閾値は４５と求められる。この閾値と図４（ｂ）の表に示された各列の不良ビット数とを比較して、閾値より大きい列３，７，１１，１５列をデータとして取り出す。つまり、本実施の形態の不良解析方法により、図３に示されたフェイルビットマップ９から、３，７，１１，１５列の列方向のブロック不良（以下、列方向のブロック不良（３，７，１１，１５）とも表現する）であると分類できる。
【００２２】
なお、行方向のブロック不良と判断されたブロック不良に対しては、フェイルビットマップを所定の行数毎に分割する。そして、同様に分割された部分の同じ位置に対応する行の不良ビット数を積算する。また、本実施の形態では、閾値を算出するために、不良ビット数の最大値に１／２を掛けているが、本発明は、これに限られず過去の不良データ等に基づいた適切な値を不良ビット数の最大値に掛けるように設定しても良い。
【００２３】
以上のように、本実施の形態に記載の半導体装置の不良解析方法は、列又は行方向のブロック不良と判断されたフェイルビットマップ９を所定の列数又は行数の列又は行ブロックに分割する工程と、列又は行ブロック内の同じ位置の列にある列又は行方向の不良ビット数を、全ての列又は行ブロックにおいて積算し、列毎又は行毎に列又は行ブロックの不良ビット数を算出する工程と、列又は行ブロックの不良ビット数の最大値から閾値を算出し、閾値と各列又は各行のブロックの不良ビット数とを比較して、閾値より大きい列又は行を抽出する工程とをさらに備えるので、従来分類することができなかった不良に対して詳細な情報を得ることができ、不良の分類精度が向上した不良解析を行うことができる。
【００２４】
（実施の形態３）
本実施の形態は、実施の形態１で行ったブロック不良の分類後に実施の形態２の不良解析方法を行う場合に、実施の形態２の不良解析方法の前に行う不良解析方法である。そのため、実施の形態２と同様、本実施の形態でも、実施の形態１で行った分類で列方向のブロック不良及び行方向のブロック不良と判断されたブロック不良に対して不良解析を行う。ランダムブロック不良と判断された場合は、本実施の形態の不良解析方法は行わない。
【００２５】
まず、本実施の形態では、列方向のブロック不良と判断されたブロック不良に対して説明を行う。まず、フェイルビットマップを所定の行数毎に分割し、分割された部分を複数の行を１行に縮退させる。つまり、分割された部分のある列に含まれる複数のビットを１ビットに縮退させる。図３のフェイルビットマップ９に対して本実施の形態を適用した場合について説明する。まず、図３のフェイルビットマップ９を８行毎に８つの部分に分割する。各部分の１列には８ビット含まれ、この８ビットを１ビットに縮退させる。ここで、８ビットを１ビットに縮退させた場合の不良ビットの取り扱いは、８ビット中に２ビット以上の不良ビットが存在すれば、縮退後のビットは不良ビットとして表現される。以上のような縮退を図３について行った結果が、図５（ａ）に示されている。図５（ａ）では、図３の６４行６４列のフェイルビットマップ９が８行６４列に縮退されたフェイルビットマップ１０が示されている。
【００２６】
フェイルビットマップを縮退した後に、実施の形態２の不良解析方法が適用される。図５（ｂ）に所定の列数分の不良ビット数が示されている。この図（ｂ）から最大値を求め、この最大値の１／２を閾値として、所定の列数分の不良ビット数と閾値を比較する。比較の結果、閾値以上の列の情報をデータとして取り出す。図５（ｂ）では、最大値が３列目の２８個であり、この最大値から閾値は１４と求められる。この閾値と図５（ｂ）の表に示された各列の不良ビット数とを比較して、閾値より大きい列３，７，１１，１５列がデータとして取り出される。本実施の形態の不良解析方法を追加しても、図３に示されたフェイルビットマップ９から、列方向のブロック不良（３，７，１１，１５）であると分類できる。
【００２７】
なお、本実施の形態では、フェイルビットマップを所定の行数毎に分割して、フェイルビットマップを縮退させていたが、所定の列数毎に分割して、フェイルビットマップを縮退させても良い。また、行方向のブロック不良と判断されたブロック不良に対しても、同様にフェイルビットマップを所定の行又は列数毎に分割し、分割された部分を１ビットに縮退させることができる。さらに、本実施の形態では、縮退させた場合の不良ビットの取り扱いは、８ビット中に２ビット以上の不良ビットが存在すれば、縮退後のビットは不良ビットとして表現する基準が設けられているが、本発明は、これに限られず過去の不良データ等に基づいて適切な基準で縮退後の不良ビットを設定しても良い。さらに、本実施の形態では、閾値を算出するために、不良ビット数の最大値に１／２を掛けているが、本発明は、これに限られず過去の不良データ等に基づいた適切な値を不良ビット数の最大値に掛けるように設定しても良い。
【００２８】
以上のように、本実施の形態に記載の半導体装置の不良解析方法は、フェイルビットマップを所定の行又は列数のブロックに分割する工程と、ブロック毎に、各列又は行の列又は行方向の不良ビット数が所定の個数以上の場合に各列又は行を１ビットの不良ビットに変換し、各列又は行の列又は行方向の不良ビット数が所定の個数より少ない場合に各列又は行を１ビットの正常ビットに変換することで、ブロックを１行又は１列のフェイルビットマップに縮退させる工程とをさらに備えるので、従来分類より不要なノイズを除去することができるため、不良の分類精度が向上した不良解析を行うことができる。
【００２９】
（実施の形態４）
実施の形態２又は実施の形態３の不良解析方法では、実施の形態１でブロック不良と判断されたフェイルビットマップ９の全体に対して適用していた。本実施の形態では、実施の形態１でブロック不良と判断されたフェイルビットマップ９の中で予め実施の形態２又は実施の形態３の不良解析方法を適用する領域を定める。図６に、本実施の形態に係るフェイルビットマップ９を示す。図６は、図３で示したフェイルビットマップ９に対して左側の３２列×６４行の範囲を計算対象領域Ｉとし、右側の３２列×６４行の範囲を計算対象外領域ＩＩとしている。
【００３０】
このように、予め定められた計算対象領域Ｉに対してのみ実施の形態２又は実施の形態３の不良解析方法を適用する。なお、計算対象領域Ｉをどのような範囲に適用するかは、過去の不良データ等に基づいた適切な範囲に適用すれば良く、必ずしも図６のような領域に設定する必要はない。
【００３１】
以上のように、本実施の形態に記載の半導体装置の不良解析方法は、不良解析方法を適用するフェイルビットマップ９の範囲を予め設定する工程をさらに備えるので、不良解析方法を行う対象領域を小さくすることができるため、不良解析の処理時間を大幅に短縮することができる。
【００３２】
（実施の形態５）
本実施の形態では、実施の形態２又は実施の形態３で求めた不良ビットの行又は列の情報から最小の周期を算出する。図３で示したフェイルビットマップ９に基づいて説明すると、実施の形態２又は実施の形態３により求められた結果は列方向のブロック不良（３，７，１１，１５）である。この求められた３，７，１１，１５列から最小の周期を算出すると周期が４列周期であることが分かる。そのため、本実施の形態の不良解析方法により、図３に示されたフェイルビットマップ９から、４列周期で３，７，１１，１５列の列方向のブロック不良（以下、列方向のブロック不良（４列周期／３，７，１１，１５）とも表現する）であると分類できる。なお、行方向のブロック不良の場合は、実施の形態２又は実施の形態３で求めた不良ビットの行の情報から最小の行周期を求める。
【００３３】
以上のように、本実施の形態に記載の半導体装置の不良解析方法は、列又は行方向のブロック不良と判断されたフェイルビットマップについて、不良ビットの列周期又は行周期を算出する工程をさらに備えるので、精度良く周期的なブロック不良を分類し不良解析を行うことができる。
【００３４】
ここで、実施の形態１から本実施の形態までの不良解析方法のフローチャートを図７に示す。図７では、不良解析方法を開始すると、まず半導体装置１に対してビット不良６、ライン不良７、ブロック不良８の分類を行う（不良分類２１）。次に、不良分類２１の結果からブロック不良８を選択する（ブロック不良選択２２）。選択されたブロック不良８に対して列方向のブロック不良、行方向のブロック不良、ランダムブロック不良の分類するため実施の形態１の不良解析を行う（不良解析２３）。
【００３５】
不良解析２３の結果、ブロック不良８がランダムブロック不良か否かにより分岐する（分岐２４）。分岐２４でランダムブロック不良でなければ、フェイルビットマップ９に対して予め定められた範囲を計算対象領域Ｉに設定する（計算対象領域設定２５）。
【００３６】
計算対象領域設定２５で計算対象領域Ｉを設定されたフェイルビットマップ９に対して縮退するか否かによって分岐する（縮退分岐２６）。フェイルビットマップ９を縮退させる場合は、実施の形態３に示した不良解析方法でフェイルビットマップ９を縮退させる（縮退２７）。縮退したフェイルビットマップ９に対して実施の形態２の不良解析方法を適用する（不良解析２８）。フェイルビットマップ９を縮退させない場合も、実施の形態２の不良解析方法を適用する。
【００３７】
不良解析２８の結果に対して実施の形態５の不良解析方法を適用する（不良解析２９）。そして、半導体装置１に存在する全てのブロック不良８に対して不良解析が終わったか否かにより分岐する（分岐３０）。半導体装置１に存在する全てのブロック不良８について不良解析が終わっていれば、不良解析方法終了となる。半導体装置１に存在する全てのブロック不良８について不良解析が終わっていなければ、不良解析２３で分類した次のブロック不良８を選択し、当該ブロック不良８がランダムブロック不良か否かの判断を行い、その結果に基づいて分岐する（分岐２４）。なお、分岐２４でランダムブロック不良でないと判断された場合、現在選択しているブロック不良８に対しては不良解析を行わず、分岐３０に移動する。
【００３８】
（実施の形態６）
本実施の形態では、周期的な不良ビットとそれ以外の不良ビットが混在するブロック不良から、それ以外の不良ビットを特定する不良解析方法を示す。本実施の形態では、まず、ブロック不良に対して実施の形態５の不良解析を行い周期や不良ビットの行又は列の情報を得る。この情報に基づいてフェイルビットマップから、周期的な不良ビットを取り除く。これにより、周期的な不良ビット以外の不良ビットをフェイルビットマップから特定できるようにする。
【００３９】
図８に、図３に示したフェイルビットマップ９に１９行目及び２０行目に行方向のライン不良１３が重畳したフェイルビットマップ１１を示す。このフェイルビットマップ１１に対して実施の形態５の不良解析方法を行うと、列方向のブロック不良（４列周期／３，７，１１，１５）の結果を得ることができる。この結果から、フェイルビットマップ１１に対して３列目から４列周期の列にある不良ビットを取り除く。この不良ビットを取り除いたフェイルビットマップ１２を図９に示す。図９では、１９行目及び２０行目にライン不良１３が示されている。なお、このライン不良１３は、３列目から４列周期の列にある不良ビットが取り除かれた破線のライン不良１３として表現されている。図９のように処理することで、規定のパターンと照会して不良を分類するような従来の方法で、１９行目及び２０行目に行方向のライン不良１３を認識することができる。
【００４０】
以上のように、本実施の形態に記載の半導体装置の不良解析方法は、周期性を有する不良ビットをフェイルビットマップから削除する工程をさらに備えるので、周期的な不良ビットを含むブロック不良に、他の不良ビットが重畳している場合に、精度良く他の不良ビットを分類し不良解析を行うことができる。
【００４１】
本実施の形態の変形例は、図９に示すようなフェイルビットマップ１２から図１０に示すようなフェイルビットマップ１４に補完処理する。フェイルビットマップ１２では、周期的な不良ビットを取り除くことでライン不良１３が破線になっている。このまま、不良パターンを認識させるとライン不良１３と判断されない場合がある。そこで、フェイルビットマップ１２の破線のライン不良１３に対して、削除されずに残った不良ビットから実線のライン不良１５に補完する。
【００４２】
ここで補完方法として、例えば周期的な不良ビットを取り除く処理によりライン不良１３から取り除かれたの箇所に対して、左右５ビットずつ不良ビット数を数える。数えられた不良ビット数が５ビット以上であれば、当該箇所を不良として補完する。逆に、数えられた不良ビット数が５ビット未満であれば、当該箇所を正常として補完する。なお、補完方法は、削除されずに残った不良ビットに基づいて補完できれば良く、特に上記の方法には限定されない。
【００４３】
以上のように、本実施の形態に記載の半導体装置の不良解析方法は、周期性を有する不良ビットを削除したフェイルビットマップに対して、削除されずに残った不良ビットに基づいてデータ補完を行う工程をさらに備えるので、周期的な不良ビットを含むブロック不良に、他の不良ビットが重畳している場合に、さらに精度良く他の不良ビットを分類し不良解析を行うことができる。
【００４４】
（実施の形態７）
本実施の形態では、ブロック不良の不良密度によりブロック不良に対して実施の形態１以降の不良解析方法を行うか否かを判断する。図１１に、本実施の形態に係る半導体装置の不良解析方法のフローチャートを示す。
【００４５】
図１１では、不良解析方法を開始すると、まず半導体装置１に対してビット不良６、ライン不良７、ブロック不良８の分類を行う（不良分類２１）。次に、不良分類２１の結果からブロック不良８を選択する（ブロック不良選択２２）。選択されたブロック不良８に対して不良密度を計算し、所定の値以上なら分岐３０に移動する（分岐３１）。分岐３１で、ブロック不良８の不良密度が所定の値未満なら、選択されたブロック不良８に対して列方向のブロック不良、行方向のブロック不良、ランダムブロック不良の分類するため実施の形態１の不良解析を行う（不良解析２３）。
【００４６】
不良解析２３の結果、ブロック不良８がランダムブロック不良か否かにより分岐する（分岐２４）。分岐２４でランダムブロック不良でなければ、フェイルビットマップ９に対して予め定められた範囲を計算対象領域Ｉに設定する（計算対象領域設定２５）。
【００４７】
計算対象領域設定２５で計算対象領域Ｉを設定されたフェイルビットマップ９に対して縮退するか否かによって分岐する（縮退分岐２６）。フェイルビットマップ９を縮退させる場合は、実施の形態３に示した不良解析方法でフェイルビットマップ９を縮退させる（縮退２７）。縮退したフェイルビットマップ９に対して実施の形態２の不良解析方法を適用する（不良解析２８）。フェイルビットマップ９を縮退させない場合も、実施の形態２の不良解析方法を適用する。
【００４８】
不良解析２８の結果に対して実施の形態５の不良解析方法を適用する（不良解析２９）。そして、半導体装置１に存在する全てのブロック不良８に対して不良解析が終わったか否かにより分岐する（分岐３０）。半導体装置１に存在する全てのブロック不良８について不良解析が終わっていれば、不良解析方法終了となる。半導体装置１に存在する全てのブロック不良８について不良解析が終わっていなければ、不良解析２３で分類した次のブロック不良８を選択し、当該ブロック不良８がランダムブロック不良か否かの判断を行い、その結果に基づいて分岐する（分岐２４）。なお、分岐２４でランダムブロック不良でないと判断された場合、現在選択しているブロック不良８に対しては不良解析を行わず、分岐３０に移動する。
【００４９】
以上のように、本実施の形態に記載の半導体装置の不良解析方法は、フェイルビットマップに含まれる不良ビットの密度を測定する工程をさらに備え、不良ビットの密度が所定の密度以下である場合に、実施の形態１以降の半導体装置の不良解析方法をスキップするので、必要なブロック不良に対してのみ不良解析方法を適用すれば良いため、半導体装置の不良解析の処理時間が大幅に短縮することができる。
【００５０】
（実施の形態８）
本実施の形態は、実施の形態２又は実施の形態３の不良解析方法により分類したブロック不良８をさらに詳細に分類する方法である。実施の形態２又は実施の形態３では、図３に示されたフェイルビットマップ９を列方向のブロック不良（３，７，１１，１５）と分類している。本実施の形態では、さらに不良率や不良ビットの推移の情報を加えることにより詳細なブロック不良８の分類を行う。
【００５１】
具体的に、図１２乃至図１４に示すフェイルビットマップ１６，１７，１８に基づいて本実施の形態を説明する。図１２乃至図１４に示すフェイルビットマップ１６，１７，１８に対し実施の形態２又は実施の形態３の不良解析方法を適用すると、全て列方向のブロック不良（３，７，１１，１５）と分類される。しかし、図１２乃至図１４を見れば分かるようにそれぞれ異なるブロック不良である。図１２に示すフェイルビットマップ１６は、列方向に実線のライン不良が存在しているが、図１３に示すフェイルビットマップ１７では、列方向に破線のライン不良が存在し、実線のライン不良に比べて５０％の不良率である。また、図１４に示すフェイルビットマップ１８は、左側部分は列方向に実線のライン不良が存在しているが、右側に進むに連れて破線の間隔が広がる列方向のライン不良になっている。
【００５２】
本実施の形態では、図１２乃至図１４の不良率や不良ビットの推移の情報を加えることにより詳細なブロック不良８の分類を行う。ここで、不良ビットの推移の情報を判定するための方法は、例えば予め規定されているフェイルビットマップのパターンに、一定以上の一致率を有するか否かで判定をする。但し、これ以外の方法を用いて不良ビットの推移の情報を判定しても良い。
【００５３】
図１２のフェイルビットマップ１６は、ブロック不良（３，７，１１，１５）に実線のライン不良であることの情報を追加し、ブロック不良（実線：３，７，１１，１５）と表現して分類を行う。図１３のフェイルビットマップ１７は、ブロック不良（３，７，１１，１５）に不良率５０％の破線のライン不良であることの情報を追加し、ブロック不良（破線（５０％）：３，７，１１，１５）と表現して分類を行う。図１４のフェイルビットマップ１８は、ブロック不良（３，７，１１，１５）にグラデーションを有する破線のライン不良であることの情報を追加し、ブロック不良（破線（グラデーション）：３，７，１１，１５）と表現して分類を行う。
【００５４】
以上のように、本実施の形態に記載の半導体装置の不良解析方法は、周期性を有するブロック不良に対して、ブロック不良の不良率及び不良率の推移の情報に基づいてさらに分類する工程をさらに備えるので、ブロック不良に対してより詳細な分類を行うことができるため精度良く、不良解析を行うことができる。
【００５５】
【発明の効果】
本発明に記載の半導体装置の不良解析方法は、（ａ）行列状に配置された複数のメモリセルを有する半導体装置から取得されたフェイルビットマップにおいて、ブロック不良と分類される領域に対して行毎に不良ビット数を積算する工程と、（ｂ）フェイルビットマップにおいて、ブロック不良と分類される領域に対して列毎に不良ビット数を積算する工程と、（ｃ）行毎に積算した不良ビット数の平均値から第１閾値を求め、行毎に積算した不良ビット数と第１閾値とを比較する工程と、（ｄ）列毎に算出した不良ビット数の平均値から第２閾値を求め、列毎に積算した不良ビット数と第２閾値とを比較する工程と、（ｅ）工程（ｃ）後に各行の比較結果の平均値を求め行平均値を算出する工程と、（ｆ）工程（ｄ）後に各列の比較結果の平均値を求め列平均値を算出する工程と、（ｇ）行平均値が列平均値に所定の係数を掛けた値より大きければ、半導体装置は列方向のブロック不良を有すると判断し、列平均値が行平均値に所定の係数を掛けた値より大きければ、半導体装置は行方向のブロック不良を有すると判断し、行平均値が列平均値に所定の係数を掛けた値以下で、且つ列平均値が行平均値に所定の係数を掛けた値以下であれば、半導体装置はランダムブロック不良を有すると判断する工程とを備えるので、従来分類することができなかった不良に対して詳細な情報を得ることができ、不良の分類精度が向上した不良解析を行うことができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体装置の不良解析方法を行う装置のブロック図である。
【図２】本発明の実施の形態１に係る半導体装置のフェイルビットマップを示す図である。
【図３】本発明の実施の形態１に係る半導体装置のブロック不良部分のフェイルビットマップを示す図である。
【図４】本発明の実施の形態２に係る半導体装置のブロック不良部分のフェイルビットマップを示す図である。
【図５】本発明の実施の形態３に係る半導体装置のブロック不良部分のフェイルビットマップを示す図である。
【図６】本発明の実施の形態４に係る半導体装置のブロック不良部分のフェイルビットマップを示す図である。
【図７】本発明の実施の形態５に係る半導体装置の不良解析方法のフローチャートである。
【図８】本発明の実施の形態６に係る半導体装置のブロック不良部分のフェイルビットマップを示す図である。
【図９】本発明の実施の形態６に係る半導体装置のブロック不良部分のフェイルビットマップを示す図である。
【図１０】本発明の実施の形態６の変形例に係る半導体装置のブロック不良部分のフェイルビットマップを示す図である。
【図１１】本発明の実施の形態７に係る半導体装置の不良解析方法のフローチャートである。
【図１２】本発明の実施の形態８に係る半導体装置のブロック不良部分のフェイルビットマップを示す図である。
【図１３】本発明の実施の形態８に係る半導体装置のブロック不良部分のフェイルビットマップを示す図である。
【図１４】本発明の実施の形態８に係る半導体装置のブロック不良部分のフェイルビットマップを示す図である。
【符号の説明】
１半導体装置、２ＬＳＩテスタ、３データ回線、４データ解析用ＥＷＳ、５半導体チップ、６ビット不良、７，１３，１５ライン不良、８ブロック不良、９，１０，１１，１２，１４，１６，１７，１８フェイルビットマップ、２１不良分類、２２ブロック不良選択、２３，２８，２９不良解析、２４，３０，３１分岐、２５計算対象領域設定、２６縮退分岐、２７
縮退。

Claims

（ａ）行列状に配置された複数のメモリセルを有する半導体装置から取得されたフェイルビットマップにおいて、ブロック不良と分類される領域に対して行毎に不良ビット数を積算する工程と、
（ｂ）前記フェイルビットマップにおいて、前記ブロック不良と分類される領域に対して列毎に不良ビット数を積算する工程と、
（ｃ）行毎に積算した不良ビット数の平均値から第１閾値を求め、前記行毎に積算した不良ビット数と前記第１閾値とを比較する工程と、
（ｄ）列毎に算出した不良ビット数の平均値から第２閾値を求め、前記列毎に積算した不良ビット数と前記第２閾値とを比較する工程と、
（ｅ）前記工程（ｃ）後に各行の比較結果の平均値を求め行平均値を算出する工程と、
（ｆ）前記工程（ｄ）後に各列の比較結果の平均値を求め列平均値を算出する工程と、
（ｇ）前記行平均値が前記列平均値に所定の係数を掛けた値より大きければ、前記半導体装置は列方向のブロック不良を有すると判断し、前記列平均値が前記行平均値に前記所定の係数を掛けた値より大きければ、前記半導体装置は行方向のブロック不良を有すると判断し、前記行平均値が前記列平均値に前記所定の係数を掛けた値以下で、且つ前記列平均値が前記行平均値に前記所定の係数を掛けた値以下であれば、前記半導体装置はランダムブロック不良を有すると判断する工程とを備える、
半導体装置の不良解析方法。
請求項１に記載の半導体装置の不良解析方法であって、
（ｈ）前記列方向のブロック不良と判断された前記フェイルビットマップを所定の列数の列ブロックに分割する第１分割工程と、
（ｉ）前記列ブロック内の同じ位置の列にある前記列方向の不良ビット数を、全ての前記列ブロックにおいて積算し、列毎に列ブロックの不良ビット数を算出する工程と、
（ｊ）前記列ブロックの不良ビット数の最大値から第３閾値を算出し、前記第３閾値と各列の前記列ブロックの不良ビット数とを比較して、前記第３閾値より大きい列を抽出する工程とをさらに備えたことを特徴とする、
半導体装置の不良解析方法。
請求項１に記載の半導体装置の不良解析方法であって、
（ｋ）前記行方向のブロック不良と判断された前記フェイルビットマップを所定の行数の行ブロックに分割する第２分割工程と、
（ｌ）前記行ブロック内で同じ位置の行にある前記行方向の不良ビット数を、全ての前記行ブロックにおいて積算し、行毎に行ブロックの不良ビット数を算出する工程と、
（ｍ）前記行ブロックの不良ビット数の最大値から第４閾値を算出し、前記第４閾値と各行の前記行ブロックの不良ビット数とを比較して、前記第４閾値より大きい行を抽出する工程とをさらに備えたことを特徴とする、
半導体装置の不良解析方法。
請求項２又は請求項３に記載の半導体装置の不良解析方法であって、
（ｎ）前記工程（ｇ）後に、前記フェイルビットマップを所定の行数の第１ブロックに分割する工程と、
（ｏ）前記第１ブロック毎に、各列の前記列方向の不良ビット数が所定の個数以上の場合に各列を１ビットの不良ビットに変換し、各列の前記列方向の不良ビット数が所定の個数より少ない場合に各列を１ビットの正常ビットに変換することで、前記第１ブロックを１行の前記フェイルビットマップに縮退させる工程とをさらに備えたことを特徴とする、
半導体装置の不良解析方法。
請求項２又は請求項３に記載の半導体装置の不良解析方法であって、
（ｐ）前記工程（ｇ）後に、前記フェイルビットマップを所定の列数の第２ブロックに分割する工程と、
（ｑ）前記第２ブロック毎に、各行の前記行方向の不良ビット数が所定の個数以上の場合に各行を１ビットの不良ビットに変換し、各行の前記行方向の不良ビット数が所定の個数より少ない場合に各行を１ビットの正常ビットに変換することで、前記第２ブロックを１列の前記フェイルビットマップに縮退させる工程とをさらに備えたことを特徴とする、
半導体装置の不良解析方法。
請求項２乃至請求項５のいずれかに記載の半導体装置の不良解析方法であって、
（ｒ）不良解析方法を適用する前記フェイルビットマップの範囲を予め設定する工程をさらに備えることを特徴とする、
半導体装置の不良解析方法。
請求項２に記載の半導体装置の不良解析方法であって、
（ｓ）前記工程（ｊ）の抽出結果に基づいて不良ビットの列周期を算出する工程をさらに備えることを特徴とする、
半導体装置の不良解析方法。
請求項３に記載の半導体装置の不良解析方法であって、
（ｔ）前記工程（ｍ）の抽出結果に基づいて不良ビットの行周期を算出する工程をさらに備えることを特徴とする、
半導体装置の不良解析方法。
請求項７又は請求項８に記載の半導体装置の不良解析方法であって、
（ｕ）前記周期性を有する不良ビットを前記フェイルビットマップから削除する工程をさらに備えることを特徴とする、
半導体装置の不良解析方法。
請求項９に記載の半導体装置の不良解析方法であって、
（ｖ）前記周期性を有する不良ビットを削除した前記フェイルビットマップに対して、削除されずに残った不良ビットに基づいてデータ補完を行う工程をさらに備えることを特徴とする、
半導体装置の不良解析方法。
請求項１乃至請求項１０のいずれかに記載の半導体装置の不良解析方法であって、
（ｗ）前記工程（ａ）以前に前記フェイルビットマップに含まれる不良ビットの密度を測定する工程をさらに備え、
前記不良ビットの密度が所定の密度以下である場合に、前記工程（ａ）乃至前記工程（ｖ）をスキップすることを特徴とする、
半導体装置の不良解析方法。
請求項７又は請求項８に記載の半導体装置の不良解析方法であって、
（ｘ）周期性を有する前記ブロック不良に対して、前記ブロック不良の不良率及び不良率の推移の情報に基づいてさらに分類する工程をさらに備えることを特徴とする、
半導体装置の不良解析方法。