JP2002288995A

JP2002288995A - 不良解析方法及び不良解析装置

Info

Publication number: JP2002288995A
Application number: JP2001090881A
Authority: JP
Inventors: Masayoshi Tsuji; 雅嘉辻
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-03-27
Filing date: 2001-03-27
Publication date: 2002-10-04
Anticipated expiration: 2021-03-27
Also published as: JP4551582B2

Abstract

(57)【要約】【課題】不良パターン判定に多くの時間を必要とする
という課題があった。【解決手段】入力したフェイルビットマップデータを
入力し、既定の不良パターン判定基準（特徴量）を元
に、先ず基本ブロック毎に不良パターン判定を順次行
い、判定結果及び基本ブロックのアドレス情報をメモリ
内に格納し、基本ブロック毎の判定結果を及びアドレス
情報を元に、特徴量の他の判定基準に従って、基本ブロ
ックを組合せた組合せブロック毎に不良パターン判定を
順次行う不良解析方法及び装置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリの不良解析
装置に関し、特に、メモリ不良の原因を解析する手法の
１つであるフェイルビットマップ（ＦａｉｌＢｉｔ
Ｍａｐ）の不良パターンを自動的に、かつ、効率良く解
析する不良解析方法、及び、不良解析装置に関するもの
である。

【０００２】

【従来の技術】不良パターンの判定エンジンとしての不
良パターン判定装置は、メモリを電気的に試験するメモ
リ試験装置で測定され出力されたフェイルビットマップ
を基にして、フェイルビットマップ内の不良パターンの
判定を行うものである。

【０００３】この不良パターン判定装置は、不良パター
ンの名前およびその不良パターンが定義された情報を含
む定義情報に従って、フェイルビットマップ内の不良パ
ターンの判定を実行する。

【０００４】この不良パターンを定義する情報は、大き
く分けて以下の（１）および（２）の情報から構成され
ている。

【０００５】（１）定義された不良パターンかどうかを
チェックする領域の情報、及び、そのスキャン方法の情
報。

【０００６】（２）その領域内の不良ビットのパターン
に関する情報。

【０００７】上記（１）の情報には、横ｎビット、縦ｍ
ビットの領域指定、及び、当該領域内を縦方向または横
方向にｘビットずつ移動させて不良パターンのチェック
を行うというスキャン情報が定義される。

【０００８】例えば、縦１０２４ビット、横１０２４ビ
ットのメモリ領域内で、１本の横ライン不良の定義情報
を作成する場合では、図３に示す様に、チェック対象領
域のサイズを横１０２４ビット、縦１ビットとする。そ
して、このチェック対象領域内で、開始アドレス１から
１０２４まで縦方向に１ビットずつ移動して各横ライン
をチェックするという指定を含む定義情報が作成され
る。

【０００９】また、２本の横ライン不良の定義情報を作
成する場合では、図９に示す様に、チェック対象領域の
サイズを、横１０２４ビット、縦２ビットとする。そし
て、このチェック対象領域を、開始アドレス１から１０
２３まで縦に２ビットずつ移動してチェックするという
指定を含む定義情報が作成される。

【００１０】また、上記（２）の情報では、フェイルビ
ットマップ内のチェック対象領域のパターンを不良パタ
ーンと判定する場合の判定情報を定義する。例えば、１
本の横ライン不良の判定では、図４に示す様に、１ライ
ン（上記のチェック対象領域の定義から、横１０２４ビ
ット、及び、縦１ビットの領域）中の不良率は、不良率＝不良ビット数／全ビット数（１０２４）が９０％以上である場合に、当該チェック対象領域は、
不良パターンと判定する。

【００１１】同様に、２本の横ライン不良の判定では、
図１０に示す様に、２ライン（上記のチェック対象領域
の定義から、横１０２４ビット、及び、縦２ビットの領
域）中の各ラインの不良率（＝不良ビット数／全ビット
数（１０２４））が９０％以上である場合に、当該チェ
ック対象領域は、不良パターンであると判定する。

【００１２】

【発明が解決しようとする課題】従来の不良解析方法及
び不良解析装置は以上のように構成されていたので、ｎ
本以上（３本，４本，５本，６本，．．．，等々）の横
ライン不良の場合、そのすべてを定義する必要があり、
不良パターンの判定に多くの時間を必要とするといった
課題があった。

【００１３】例えば、２本以上の隣接した横ライン不良
の判定を実行する場合、上記の２本の横ライン不良の定
義と同様に、３本、４本、５本、．．．の不良パターン
の定義をする必要がある。もし、最大１０２４本が隣接
するパターンを定義する場合、１本，２本，３
本，．．．，そして、１０２４本のそれぞれにおける横
ライン不良を定義する必要があり、その作業量は膨大と
なる。

【００１４】さらに、上記定義した不良パターンの判定
を実行するため、総チェック回数＝（１０２４ビット＊１ビット）×
１０２４＋（１０２４ビット＊２ビット）×１０２３＋
（１０２４ビット＊３ビット）×１０２２＋ …………
… という回数だけチェックを行わなければならない。

【００１５】例えば、図９及び図１０に示す様に、２本
の横ライン不良の判定では、始点アドレス１、終点アド
レス１０２３で２ビットおきにフェイルビットマップを
移動して２本の横ラインのパターンをチェックし、各ラ
インの不良率が９０％以上であれば２本の横ライン不良
と判定する。

【００１６】これが、８本の横ライン不良の判定であれ
ば、先ず、８本の横ライン不良の有無を、フェイルビッ
トマップを８ビット単位で縦方向へ移動して不良パター
ンか否かを判定し、次に、７本の横ラインの場合での不
良パターンの判定、さらに６本の場合、．．．と判定を
続け、最後に１本の横ライン不良の判定までを行う必要
がある。

【００１７】上記の場合における不良パターンの判定回
数は、以下のようになる。

【００１８】８本×１０１７回＝８１３６回７本×１０１８回＝７１２６回６本×１０１９回＝６１１４回５本×１０２０回＝５１００回４本×１０２１回＝４０８４回３本×１０２２回＝３０６６回２本×１０２３回＝２０４６回１本×１０２４回＝１０２４回の総合計３６６９６回の不良パターンのチェックを実行
する必要があり作業時間が膨大となる。

【００１９】また、フェイルビットマップ内に１本の横
ライン不良が３個、４本の横ライン不良が１個しかない
場合でも、８本、７本、６本、５本、３本、２本の不良
パターンの判定を実行する必要があり、その分無駄な処
理を行うことになるといった課題があった。

【００２０】本発明は上記の従来の課題を解決するため
になされたもので、メモリを電気的に試験するテスト装
置で測定されたフェイルビットマップを入力して、不良
パターンの判定を自動的に行うものであり、フェイルビ
ットマップを定義情報に基づいてスキャンし、不良パタ
ーンの有無を判定する基本パターン判定と、基本パター
ン判定で判定された結果を組み合わせて判定する組み合
わせパターン判定とに分けて判定を行い、判定パターン
定義の効率化、不良パターンの判定処理を効率的に高速
に実行可能な不良解析方法、及び、不良解析装置を得る
ことを目的とする。

【００２１】

【課題を解決するための手段】本発明に係る不良解析方
法は、半導体試験装置から得られたフェイルビットマッ
プデータを入力し、予め設定され、不良パターンの判定
基準を規定した特徴量を入力する。そして、前記特徴量
に規定されている不良パターンの第１の判定基準に従っ
て、前記フェイルビットマップデータの基本ブロック毎
に不良パターン判定を行い、得られた判定結果と前記基
本ブロックのアドレス情報とを基本パターン判定結果と
して第１のメモリ内に格納する。この前記基本ブロック
毎の不良パターン判定を、前記フェイルビットマップデ
ータの全体に渡って繰り返し行う。

【００２２】次に、前記第１のメモリ内に格納されてい
る前記基本パターン判定結果を読み出し、前記特徴量に
規定されている不良パターンの第２の判定基準に従っ
て、前記基本ブロックを組み合わせて得られる組み合わ
せブロック毎に不良パターン判定を行い、前記組み合わ
せブロック毎の不良パターン判定を、前記フェイルビッ
トマップデータの全体に渡って繰り返し行う。最後に、
前記判定結果を第２のメモリ内に格納するものである。

【００２３】本発明に係る不良解析方法では、前記基本
ブロックのアドレス情報は、前記フェイルビットマップ
データ内における前記基本ブロックの始点アドレス、終
点アドレス、不良ビット数であることを特徴とするもの
である。

【００２４】本発明に係る不良解析方法では、前記特徴
量を元に、不良パターンの判定に使用する判定領域の判
定基準を計算し、計算結果を保持し、保持した計算結果
を、以降で実行される基本ブロック毎の不良パターン判
定、及び、組み合わせブロック毎の不良パターン判定に
おける、前記第１の判定基準、前記第２の判定基準とし
て使用することを特徴とするものである。

【００２５】本発明に係る不良解析装置は、半導体の試
験装置から得られたフェイルビットマップデータを入力
し、予め設定され、不良パターンの判定基準を規定した
特徴量を入力し、前記特徴量を元に不良パターンの判定
を行う不良パターン判定装置を備えた不良解析装置であ
る。特に、前記不良パターン判定装置は、入力した前記
特徴量に規定されている不良パターンの第１の判定基準
に従って、前記フェイルビットマップデータの基本ブロ
ック毎に不良パターン判定を行い、前記基本ブロック毎
の不良パターン判定を、前記フェイルビットマップデー
タの全体に渡って繰り返し行う。また、この得られた判
定結果と前記基本ブロックのアドレス情報とを基本パタ
ーン判定結果として格納する第１のメモリを備えてい
る。さらに、前記第１のメモリ内に格納されている前記
基本パターン判定結果を読み出し、前記特徴量に規定さ
れている不良パターンの第２の判定基準に従って、前記
基本ブロックを組み合わせて得られる組み合わせブロッ
ク毎に不良パターン判定を行い、前記組み合わせブロッ
ク毎の不良パターン判定を、前記フェイルビットマップ
データの全体に渡って繰り返し行う。そして、前記判定
結果を格納する判定結果記憶装置をさらに備えたことを
特徴とする。

【００２６】本発明に係る不良解析装置では、前記第１
のメモリ内に格納される前記基本ブロックのアドレス情
報とは、前記フェイルビットマップデータ内における前
記基本ブロックの始点アドレス、終点アドレス、不良ビ
ット数であることを特徴とするものである。

【００２７】本発明に係る不良解析装置では、前記不良
パターン判定装置は、予め設定された前記特徴量の読み
込み時に、不良パターンの判定に使用する判定領域の判
定基準を計算し、計算結果を保持し、保持した計算結果
を、以降で実行される前記基本ブロック毎の不良パター
ン判定、及び、前記組み合わせブロック毎の不良パター
ン判定における、前記第１の判定基準、前記第２の判定
基準として使用することを特徴とするものである。

【００２８】

【発明の実施の形態】以下、本発明の実施の一形態を説
明する。

【００２９】実施の形態１．図１は、本発明の不良解析
方法を実行する不良解析装置を含むシステムを示すブロ
ック図である。図１のシステムにおいて、本発明の不良
解析装置は、不良パターン判定装置２、及び、判定結果
記憶装置３から構成されている。

【００３０】実施の形態１における不良パターン判定処
理の概略は、以下のとおりである。

【００３１】メモリ試験装置１は、測定対象としてのメ
モリの各ビットを電気的に試験し、測定結果であるフェ
イルビットマップデータを不良パターン判定装置２へ出
力する。

【００３２】不良パターン判定装置２は、予め設定され
メモリ２０内に格納され、不良パターン判定時に使用す
る判定基準情報である特徴量を定義した特徴量定義情報
を読み込み、特徴量を計算し、得られた特徴量に基づい
てフェイルビットマップ内の不良パターンの判定を実行
し、最終的な判定結果を出力する。

【００３３】判定結果記憶装置３は、不良パターン判定
装置２の最終的な判定結果を、判定結果ファイルとして
格納する。

【００３４】不良パターン判定装置２における不良パタ
ーン判定処理を以下に詳細に説明する。

【００３５】図２は、不良パターン判定装置２で実行さ
れる不良パターン判定処理の詳細な動作を示すフローチ
ャートである。

【００３６】先ず、不良パターン判定装置２は、メモリ
試験装置１で得られた測定結果としてのフェイルビット
マップデータを入力する（ステップＳ１）。ここで、す
べてのフェイルビットマップデータを読み込む必要はな
く、判定対象領域の基本ブロック分のデータを読み込
み、その判定対象領域に対する不良パターン判定終了後
に、次の判定対象領域のデータを読み込むようにしても
良い。この場合、不良パターン判定装置のメモリサイズ
を小さく設定することができる。

【００３７】次に、不良パターン判定装置２は、予め定
義されメモリ２０内に格納されている不良パターン判定
の為の判定基準を定義した特徴量定義情報の読み込みを
行う（ステップＳ２）。この特徴量とは、判定対象領域
のフェイルビットマップデータに対する不良パターンの
判定基準を定義したものである。通常、フェイルビット
マップデータに対する不良パターンの判定では、複数の
特徴量を使用するので、複数の特徴量定義情報を読み込
む。この実施の形態１では、読み込んだ１つの特徴量定
義情報から以下の特徴量を計算し（ステップＳ２）、続
く不良パターン判定処理で使用する。

【００３８】特徴量：フェイルビットマップデータの各
ライン（行）の不良数を各ライン毎にカウントし、不良
ビットが９０％以上であれば、不良ラインと判定する。

【００３９】次に、不良パターン判定装置２は、入力し
たフェイルビットマップデータに対して基本パターン判
定を自動的に実行し（ステップＳ３）、判定結果はメモ
リ２１へ出力される。

【００４０】この基本パターン判定処理（ステップＳ
３）では、以下の処理を行う。

【００４１】特徴量に従って判定対象領域の移動と当該
判定対象領域に対するパターン判定を繰り返す。この処
理を、図３、４の例を用いて説明する。

【００４２】ステップＳ１で入力したフェイルビットマ
ップデータ、即ち、判定対象領域の基本ブロックのサイ
ズを横１０２４ビット、縦１０２４ビットとする。１本
毎の横ライン（行）不良の判定を行う。

【００４３】先ず、図３に示す様に、判定対象領域は横
１０２４ビット、縦１ビットであり、判定対象領域の開
始アドレスは１である（ステップＳ３１）。

【００４４】次に、図４に示す様に、判定対象領域であ
る１ライン（横１０２４ビット、縦１ビット）中のデー
タの不良率が９０％以上かをチェックする（ステップＳ
３２）。ここで、条件にマッチすれば、当該判定対象領
域は、不良パターンとして分類される。特徴量定義情報
に「不良パターンとして分類された判定対象領域内に含
まれる不良ビットを削除する。」と定義されていれば、
この特徴量定義情報から計算された特徴量に従って、不
良ビットを削除する処理（即ち、正常ビットとして書き
換える等）を実行することも可能である。この削除され
た不良ビットは別の不良パターン判定時に良品ビットと
して判定される。判定結果は、メモリ２１内に格納され
る。

【００４５】最初の判定対象領域の判定が終了すると、
未判定対象領域としてアドレス２（縦２ビット目）〜ア
ドレス１０２４（１０２４ビット目）が残っているの
で、処理の流れはステップＳ３１へ戻り、判定対象領域
として、アドレス２の縦２ビット目（２ライン目）であ
る判定対象領域に移動する（ステップＳ３１）。このア
ドレス２の判定対象領域に関するフェイルビットマップ
データに対して、ステップ３２の判定を同様に行い、判
定結果をメモリ２１内に格納する。これらの処理は、各
アドレスの判定対象領域に対して順次実行され、最終ア
ドレス１０２４の判定対象領域に対する判定処理が終了
するまで繰り返される。

【００４６】実施の形態１においては、１個の特徴量を
用いて不良パターンの判定を実行しているので、ステッ
プ３４からステップ４の処理に進む。

【００４７】基本パターンの判定（ステップＳ３）が終
了すると、メモリ２１内に格納した判定結果を見て、そ
の位置関係から組み合わせパターンとしてまとめられる
かをチェックする（ステップＳ４）。

【００４８】例えば、図５に示す様に、基本パターンの
判定の結果、横ライン不良が２本存在し、それらが互い
に縦方向に隣接しているか、否かをチェックする。チェ
ックの結果、それらの横ライン不良が、互いに縦方向に
隣接して場合２本の横ライン不良として判定する。この
判定では、基本パターンの判定結果内に、始点・終点ア
ドレスや不良ビット数等の情報を対応させて保持してお
き、それらの情報を基に不良ラインの位置関係を判定す
ることができる。

【００４９】そして、不良パターン判定装置２は、上記
の判定の結果、最終的に得られた判定結果のみ判定結果
記憶装置３へ出力する。判定結果記憶装置３は、判定結
果を入力し、判定結果ファイルとして格納し保持する
（ステップＳ５）。判定結果記憶装置３内に保持された
判定結果は、メモリの不良原因の解析等に使用され、製
造プロセスにフイードバックされ、不良品発生に原因の
解明、メモリの製造プロセスにおける歩留まりの向上等
に使用される。

【００５０】本実施の形態１の不良解析方法及び装置
と、従来の不良解析方法及び装置との比較例として、複
数本の横ライン不良の場合に関して以下に説明する。

【００５１】既に説明したように、従来技術による８本
の横ライン不良の判定の場合、先ず、８本の横ライン不
良の有無を、フェイルビットマップを８ビット単位で縦
方向へ移動して不良パターンか否かを判定し、次に、７
本の横ラインの場合での不良パターンの判定、さらに６
本の場合、．．．と判定を続け、最後に１本の横ライン
不良の判定までを行う必要がある。従って、総判定回数
は、３６６９６回のパターンのチェックを行なう必要が
ある。

【００５２】これに対して、本発明の実施の形態１の不
良解析方法及び装置の場合では、不良パターンのチェッ
クは、１本の横ライン不良の判定回数である１０２４回
のみで良い。そして、得られた基本パターンのデータに
は、アドレス始点・終点アドレスや不良ビット数等の情
報を対応させて保持しているので、組み合わせ判定にお
いても、該当する１本の横ライン不良が存在する数だけ
をチェックすればよいので無駄な処理を行う必要が無く
なる。これにより、不良判定の処理時間を削減すること
ができ、処理効率を向上させることが可能である。

【００５３】また、不良判定パターンの定義でも図３、
４に示す基本パターンの定義を行うことで、後の２本、
３本、…、８本の横ライン不良については図５に示す対
象不良パターンと位置関係の定義だけを行えばよい。し
かし、従来の方法では図９及び図１０に示す様にして２
本、３本、…、８本の横ライン不良の定義を行わなけれ
ばならず、与えなければならない情報量は図６に示す判
定領域に相当する情報だけ余分に定義しなければなら
ず、判定パターンの量により無視できない作業量とな
る。

【００５４】上記したように、本発明の実施の形態１に
おける不良パターン判定方法、及び不良パターン判定装
置では、前もって定義された特徴量に基づいて、メモリ
試験装置１等から得られたフェイルビットマップデータ
を読み込み、読み込んだフェイルビットマップデータの
各ライン（アドレス）毎に不良パターンの判定を行い、
判定結果を各ラインのアドレスや不良ビット数等の属性
情報とともに判定結果情報としてメモリ２１内に格納
し、格納した各ライン（アドレス）毎の判定結果情報を
基に、不良ラインの位置関係を判定するようにしたの
で、従来の不良解析方法や不良解析装置のように、ｎ本
の横ライン不良の判定、（ｎ−１）本の横ライン不良の
判定，．．．，そして、１本の横ライン不良の判定を順
次行う必要はなく、不良パターンの判定に要する時間を
大幅に削減できる。即ち、本実施の形態１では、フェイ
ルビットマップデータ内の不良パターンを、不良パター
ン判定装置２が、基本パターンと組み合わせパターンと
に分けて求めることで、パターン判定の効率化を図るこ
とができる。

【００５５】実施の形態２．実施の形態２に係る不良解
析方法の動作、及び、不良解析装置の構成は、実施の形
態１のものと基本的に同じであるが、実施の形態２では
複数の特徴量を使った不良パターンの判定を行う。

【００５６】実施の形態１で説明した様に、特徴量定義
情報とは、フェイルビットマップデータを用いた不良パ
ターン判定に必要となる不良率、不良数、不良の分散等
を指定した定義情報である。本発明の不良解析方法及び
不良解析装置は、少なくとも１種以上の特徴量定義情報
を用いて不良パターンの判定処理の効率化を図るもので
ある。

【００５７】特徴量定義情報は、フェイルビットマップ
データの判定条件の用途・目的に応じて、予め定義し、
特徴量定義情報ファイルとして不良パターン判定装置２
内のメモリ２０内に格納しておく。

【００５８】特徴量定義情報としては、実施の形態１で
説明したものがあるが、その他にも、用途に応じて定義
することができる。例えば、以下の特徴量定義情報１〜
４等が考えられるが、これに限定されるものではなく、
判定条件の用途・目的に応じて、不良パターンの判定処
理の前に定義し、メモリ２０内に格納しておく。

【００５９】特徴量１：各ラインの奇数および偶数ビッ
ト毎の不良数をカウントする；不良率は６０％以上であ
る。

【００６０】特徴量２：２ライン毎の不良パターンを解
析する；不良率は９０％以上である。

【００６１】特徴量３：各ラインの不良数をカウントす
る；３ライン毎の不良パターンを解析する；不良率は４
０％以上である。

【００６２】特徴量４：各ラインの不良数をカウントす
る；８ライン毎の不良パターンを解析する；不良率は７
０％以上である、等々。

【００６３】実施の形態２の不良パターン判定処理の概
略は以下のとおりである。

【００６４】メモリ試験装置１は、測定対象としてのメ
モリの各ビットを電気的に試験し、測定結果であるフェ
イルビットマップデータを不良パターン判定装置２へ出
力する。

【００６５】不良パターン判定装置２は、予め設定され
メモリ２０内に格納され、不良パターン判定時に使用す
る判定基準情報である複数の特徴量定義情報を読み込
み、これらの特徴量定義情報に基づいて特徴量を計算
し、得られた特徴量を基にフェイルビットマップ内の不
良パターンの判定を実行し、最終的な判定結果を出力す
る。

【００６６】判定結果記憶装置３は、不良パターン判定
装置２の最終的な判定結果を判定結果ファイルとして格
納する。

【００６７】次に、実施の形態２における不良パターン
判定装置２の不良パターン判定処理を、図２のフローチ
ャート、及び図６〜図８を参照しながら詳細に説明す
る。

【００６８】先ず、不良パターン判定装置２は、メモリ
試験装置１で得られた測定結果としてのフェイルビット
マップデータを入力する（ステップＳ１）。ここで、す
べてのフェイルビットマップデータを読み込む必要はな
く、判定対象領域の基本ブロック分のデータを読み込
み、その判定対象領域に対する不良パターン判定終了後
に、次の判定対象領域のデータを読み込むようにしても
良い。この場合、不良パターン判定装置のメモリサイズ
を小さく設定することができる。

【００６９】次に、不良パターン判定装置２は、予め定
義されメモリ２０内に格納されている不良パターン判定
に用いる判定基準を指定した複数の特徴量定義情報の読
み込みを行う（ステップＳ２）。

【００７０】次に、読み込んだ複数の特徴量定義情報に
基づいて特徴量の計算を行う。ここでは、図６に示す様
に、基本パターン判定処理（ステップＳ３）で使用する
特徴量、例えば、各縦ラインの不良率や各横ラインの不
良率などを求める。尚、この特徴量の計算は、不良パタ
ーン判定処理の直前（ステップＳ２）で、すべての特徴
量を計算する必要はない。ステップＳ３の基本パターン
判定処理で、各特徴量を最初に用いる際に計算を行い、
それ以降の不良パターン判定処理で、同一の特徴量を使
用する場合は、以前使用した特徴量を使用しても良い。
これにより、同じ特徴量を計算する無駄を省くことがで
きる。

【００７１】次に、基本パターン判定処理を実行する
（ステップＳ３）。

【００７２】この基本パターン判定処理は、基本的に実
施の形態１の場合と同様であるが、ステップＳ３４で、
未処理の特徴量が残っていれば、次の特徴量の基づく不
良パターン判定処理を実行する必要があるので、処理の
流れはステップＳ３１へ戻る。

【００７３】特徴量に基づく不良パターン判定処理の具
体例としては、図４に示す１ライン（横１０２４ビッ
ト、縦１ビット）中の不良率が９０％以上かの判定を行
い、この判定条件にマッチすればそのラインを不良パタ
ーンとして分類する。

【００７４】この判定結果は、ラインのアドレスや不良
ビット数等の属性情報とともに、メモリ２１内に格納さ
れる。

【００７５】また、他の特徴量に基づく不良パターン判
定処理の例としては、図７、及び、図８に示す様に、１
ビットおきの横ライン不良の判定を行う。これは、１ラ
イン中の不良が１ビット間隔に発生しているか否かを判
定するものである。この場合の特徴量としては、偶数ア
ドレス、奇数アドレスの不良数を計算し、偶数アドレス
の不良数＝５１２かつ奇数アドレスの不良数＝０、また
は、偶数アドレスの不良数＝０かつ奇数アドレスの不良
数＝５１２であれば、不良パターンの条件にマッチする
ので、そのラインを不良パターンに分類する。この場合
も、アドレス及び不良ビット数等の属性情報とともに、
メモリ２１内に格納される。

【００７６】ここで、１ビットおき横ライン不良のため
の特徴量は、ステップＳ２での特徴量の計算時にではな
く、この基本パターン判定時に計算しても良い。

【００７７】これは、不良パターン判定に使用されるす
べての特徴量を最初に計算する場合、９０％の不良パタ
ーン判定で、例えば半分の特徴量のみ使用しているとす
ると、残りの特徴量に基づく不良パターン判定では無駄
な計算を行うことになり、判定時間が無駄となる。そこ
で、全データで共通して使用される特徴量と、頻繁には
出現しない不良パターン判定に必要な特徴量とに分類
し、前者の特徴量のみを不良パターン判定処理の最初に
計算し（ステップＳ２）、２番目の特徴量は判定で必要
になる際に、例えば、ステップＳ３２等で適宜計算する
ようにすることで、全体の不良パターン判定処理に要す
る時間を短縮することが可能である。従って、同一の判
定対象領域に対する不良パターン判定を行う場合に、そ
れ以前に計算した特徴量を使用することで１回あたりの
判定処理の処理時間短縮が可能である。

【００７８】

【発明の効果】以上のように、本発明によれば、不良パ
ターンの判定を、基本パターンと組み合わせパターンと
の２つの処理に分けるようにしたので、従来の方法と比
較して不良パターンの判定に要する作業量を大幅に削減
することができる。例えば、１〜８本の横ライン不良の
場合、従来技術では、３６，６９６回の特徴量のチェッ
クが必要になるが、本発明では１，０２４回の特徴量の
チェック、及び、（１本の横ライン不良の発生数−１）
回の位置関係のチェックのみでよい。

【００７９】また、本発明では、判定パターンの定義も
基本パターンとその位置関係だけを定義すればよいた
め、組み合わせパターンについては定義しなければなら
ない情報量は従来技術と比較して約１／２となる。

【００８０】また、本発明では、特徴量を使った判定に
おいて、判定パターンのチェック毎に実行する必要のあ
る判定領域のチェックを、同一項目に関しては、最初の
１度だけ計算し、結果をメモリに格納しておけば、以後
はメモリ内等に格納した計算値の参照のみで良いため、
処理効率を大幅に向上することができる。

【図面の簡単な説明】

【図１】本発明の不良解析装置を含むシステムを示すブ
ロック図である。

【図２】本発明の不良解析方法の動作を示すフローチャ
ートである。

【図３】１本の横ライン不良の特徴量定義情報例を示す
説明図である。

【図４】１本の横ライン不良の判定パターンの例であ
る。

【図５】２本の横ライン不良の判定パターンの例であ
る。

【図６】特徴量の具体例を示す説明図である。

【図７】１本の１ビットおき（偶数番目、あるいは、奇
数番目毎）の横ライン不良を示す判定パターンを示す説
明図である。

【図８】１本の１ビットおき（偶数番目毎、及び、奇数
番目毎）の横ライン不良の特徴量を示す説明図である。

【図９】従来技術における２本の横ライン不良の判定パ
ターンの例である。

【図１０】従来技術における１本の１ビット単位の横ラ
イン不良の判定パターンの例である。

【符号の説明】

１メモリ試験装置２不良パターン判定装置３判定結果記憶装置２０，２１メモリ

Claims

【特許請求の範囲】

【請求項１】半導体試験装置から得られたフェイルビ
ットマップデータを入力し、予め設定され、不良パター
ンの判定基準を規定した特徴量を入力し、前記特徴量に規定されている不良パターンの第１の判定
基準に従って、前記フェイルビットマップデータの基本
ブロック毎に不良パターン判定を行い、得られた判定結
果と前記基本ブロックのアドレス情報とを基本パターン
判定結果として第１のメモリ内に格納し、前記基本ブロック毎の不良パターン判定を、前記フェイ
ルビットマップデータの全体に渡って繰り返し行い、前記第１のメモリ内に格納されている前記基本パターン
判定結果を読み出し、前記特徴量に規定されている不良
パターンの第２の判定基準に従って、前記基本ブロック
を組み合わせて得られる組み合わせブロック毎に不良パ
ターン判定を行い、前記組み合わせブロック毎の不良パターン判定を、前記
フェイルビットマップデータの全体に渡って繰り返し行
い、前記判定結果を第２のメモリ内に格納して、不良パ
ターン判定処理を実行する不良解析方法。
【請求項２】前記基本ブロックのアドレス情報とは、
前記フェイルビットマップデータ内における前記基本ブ
ロックの始点アドレス、終点アドレス、不良ビット数で
あることを特徴とする請求項１記載の不良解析方法。
【請求項３】前記特徴量を元に、不良パターンの判定
に使用する判定領域の判定基準を計算し、計算結果を保
持し、保持した計算結果を、以降で実行される基本ブロ
ック毎の不良パターン判定、及び、組み合わせブロック
毎の不良パターン判定における、前記第１の判定基準、
前記第２の判定基準として使用することを特徴とする請
求項１記載の不良解析方法。
【請求項４】半導体の試験装置から得られたフェイル
ビットマップデータを入力し、予め設定され、不良パタ
ーンの判定基準を規定した特徴量を入力し、前記特徴量
を元に不良パターンの判定を行う不良パターン判定装置
を備えた不良解析装置において、前記不良パターン判定装置は、入力した前記特徴量に規
定されている不良パターンの第１の判定基準に従って、
前記フェイルビットマップデータの基本ブロック毎に不
良パターン判定を行い、前記基本ブロック毎の不良パタ
ーン判定を、前記フェイルビットマップデータの全体に
渡って繰り返し行い、得られた判定結果と前記基本ブロ
ックのアドレス情報とを基本パターン判定結果として格
納する第１のメモリを備え、さらに、前記第１のメモリ内に格納されている前記基本
パターン判定結果を読み出し、前記特徴量に規定されて
いる不良パターンの第２の判定基準に従って、前記基本
ブロックを組み合わせて得られる組み合わせブロック毎
に不良パターン判定を行い、前記組み合わせブロック毎
の不良パターン判定を、前記フェイルビットマップデー
タの全体に渡って繰り返し行い、前記判定結果を格納する判定結果記憶装置をさらに備え
たことを特徴とする不良解析装置。
【請求項５】前記第１のメモリ内に格納される前記基
本ブロックのアドレス情報とは、前記フェイルビットマ
ップデータ内における前記基本ブロックの始点アドレ
ス、終点アドレス、不良ビット数であることを特徴とす
る請求項４記載の不良解析装置。
【請求項６】前記不良パターン判定装置は、予め設定
された前記特徴量の読み込み時に、不良パターンの判定
に使用する判定領域の判定基準を計算し、計算結果を保
持し、保持した計算結果を、以降で実行される前記基本
ブロック毎の不良パターン判定、及び、前記組み合わせ
ブロック毎の不良パターン判定における、前記第１の判
定基準、前記第２の判定基準として使用することを特徴
とする請求項４記載の不良解析装置。