JP3307304B2 - 電子デバイス検査システムおよびそれを用いた電子デバイスの製造方法 - Google Patents
電子デバイス検査システムおよびそれを用いた電子デバイスの製造方法Info
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- H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
Description
造ラインに適用される電子デバイス検査システムおよび
その検査システムを用いた製造方法に係り、特に各種検
査装置を用いて収集した検査データを用いた解析処理を
行う電子デバイスシステム及びその検査システムを用い
た製造方法に関する技術である。
露光、現像、エッチング等の複数の処理工程を繰り返す
ことにより形成されている。
理工程において処理されたウエハは、必要に応じて異物
検査装置や外観検査装置等により検査され、ウエハに付
着した異物や外観不良の個数、種類、大きさ等が検出さ
れている。以後、異物検査装置の検出対象である異物
と、外観検査装置の検出対象である外観不良とを総称し
て欠陥と呼ぶ。
の検査結果を必要に応じて解析し、その解析結果に基づ
いて電子デバイスの製造ラインを管理していた。例え
ば、特開平3−44054号公報に開示されるように、
ある工程で処理したウエハから検出された欠陥数と、そ
のウエハが完成した後に得られる良品チップの数(歩留
まり)との相関関係から製造ラインで必要となる管理基
準を設定し、その管理基準を超える欠陥数が検出される
か否かを判別して管理していた。そして、検出した欠陥
数が設定した管理基準を超える場合、製造ラインに何ら
かの異常が発生したと判断して、異常の発生原因の解明
と対策を行っていた。
した異物はウエハを洗浄することによって洗い流された
り、ウエハが受ける種々の加工プロセスによって消滅す
る場合があり、単に欠陥数が管理基準を超えたからとい
って、それが直ちに歩留まりの低下に結びつくものでは
ないことが経験されている。
は、異常発生の原因の解明と対策を最小限に抑えなけれ
ばならないが、従来の管理手法では、単に欠陥数を管理
するだけであるため不必要な解析や対策を行う可能性が
あった。
対策が行うことが難しく、効率的に歩留まりを向上させ
ることが出来なかった。
されたものであり、全く新規な情報を用いて製造ライン
での異常発生を高信頼に通知する電子デバイス検査シス
テムを提供することを目的とする。
ことで製造ラインのスループット及び歩留まりを向上さ
せる半導体装置の製造方法を提供することを目的とす
る。
目的を達成するために、同一ウエハ上の同一箇所に複数
の工程にまたがって検出される欠陥数に基づいて製造ラ
インを管理することとした。ここで同一ウエハとは、固
有の識別番号を付されたウエハが、各処理工程で処理さ
れたそれぞれの状態にあるものを意味する。
れることで電子デバイスとなる複数のワークに対して、
該複数の処理工程の内の少なくとも第一、第二の処理工
程で処理された同一のワークの欠陥を検出する検査装置
と、該検査装置が検出した検査データを記憶する記憶手
段と、該記憶した検査データを用いて該第一の処理工程
で処理されたワークの有する欠陥の位置と該第二の処理
工程で処理されたワークの有する欠陥の位置とがほぼ同
一となる欠陥数を算出する算出手段と、該算出した結果
を該第一の処理工程もしくは該第二の処理工程が処理し
たワークの順に時系列に出力する出力手段とを有する解
析装置とを備えることで上記目的を達成する。これによ
って従来に比べてよりフェイルビットとなり易い情報を
用いた製造ラインの管理が可能となる。
ワークの欠陥を検査する検査装置と、前記第二の処理工
程で処理したワークの欠陥を検査する検査装置とが異な
っても良い。
憶手段を有するサーバと、少なくとも前記出力手段を有
するパーソナルコンピュータとで構成し、該サーバもし
くは該パーソナルコンピュータが前記算出手段を有する
ようにしても良い。
ークに対して、該ワークに形成されたチップのビット単
位の電気的特性を検査する検査装置と、前記第一の処理
工程で処理された欠陥の位置と前記第二の処理工程で処
理された欠陥の位置とがほぼ同一となる欠陥の位置と、
該電気的特性が不良であるビットの位置とがほぼ同一と
なる割合を算出する算出手段とをさらに備えることで、
その割合に基づいて複数の工程にまたがって検出される
欠陥が不良ビットとなり易い工程を選定することが可能
となり、不良ビットとなり易い情報に基づいた効率的な
製造ラインの管理が可能となる。
れることで電子デバイスとなるワークに対して、該複数
の処理工程の内の少なくとも第一、第二の処理工程で処
理された同一のワークの欠陥を検査し、該第一の処理工
程で処理されたワークの有する欠陥の位置と該第二の処
理工程で処理されたワークの有する欠陥の位置とがほぼ
同一となる欠陥数を管理しながら、該ワークを該複数の
処理工程で処理することでも上記目的を達成することが
できる。
たワークに対して、該ワークに形成されたチップのビッ
ト単位の電気的特性を検査し、前記第一の処理工程で処
理されたワークの有する欠陥の位置と前記第二の処理工
程で処理されたワークの有する欠陥の位置とがほぼ同一
となる欠陥の位置と、該電気的特性が不良となるビット
の位置がほぼ同一となる割合を算出し、該算出した割合
を用いて前記検査装置で検査するワークが処理された第
一、第二の処理工程を選定しても良い。
にまたがって存在する欠陥とフェイルビットとの関係を
示したものであり、検出した欠陥数と、その欠陥とフェ
イルビットの位置とが一致した数との比を、F.B.
(フェイルビット)対応率として表したものである。こ
のF.B.対応率が高いほど、欠陥が原因で不良となる
確率が高いことを示している。なお、フェイルビットと
は、最終的に電気的特性を満足しないビットのことを意
味する。
ハ上の欠陥数と、その欠陥とフェイルビットの位置とが
一致した数との比を算出したところ、そのF.B.対応
率は62.9%であったが、工程cと工程yとの両方に存
在した欠陥数と、その欠陥とフェイルビットの位置とが
一致した数との比をAND101として算出したところ、
そのF.B.対応率は100%に上昇していることが判
る。すなわち、欠陥が複数の工程をまたがって存在する
ことでフェイルビットとなる確率が上昇した。
たウエハ上の欠陥数と、その欠陥とフェイルビットの位
置とが一致した数との比を算出したところ、そのF.
B.対応率は12.4%であったが、工程dと工程eとの
両方に存在した欠陥数と、その欠陥とフェイルビットの
位置とが一致した数との比をAND101として算出した
ところ、そのF.B.対応率は26.7%に上昇した。
も、単工程で検出された欠陥のF.B.対応率よりも、
AND101に示すような複数の工程にまたがって検出さ
れた欠陥のF.B.対応率の方が高いことがわかる。ま
た、またがる工程数が多いほどF.B.対応率が高いこ
とが判る。これからして、複数工程にまたがってウエハ
上の同一座標で検出される欠陥数を管理すれば、不良ビ
ットになる確率の高い情報で管理することとなり、従来
に比べて高信頼に対策すべきか否かを判断することが可
能となる。
出される欠陥を流れ込み欠陥と呼ぶ。
を用いて詳細に説明する。
を示した図である。
造工程、202はその製造途中のウエハを検査する異物
検査装置や外観検査装置等の各種検査装置、203は各
種検査装置202の検査した結果を記憶するデータベー
ス、204はその記憶した検査結果を用いて解析処理を
行う解析装置、205は検査装置202、データベース
203、解析装置204と接続するネットワークであ
る。
入したのち、成膜、露光、エッチング等の処理を繰り返
し、さらに必要に応じてイオン打ち込み等の処理を経て
ウエハを加工する。その一方で各製造処理工程を経たウ
エハは、必要に応じて異物検査装置や外観検査装置等の
検査装置202を用いてウエハ上に付着した異物や外観
不良等の欠陥を検査する。各検査装置202で検査する
ウエハは、各製造処理工程を通して同一のものを選択す
るようにする。この検査では、欠陥数、欠陥の発生箇
所、ウエハの処理工程、ロット番号、ウエハ番号を収集
する。さらにここで各欠陥の大きさや種類も併せて収集
することが好ましい。
05を介してデータベース203に送信され、図3に示
すようなデータフォーマットにより記憶しておく。
203に記憶された検査データを抽出して解析処理を行
う。
したフローチャートである。図4では第n工程から第m工
程までをまたがって存在したと考えられる流れ込み欠陥
を解析対象とした例である。なお、この解析対象となる
工程群は、特に流れ込み欠陥が不良ビットの原因となり
易いと考えられるものを選定するが、この選定方法につ
いては後述する。
程(n<m)で検出された検査データをデータベース20
3から抽出する(ステップ401)。
の位置がそれぞれ一致するか否かを判定する(ステップ
402)。例えば、n工程で現れた欠陥の位置をN(X
n、Yn)、m工程の欠陥の位置を(Xm、Ym)とするとき、こ
の2点の距離Rmnが、所定値R以下であるか否かを判定
する。そして、所定値R以下である欠陥は、第n工程の欠
陥の位置と第m工程の欠陥の位置が一致したと判定す
る。すなわち、流れ込み欠陥として判定する。なお、R
mnは数1の通りである。
陥の全てに行い、その一致した欠陥数をそのウエハの流
れ込み欠陥数として記憶する(ステップ403)。
理を解析に必要な各ウエハについて行う。
を、図5に示すような製造工程601で処理したウエハ
の順にプロットし、流れ込み欠陥数の推移を表示する
(ステップ404)。
できるので、流れ込み欠陥数が所定値を満足しない場合
は、製造工程601に異常があるとして製造装置や製造
条件の検査、検討等の対策を行うことが可能となる。流
れ込み欠陥による製造工程の管理は、従来の管理に比べ
てフェイルビットとなる確率が高いので、より高信頼な
情報として取り扱うことができる。すなわち、従来の管
理よりもフェイルビットとの因果関係が強い情報を用い
た管理を実現できるので、不要な解析や対策の回数を削
減でき、結果として製造ラインのスループットを向上さ
せることが出来る。また、流れ込み欠陥を減らすように
早期に解析、対策を行うことが可能となるので、従来に
比べて歩留まりも向上する。
析すべき第n工程から第m工程を選定する一例を説明す
る。
る。
造工程、602はその製造途中のウエハを検査する異物
検査装置や外観検査装置等の各種検査装置、603は各
種検査装置602の検査した結果を記憶する第一のデー
タベース、604は第一のデータベースに記憶した検査
結果を用いて解析処理を行う第一の解析装置、605は
検査装置602、第一のデータベース603、解析装置
604と接続するネットワーク、606は製造工程60
1での処理を経てウエハに形成されたチップの電気的特
性を検査するテスト工程、607はその電気的特性を検
査するテスタ、608はテスタ607の検査した結果を
記憶する第二のデータベース、609は第二のデータベ
ースに記憶した検査結果を用いて解析処理を行う第二の
解析装置である。なお、テスタ607および第二のデー
タベース608もネットワーク605と接続している。
他に、全製造工程601での処理が終了した後、ウエハ
に形成された各チップのビット単位の電気的特性を検査
する。具体的にはテスタ607を用いて全チップの全ビ
ットの良・不良の判定を行う。この収集された検査デー
タは、ネットワーク605を介して第二のデータベース
608へ送信され、図7に示すようなデータフォーマッ
トにより記憶される。
選定方法を示すフローチャートである。
の解析端末609は、第一のデータベースから検査デー
タを取得し(ステップ801)、流れ込み欠陥を判定す
る(ステップ802)。具体的にはA工程とB工程、A工
程とC工程、…A工程とZ工程、B工程とC工程、B工程とD
工程…と言ったように、各工程間の欠陥座標が位置する
か否かを全ての工程の組み合わせについて行い、一致し
た工程をそれぞれ流れ込み欠陥が発生した最初の工程、
終了した最後の工程として判定する。なお、欠陥座標が
一致するか否かは、前述の数1を用いた方法と同様にし
て算出する。また、欠陥が初めて検出された工程から同
一座標の欠陥の有無を判定し、同一座標の欠陥として連
続して検出された工程を流れ込み欠陥の発生した工程と
して判定するようにしても良い。
末604若しくは第二の解析端末609は、第二のデー
タベースから該当するウエハのフェイルビットデータを
取得し(ステップ804)、流れ込み欠陥と判定した欠
陥位置と、第二のデータベースに記憶されたフェイルビ
ットの位置とを照合する(ステップ805)。この照合
においても前述の数1を用いた方法と同様にして算出す
る。そして、ウエハに付着した流れ込み欠陥がファイル
ビットを引き起こしているか否かを判定し、流れ込み欠
陥がフェイルビットとなる確率(致命率)を算出する
(ステップ806)。
ーマットで出力する(ステップ807)。図9は、縦軸
に欠陥の流れ込みが検出された最初の工程、横軸に欠陥
の流れ込みが検出された最終の工程を表している。表中
の数値は、該当する流れ込み欠陥が付着した場合のフェ
イルビットとなる確率を表している。例えば、図9で
は、流れ込み欠陥がB工程からD工程まで確認された場合
のフェイルビットの確率は10%となることを示してい
る。
る確率が所定値以上となる工程間を特に管理すべき工程
間として選定する(ステップ808)。
ルビットに成りやすい工程が判定できるので、その工程
間に対して図5に示すような管理を行うことが有効とな
る。
が行われる時などに逐次改めるのが好ましい。
スタ607を用いてウエハに形成された良品チップ数
(歩留まり)を算出することも可能なので、管理すべき
工程間における流れ込み欠陥数と歩留まりとの相関を求
め、必要な歩留まりを得るための流れ込み欠陥数を決定
し、図10に示すように管理基準として利用することが
好ましい。
たウエハ毎に表示する例を説明してきたが、同一のウエ
ハに対して流れ込み欠陥数の推移を表示するようにして
も良い。これによっても流れ込み欠陥が多発する工程を
特定することが可能となり、その解析、対策が容易とな
ることは言うまでもない。
は、数1に記載する方法に限らず、欠陥位置が一致する
か否かが判定できれば、どのような方法であっても同様
の効果が得られるのは言うまでもない。
工程とを照合することで流れ込み欠陥を判定したが、第
n工程から第m工程までに含まれる全ての検査データを照
合するようにしても同様の効果が得られることは言うま
でもない。
ーバ等で構成する場合は、これまで説明してきた解析処
理をサーバで、もしくはサーバと解析端末とで分散させ
て処理させても良い。
み欠陥数の管理を行うことで、製造ラインでの異常発生
を高信頼に通知することが可能となる。
ことで製造ラインのスループット及び歩留まりを向上さ
せることが可能となる。
図
ート図
図
ート図
Claims (6)
- 【請求項1】複数の製造工程でワークが処理され、複数
の欠陥検査工程で当該ワークが処理されることで製造さ
れる電子デバイスの検査システムであって、 前記複数の欠陥検査工程により得られる検査データを記
憶する記憶手段と、 前記記憶手段に記憶される欠陥検査工程毎の検査データ
の内、任意の 第一、第二の欠陥検査工程に係る検査デー
タを抽出する第一の処理ステップと、当該第一と第二の
欠陥検査工程で同一位置にある流れ込み欠陥の個数を計
数処理する第二の処理ステップと、フェイルビットデー
タと照合処理することで当該流れ込み欠陥がフェイルビ
ットとなる致命率を算出する第三の処理ステップとを、
第一と第二の欠陥検査工程の複数通りの組合せについて
演算処理する解析手段と、 該算出した各組合せ毎の解析結果を出力する出力手段
と、 を有することを特徴とする電子デバイス検査システム。 - 【請求項2】請求項1に記載の電子デバイス検査システ
ムにおいて、 前記各組合せ毎の解析結果を、表形式で出力することを
特徴とする 電子デバイス検査システム。 - 【請求項3】請求項1に記載の電子デバイス検査システ
ムにおいて、 前記解析手段は、前記各組合せ毎の解析結果に基づき、
管理基準を超える欠陥検査工程を抽出し、 前記出力手段は、当該欠陥検査工程を通過したウエハの
流れ込み欠陥数を、ウエハ毎にグラフ表示出力すること
を特徴とする 電子デバイス検査システム。 - 【請求項4】請求項3に記載の電子デバイス検査システ
ムにおいて、 前記解析手段は、管理基準を超える前記欠陥検査工程を
通過するウエハに関して、複数の欠陥検査工程毎に計数
される流れ込み欠陥数を表示出力することを特徴とする
電子デバイス検査システム。 - 【請求項5】複数の製造工程でワークが処理され、複数
の欠陥検査工程で当該ワークが処理されることで製造さ
れる電子デバイスの検査方法であって、 前記複数の欠陥検査工程において、検査装置により当該
ワークの検査をし、 前記複数の欠陥検査工程により得られる検査データを記
憶し、 前記記憶手段に記憶される欠陥検査工程毎の検査データ
の内、任意の第一、第 二の欠陥検査工程に係る検査デー
タを抽出する第一の処理ステップと、当該第一と第二の
欠陥検査工程で同一位置にある流れ込み欠陥の個数を計
数処理する第二の処理ステップと、フェイルビットデー
タと照合処理することで当該流れ込み欠陥がフェイルビ
ットとなる致命率を算出する第三の処理ステップとを、
第一と第二の欠陥検査工程の複数通りの組合せについて
演算処理し、 該算出した各組合せ毎の解析結果を出力することを特徴
とする電子デバイス検査方法。 - 【請求項6】複数の製造工程でワークが処理され、複数
の欠陥検査工程で当該ワークが処理されることで製造さ
れる電子デバイスの製造方法であって、 所定の製造工程後の前記複数の欠陥検査工程において、
検査装置により当該ワークの検査をし、 前記複数の欠陥検査工程により得られる検査データを記
憶し、 前記記憶手段に記憶される欠陥検査工程毎の検査データ
の内、任意の第一、第二の欠陥検査工程に係る検査デー
タを抽出する第一の処理ステップと、当該第一と第二の
欠陥検査工程で同一位置にある流れ込み欠陥の個数を計
数処理する第二の処理ステップと、フェイルビットデー
タと照合処理することで当該流れ込み欠陥がフェイルビ
ットとなる致命率を算出する第三の処理ステップとを、
第一と第二の欠陥検査工程の複数通りの組合せについて
演算処理し、 該算出した各組合せ毎の解析結果に基づいて、前記電子
デバイスの製造管理を実行することを特徴とする電子デ
バイスの製造方法
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JPH11176892A JPH11176892A (ja) | 1999-07-02 |
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- 1997-12-12 JP JP34249897A patent/JP3307304B2/ja not_active Expired - Fee Related
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1998
- 1998-11-13 WO PCT/JP1998/005125 patent/WO1999031727A1/ja active Application Filing
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