JP2000021196A - 半導体記憶装置および半導体試験方法 - Google Patents

Abstract

(57)【要約】 【課題】 テスト時間の短縮化、およびテスタの低コス
ト化を図ることが可能な半導体記憶装置を提供する。 【解決手段】 各行をラインモードテストし、各列のメ
モリセルが不良か否かをＭＰＲ５で判定し、各列の不良
ビット数をＦＢＣ７でカウントする。不良ビット数が多
い順にコラム・スペア４の数のＭＰＲ５の判定機能をマ
スクした後、再度各行をラインモードテストし、判定回
路６の出力信号Ｐ，Ｆに基づいて、残りの不良ビットを
ロウ・スペア３で救済できるか否かを判定する。各メモ
リセルごとにデータを読出していた従来に比べ、テスト
時間の短縮化が図られる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置お
よび半導体試験方法に関し、特に、行列状に配列された
複数のメモリセル、複数のメモリセルのうちの不良なメ
モリセルを含むメモリセル行と置換するための少なくと
も１つのスペアメモリセル行、および複数のメモリセル
のうちの不良なメモリセルを含むメモリセル列と置換す
るための少なくとも１つのスペアメモリセル列を備えた
半導体記憶装置、およびそのような半導体記憶装置をテ
ストする半導体試験方法に関する。

【０００２】

【従来の技術】従来より、半導体メモリにおいては、歩
留りの向上などの観点から冗長性回路が設けられ、この
冗長性回路を用いて不良ビットを救済することが行なわ
れている。この冗長性回路は、予備の行（ロウ・スペ
ア）および予備の列（コラム・スペア）を備え、不良ビ
ットが存在する行または列をロウ・スペアまたはコラム
・スペアで置換するものである。

【０００３】また、不良ビットが半導体メモリ内に存在
するか否かを検出し、かつ不良ビットが検出された場合
に上記冗長性回路を用いてこの不良ビットを救済するこ
とができるか否かを判定するために、従来から半導体メ
モリの試験が行なわれている。

【０００４】図１３は、半導体メモリ３１の試験を行な
うための半導体試験装置（以下、テスタと称す）３２の
構成を示すブロック図である。図１３を参照して、この
テスタ３２は、半導体メモリ３１に試験パターンを与え
るパターン発生器３３と、半導体メモリ３１から出力さ
れるデータが正しいかどうかを判定し、不良ビットを判
別するパス／フェイル判定器３４と、パス／フェイル判
定器３４の判定結果に基づいて救済可否判定を行なう救
済可否判定装置３５とを含む。

【０００５】半導体メモリ３１内には、図１４に示すよ
うに、複数行複数列（図では４行４列）に配列された複
数のメモリセルＭＣを含むメモリアレイ３６が設けられ
ている。また、テスタ３２の救済可否判定装置３５内に
は、同図に示すように、パス／フェイル判定器３４の判
定結果に基づいて半導体メモリ３１の不良ビットを記憶
する不良ビットメモリ３７と、不良ビットメモリ３７に
記憶された各行の不良ビット数をカウントする行不良ビ
ットカウンタ３８と、不良ビットメモリ３７に記憶され
た各列の不良ビット数をカウントする列不良ビットカウ
ンタ３８とが設けられている。

【０００６】次に、図１５のフローチャートに従って、
テスタ３２における試験および救済可否判定動作につい
て説明する。まず、ステップＳ３１で半導体メモリ３１
の試験を実施する。すなわち、ステップＳ３１ａで半導
体メモリ３１にパターン発生器３３によって試験パター
ンを印加する。このとき、半導体メモリ３１内部の全メ
モリセルの１つ１つに順番に試験データを書込んでいく
ため、Ｔ＝Ｔｓ×Ｎだけの時間Ｔを要する。ただし、Ｔ
ｓは１動作サイクル時間、Ｎは半導体メモリ３１のビッ
ト数である。

【０００７】次いで、ステップＳ３１ｂで半導体メモリ
３１内部の全メモリセルのデータを１つずつ読出し、パ
ス／フェイル判定器３４によって各データが正しいかど
うかを判定し、不良ビットを判別する。

【０００８】次いで、ステップＳ３２で、半導体メモリ
３１の不良ビットのアドレスに相当する不良ビットメモ
リ３７のアドレスに不良ビットである旨を記憶する。図
１４において「×」は不良ビットであることを示す。

【０００９】次いで、ステップＳ３３で、不良ビットメ
モリ３７に記憶した不良ビットに基づいて救済可否判定
を実施する。すなわち、各行および各列の不良ビット数
を不良ビットカウンタ３７，３８によってカウントし、
そのカウント値に基づいて救済が可能であるか否かを一
定のアルゴリズム（図示せず）に従って判定していく。
救済が可能な場合は不良な行および列をロウ・スペアお
よびコラム・スペアで置換し、救済が不可能な場合はそ
の半導体メモリ３１は不良品として廃棄される。

【００１０】一方、半導体メモリ３１の試験時間は半導
体メモリ３１のメモリ容量の増加とともに長時間化して
おり、処理能力およびテストコストの観点から大きな問
題となっている。このため、この半導体メモリ３１の試
験時間を短くするために、１行分のメモリセルを同時に
テストできる手法（以下、ラインモードテストと称す）
が提案されている。

【００１１】次に、このラインモードテストについて簡
単に説明する。図１６は、半導体メモリ３１内部のメモ
リアレイ３６を示している。説明の簡単化のため、メモ
リアレイ３６は４行Ｘ０〜Ｘ３、４列Ｙ０〜Ｙ３のメモ
リセルＭＣを含むものとする。

【００１２】図１６において、従来の半導体メモリ３１
の試験では、（Ｘ０，Ｙ０）→（Ｘ１，Ｙ０）→（Ｘ
２，Ｙ０）→（Ｘ３，Ｙ０）→（Ｘ０，Ｙ１）→…→
（Ｘ３，Ｙ３）というように１ビットずつメモリセルに
アクセスしていく。つまり、この試験では全メモリセル
にアクセスするためには１６回の動作が必要である。こ
れに対して、ラインモードテストでは、１回の動作でＸ
０の１行すなわち（Ｘ０，Ｙ０），（Ｘ０，Ｙ１），
（Ｘ０，Ｙ２），（Ｘ０，Ｙ３）の４ビットのメモリセ
ルにアクセスするため、この例では合計４回のアクセス
で全メモリセルにアクセスできる。

【００１３】したがって、Ｎビットの半導体メモリ３１
の試験では、全メモリセルにアクセスするためには、従
来の試験方法ではＴ＝Ｔｓ×Ｎだけの時間Ｔを要するの
に対し、ラインモードテストでは、Ｔ＝Ｔｓ×Ｎ^0.5 だ
けの時間ですむ。ただし、実際には、少なくとも試験デ
ータの書込と読出の２回の動作が必要となるため、通常
のテストではＴ＝２×Ｔｓ×Ｎの時間Ｔが必要となるの
に対し、ラインモードテストではＴ＝２×Ｔｓ×Ｎ^0.5
の時間Ｔですむ。

【００１４】然るに、このラインモードテストでは、半
導体メモリ３１のパス／フェイルを行単位で判別するこ
とができるものの、各行のどのメモリセルがパス／フェ
イルであるのかを判別することはできない。すなわち、
Ｘ０、Ｘ１、Ｘ２、Ｘ３というように１行単位でテスト
を行なうため、たとえば、Ｘ０の４ビット（Ｘ０，Ｙ
０），（Ｘ０，Ｙ１），（Ｘ０，Ｙ２），（Ｘ０，Ｙ
３）のうちのいずれかがフェイルしていることは判明し
ても、その４ビットのうちのいずれがフェイルしている
かを判別することはできない。

【００１５】

【発明が解決しようとする課題】従来の半導体メモリ３
１のテストは以上のように行なわれていたので、半導体
メモリ３１のメモリ容量が大容量化するに従って、試験
時間が長くなるという問題があった。ラインモードテス
トを行なえば試験時間の短縮化は可能であるが、１ビッ
トごとのパス／フェイルの判定ができないため冗長性回
路による救済可否の判定には使用できない。

【００１６】また、半導体メモリ３１が大容量化する
と、テスタ３２内の救済可否判定回路３５の不良ビット
メモリ３７も大容量化しなければならず、テスタ３２の
装置コストが増大するという問題があった。

【００１７】それゆえに、この発明の主たる目的は、テ
スト時間の短縮化、およびテスタの低コスト化を図るこ
とが可能な半導体記憶装置および半導体試験方法を提供
することである。

【００１８】

【課題を解決するための手段】請求項１に係る発明は、
行列状に配列された複数のメモリセル、複数のメモリセ
ルのうちの不良なメモリセルを含むメモリセル行と置換
するための少なくとも１つのスペアメモリセル行、およ
び複数のメモリセルのうちの不良なメモリセルを含むメ
モリセル列と置換するための少なくとも１つのスペアメ
モリセル列を備え、各メモリセルが不良か否かをテスト
し、不良なメモリセルの救済が可能か否かを判定するテ
ストモードを有する半導体記憶装置であって、読出手
段、第１の判定手段、非活性化手段、第２の判定手段、
カウンタ、および出力手段を備える。読出手段は、テス
トモード時に、複数のメモリセルの各々に予め書込まれ
たデータを行単位で順次並列に読出す。第１の判定手段
は、各列に対応して設けられ、対応の列のメモリセルか
ら読出手段によって読出されたデータに基づいてそのメ
モリセルが不良か否かを判定する。非活性化手段は、第
１の判定手段を外部から非活性化させるために設けられ
る。第２の判定手段は、複数の第１の判定手段の判定結
果に基づいて読出手段によってデータの読出が行なわれ
たメモリセル行が不良か否かを判定し、判定結果に応じ
た信号を外部に出力する。カウンタは、各列に対応して
設けられ、対応の第１の判定手段が不良と判定した回数
をカウントし、そのカウント値がスペアメモリセル行の
数を越えたことに応じて対応の第１の判定手段を非活性
化させる。出力手段は、各カウンタのカウント値を外部
に出力する。

【００１９】請求項２に係る発明では、請求項１に係る
発明の出力手段は、複数のカウンタのカウント値の各々
を３値以上のレベルを有する多値信号に変換し、１つず
つシリアルに出力する。

【００２０】請求項３に係る発明は、行列状に配列され
た複数のメモリセル、複数のメモリセルのうちの不良な
メモリセルを含むメモリセル行と置換するための少なく
とも１つのスペアメモリセル行、および複数のメモリセ
ルのうちの不良なメモリセルを含むメモリセル列と置換
するための少なくとも１つのスペアメモリセル列を備え
た半導体記憶装置の各メモリセルが不良か否かをテスト
し、不良なメモリセルの救済が可能か否かを判定する半
導体試験方法であって、読出手段、第１の判定手段、非
活性化手段、第２の判定手段、カウンタ、および出力手
段が半導体記憶装置に設けられる。読出手段は、複数の
メモリセルの各々に予め書込まれたデータを行単位で順
次並列に読出す。第１の判定手段は、各列に対応して設
けられ、対応の列のメモリセルから読出手段によって読
出されたデータに基づいて該メモリセルが不良か否かを
判定する。非活性化手段は、第１の判定手段を外部から
非活性化させるために設けられる。第２の判定手段は、
複数の第１の判定手段の判定結果に基づいて読出手段に
よってデータの読出が行なわれたメモリセル行が不良か
否かを判定し、判定結果に応じた信号を外部に出力す
る。カウンタは、各列に対応して設けられ、対応の第１
の判定手段が不良が判定した回数をカウントし、そのカ
ウント値がスペアメモリセル行の数を越えたことに応じ
て対応の第１の判定手段を非活性化させる。出力手段
は、各カウンタのカウント値を外部に出力する。

【００２１】そして、この半導体試験方法では、読出手
段に全メモリセル行のデータを順次読出させ、出力手段
の出力に基づいて、カウント値がスペアメモリセル行の
数を越えたカウンタの数をカウントし、その数がスペア
メモリセル列の数を越えた場合は救済不可能と判断して
テストを中止し、越えていない場合はカウント値が多い
順にスペアメモリセル列の数と等しい数のカウンタを選
択し、選択したカウンタに対応する第１の判定手段を非
活性化手段によって非活性化させる。次に、読出手段に
全メモリセル行のデータを再度順次読出させ、第２の判
定手段の出力信号を順次記憶するとともに、メモリセル
行が不良であることを示す信号が出力された回数をカウ
ントし、その回数がスペアメモリセル行の数を越えた場
合は救済不可能と判断してテストを中止し、全メモリセ
ル行のデータの読出が終了したときに回数がスペアメモ
リセル行の数を越えていない場合は救済可能と判断し、
非活性化された第１の判定手段に対応するメモリセル列
をスペアメモリセル列で置換し、第２の判定手段の出力
信号によって不良であることが示されたメモリセル行を
スペアメモリセル行で置換すべきと判断する。

【００２２】

【発明の実施の形態】図１は、この発明の一実施の形態
による半導体メモリ１の概略構成を示すブロック図であ
る。図１を参照して、この半導体メモリ１は、行列状に
配列された複数のメモリセルＭＣを含むメモリアレイ２
と、行方向（ロウ側、Ｘアドレス側）の冗長性回路に含
まれる複数本（図では２本）のロウ・スペア３と、列方
向（コラム側、Ｙアドレス側）の冗長性回路に含まれる
複数本（図では２本）のコラム・スペア４とを含む。

【００２３】また、この半導体メモリ１は、それぞれが
複数列に対応して設けられた複数のＭＰＲ（マルチパー
パスレジスタ）５を含む判定回路６と、それぞれが複数
列に対応して設けられた複数のＦＢＣ（フェイルビット
カウンタ）７を含むカウント回路８と、カウント値出力
回路９とを備える。

【００２４】ＭＰＲ５は、ラインモードテスト時に、対
応の列のメモリセルＭＣの書込データと読出データとを
比較し、比較結果に基づいてそのメモリセルＭＣが不良
かどうかを判定する。判定回路６は、ラインモードテス
ト時に、複数のＭＰＲ５の判定結果に基づいてテスト対
象のライン（行）がパスかフェイルかを判定し、判定結
果を示す信号ＰまたはＦをテスタに出力する。

【００２５】ＦＢＣ７は、対応のＭＰＲ５が不良ビット
を検出した回数をカウントし、そのカウント値が最大値
すなわちロウ・スペア３の本数＋１（この場合は３）に
なったことに応じて、対応のＭＰＲ５のパス／フェイル
判定機能をマスクする（停止させる）機能を有する。カ
ウント回路８は、テスタからの出力命令に応答して、複
数のＦＢＣ７のカウント値をカウント値出力回路９にシ
リアルに与える。

【００２６】カウント値出力回路９は、カウント回路８
から与えられた各ＦＢＣ７のカウント値０，１，２，３
を２ビット（００，０１，１０，１１）の信号φＣＮＴ
に変換してテスタに出力する。

【００２７】図２は、図１で示した半導体メモリ１のテ
スト時の動作を示す図である。半導体メモリ１のメモリ
アレイ２は、ラインモードテストで１ライン（斜線が施
された部分）単位でテストされる。各ラインの各メモリ
セルＭＣのデータは対応のＭＰＲ５に与えられる。ＭＰ
Ｒ５は、与えられる読出データと書込データとに基づい
てそのメモリセルＭＣがパスかフェイルかを判定する。
判定回路６は、各ラインごとにそのラインがパスかフェ
イルかを判定し、パスの場合は信号Ｐを出力し、フェイ
ルの場合は信号Ｆを出力する。テスタ１０内には不良ビ
ットメモリ１１が設けられている。各ラインの信号Ｐま
たはＦは、不良ビットメモリ１１のそのラインに対応す
るアドレスに記憶される。テスタ１０は、複数のＭＰＲ
５のうちのいずれかのＭＰＲ５を選択し、そのＭＰＲ５
にマスク信号φＭを与えてそのＭＰＲ５のパス／フェイ
ル判定機能をマスクすることができる。

【００２８】ＭＰＲ５が不良ビットを検出した回数は、
そのＭＰＲ５に対応するＦＢＣ７によってカウントされ
る。ＦＢＣ７のカウント値が最大値（３）に達したと
き、そのＦＢＣ７に対応するＭＰＲ５がマスクされる。
テスタ１０は、半導体メモリ１から与えられる信号Ｐ，
Ｆ，φＣＮＴに基づいて、半導体メモリ１の救済の可否
を判定する。

【００２９】図３〜図６は、半導体メモリ１およびテス
タ１０の試験および救済可否判定動作を示すフローチャ
ートである。ここでは説明および図面の簡単化のためメ
モリアレイ２は、図７に示すように、８行Ｘ０〜Ｘ７、
８列Ｙ０〜Ｙ７のメモリセルＭＣを含み、７つの不良ビ
ット（×）を含むものとする。初期状態では、各ＦＢＣ
７のカウント値は「０」にクリアされている。

【００３０】まずステップＳ１で、図８に示すように、
メモリアレイ２の第１行Ｘ０をラインモードテストでテ
ストする。次いでステップＳ２で、各ＭＰＲ５によって
パス／フェイルの判定が行なわれる。このとき、テスタ
では、１行のうちのどの列に不良ビットがあるのかは判
別できない仕組みになっている。図８では、（Ｘ０，Ｙ
２）が不良ビットとなっているので、８個のＭＰＲ６の
うちのＹ２に対応するＭＰＲ５のみがフェイルと判定
し、判定回路６は信号Ｆを出力する。

【００３１】ステップＳ２でフェイルと判定された場合
は、ステップＳ３でフェイルと判定したＭＰＲ５に対応
するＦＢＣ７のカウント値がインクリメント（＋１）さ
れる。次いで、ステップＳ４でＦＢＣ７のカウント値が
最大値（３）になったか否かが判別される。

【００３２】ステップＳ４でＦＢＣ７のカウント値が最
大値（３）になっていない場合およびステップＳ２でパ
スと判定された場合は、ステップＳ６で全行のテストが
終了したかどうかが判別され、終了していない場合はス
テップＳ７で次の行のラインモードテストが行なわれ、
ステップＳ２に戻る。

【００３３】ステップＳ４でＦＢＣ７のカウント値が最
大値（３）になっている場合は、ステップＳ５でカウン
ト値が最大値（３）になっているＦＢＣ７に対応するＭ
ＰＲ５の判定機能がマスクされ、ステップＳ６に進む。
図９では、Ｙ２に対応するＦＢＣ７のカウント値が最大
値（３）になってＹ２に対応するＭＰＲ５の判定機能が
マスクされた状態が示される。マスクされたＭＰＲ５は
フェイルと判定することはないので、マスクされたＭＰ
Ｒ５に対応するＦＢＣ７のカウント値は増加しない。

【００３４】以上、ステップＳ２〜Ｓ７を全行Ｘ０〜Ｘ
７のテストが終了するまで繰返す。ここまでの動作に要
する時間Ｔは試験データの書込も含めてＴ＝２×Ｔｓ×
Ｎ^{0. 5} となる。

【００３５】次に、図４のステップＳ８で各ＦＢＣ７の
カウント値をテスタで読取る。この動作に要する時間Ｔ
はＴ＝Ｔｓ×Ｎ^0.5 となる。これにより図１０では、Ｙ
２の列をコラム・スペア４で救済しなければならないこ
とが判明する。次いでステップＳ９でカウント値が最大
値（３）に達したＦＢＣ７の数がコラム・スペア４の本
数（２）よりも多いかどうかが判別され、多い場合はス
テップＳ１０で救済不可能としてテストは中止され、少
ない場合はステップＳ１１に進む。

【００３６】ステップＳ１１で、置換先の決まってない
コラム・スペア４が余っているため、カウント値の大き
なＦＢＣ７に対応する列から順に余っているコラム・ス
ペア４を割当てる。ただし、実際は、該当するＭＰＲ５
の判定機能をマスクする。この場合のマスクは、テスタ
からそのＭＰＲ５にマスク信号φＭを与えることによっ
て行なわれる。図１０，１１では、コラム・スペア４が
１本余っているため、カウント値が２のＹ５に対応する
ＦＢＣ７に対応するＭＰＲ５の判定機能がマスクされ
る。

【００３７】次に、ＭＰＲ５のパス／フェイル判定機能
をマスクしたまま、ステップＳ１２で全ＦＢＣ７のカウ
ント値をテスタを用いてクリアする。次いで図５のステ
ップＳ１３で、再度、メモリアレイ２の第１行Ｘ０をラ
インモードテストし、ステップＳ１４でその結果をテス
タで読取る。

【００３８】テスタは、図６のステップＳ１５で判定回
路６の判定結果がパスかフェイルかを判定し、フェイル
の場合はステップＳ１６で全不良行数がロウ・スペア３
の本数＋１すなわち３になったか否かを判別する。ステ
ップＳ１６で全不良行数が３になっていない場合はステ
ップＳ１８で不良ビットに対応するＦＢＣ７のカウント
値がインクリメント（＋１）され、ステップＳ１９でＦ
ＢＣ７のカウント値が最大値（３）になっているかどう
かが判別される。

【００３９】ＦＢＣ７のカウント値が最大値（３）にな
っていない場合、およびステップＳ１５でパスの場合
は、図５のステップＳ２１で全行のテストが終了したか
どうかが判別され、全行のテストが終了していない場合
はステップＳ２２で次の行のラインモードテストが行な
われ、ステップＳ１４に戻る。

【００４０】ステップＳ１６で全不良行数が３になった
場合はステップＳ１７で、この半導体メモリ１は救済不
可能であると判断され、テストは終了する。ステップＳ
１９でＦＢＣ７のカウント値が最大値（３）になったと
判断された場合は、ステップＳ２０でそのＦＢＣ７に対
応するＭＰＲ５の判定機能がマスクされる。

【００４１】以上、図５，６のステップＳ１４〜Ｓ２２
を全行Ｘ０〜Ｘ７のテストが終了するまで繰返す。ここ
までの動作に要する時間Ｔは試験データの書込を含めて
Ｔ＝２×Ｔｓ×Ｎ^0.5 となる。

【００４２】以上の動作を行ない、途中で救済不可能と
判定されて処理が停止しなければ、ステップＳ２３で、
この半導体メモリ１は救済可能との判定を得ることにな
る。結果として、図１２の例でいえば、Ｙ２，Ｙ５をコ
ラム・スペア４で、Ｘ２，Ｘ４をロウ・スペア３で置換
すれば救済できることが判明する。

【００４３】また、一連の動作に要する時間Ｔはトータ
ルでＴ＝５×Ｔｓ×Ｎ^0.5 だけとなり、同様の動作を従
来の試験方法で行なった場合の時間Ｔ＝４×Ｔｓ×Ｎに
比べて短縮化される。

【００４４】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【００４５】

【発明の効果】以上のように、請求項１に係る発明で
は、複数のメモリセルのデータを行単位で順次並列に読
出す読出手段と、各列に対応して設けられ、読出データ
に基づいてメモリセルが不良か否かを判定する第１の判
定手段と、第１の判定手段を外部から非活性化させるた
めの非活性化手段と、複数の第１の判定手段の判定結果
に基づいてメモリセル行が不良か否かを判定する第２の
判定手段と、各列に対応して設けられ、対応の第１の判
定手段が不良と判定した回数をカウントし、そのカウン
ト値がスペアメモリセル行の数を越えたことに応じて対
応の第１の判定手段を非活性化させるカウンタと、各カ
ウンタのカウント値を外部に出力する出力手段とが半導
体記憶装置に設けられる。したがって、全メモリセル行
をラインモードテストし、不良ビット数を各メモリセル
列ごとにカウントし、不良ビット数が多い順にスペアメ
モリセル列の数のメモリセル列をマスクして再テスト
し、残りの不良ビットをスペアメモリセル行で救済可能
か否かを判別することにより、テスト時間の短縮化を図
ることができる。また、従来のような半導体記憶装置の
メモリ容量以上の不良ビットメモリをテスタ内に設ける
必要がないので、テスタの低コスト化を図ることができ
る。

【００４６】請求項２に係る発明では、請求項１に係る
発明の出力手段は、複数のカウンタのカウント値の各々
を３値以上のレベルを有する多値信号に変換し、１つず
つシリアルに出力する。この場合は、各カウンタのカウ
ント値を多値信号に変換するので、短時間で出力でき
る。また、各カウンタのカウント値をシリアルに出力す
るので、出力端子の数が１つですむ。

【００４７】請求項３に係る発明では、請求項１に係る
発明の半導体記憶装置を使用し、全メモリセル行をライ
ンモードテストし、不良ビット数を各メモリセル列ごと
にカウントし、不良ビット数が多い順にスペアメモリセ
ル列の数のメモリセル列をマスクして再テストし、残り
の不良ビットをスペアメモリセル行で救済可能か否かを
判別する。したがって、各メモリセルごとにデータを読
出して不良か否かを判定していた従来に比べ、テスト時
間の短縮化を図ることができる。また、従来のように半
導体記憶装置のメモリ容量以上の不良ビットメモリをテ
スタ内に設ける必要がないので、テスタの低コスト化を
図ることができる。

【図面の簡単な説明】

【図１】 この発明の一実施の形態による半導体メモリ
の概略構成を示すブロック図である。

【図２】 図１に示した半導体メモリの動作を説明する
ためのブロック図である。

【図３】 図１に示した半導体メモリのテスト方法およ
び救済可否判定方法を示すフローチャートの一部を示す
図である。

【図４】 図３に示したフローチャートの他の部分を示
す図である。

【図５】 図３に示したフローチャートのさらに他の部
分を示す図である。

【図６】 図３に示したフローチャートのさらに他の部
分を示す図である。

【図７】 図１に示した半導体メモリの動作を説明する
ための図である。

【図８】 図１に示した半導体メモリの動作を説明する
ための他の図である。

【図９】 図１に示した半導体メモリの動作を説明する
ためのさらに他の図である。

【図１０】 図１に示した半導体メモリの動作を説明す
るためのさらに他の図である。

【図１１】 図１に示した半導体メモリの動作を説明す
るためのさらに他の図である。

【図１２】 図１に示した半導体メモリの動作を説明す
るためのさらに他の図である。

【図１３】 従来の半導体試験方法を説明するためのブ
ロック図である。

【図１４】 図１３に示した救済可否判定装置の構成お
よび動作を説明するためのブロック図である。

【図１５】 図１３で説明した半導体試験方法を説明す
るためのフローチャートである。

【図１６】 従来の他の半導体試験方法を説明するため
の図である。

【符号の説明】

１，３１ 半導体メモリ、２，３６ メモリアレイ、３
ロウ・スペア、４コラム・スペア、５ ＭＰＲ（マル
チパーパスレジスタ）、６ 判定回路、７ＦＢＣ（フェ
イルビットカウンタ）、８ カウント回路、９ カウン
ト値出力回路、１０，３２ テスタ、１１，３７ 不良
ビットメモリ、３３ パターン発生器、３４ パス／フ
ェイル判定器、３５ 救済可否判定装置、３８ 行不良
ビットカウンタ、３９ 列不良ビットカウンタ。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 行列状に配列された複数のメモリセル、
   前記複数のメモリセルのうちの不良なメモリセルを含む
   メモリセル行と置換するための少なくとも１つのスペア
   メモリセル行、および前記複数のメモリセルのうちの不
   良なメモリセルを含むメモリセル列と置換するための少
   なくとも１つのスペアメモリセル列を備え、各メモリセ
   ルが不良か否かをテストし、不良なメモリセルの救済が
   可能か否かを判定するテストモードを有する半導体記憶
   装置であって、 前記テストモード時に、前記複数のメモリセルの各々に
   予め書込まれたデータを行単位で順次並列に読出す読出
   手段、 各列に対応して設けられ、対応の列のメモリセルから前
   記読出手段によって読出されたデータに基づいて該メモ
   リセルが不良か否かを判定する第１の判定手段、 前記第１の判定手段を外部から非活性化させるための非
   活性化手段、 複数の前記第１の判定手段の判定結果に基づいて前記読
   出手段によってデータの読出が行なわれたメモリセル行
   が不良か否かを判定し、判定結果に応じた信号を外部に
   出力する第２の判定手段、 各列に対応して設けられ、対応の第１の判定手段が不良
   と判定した回数をカウントし、そのカウント値が前記ス
   ペアメモリセル行の数を越えたことに応じて対応の第１
   の判定手段を非活性化させるカウンタ、および各カウン
   タのカウント値を外部に出力する出力手段を備える、半
   導体記憶装置。
2. 【請求項２】 前記出力手段は、複数の前記カウンタの
   カウント値の各々を３値以上のレベルを有する多値信号
   に変換し、１つずつシリアルに出力する、請求項１に記
   載の半導体記憶装置。
3. 【請求項３】 行列状に配列された複数のメモリセル、
   前記複数のメモリセルのうちの不良なメモリセルを含む
   メモリセル行と置換するための少なくとも１つのスペア
   メモリセル行、および前記複数のメモリセルのうちの不
   良なメモリセルを含むメモリセル列と置換するための少
   なくとも１つのスペアメモリセル列を備えた半導体記憶
   装置の各メモリセルが不良か否かをテストし、不良なメ
   モリセルの救済が可能か否かを判定する半導体試験方法
   であって、 前記複数のメモリセルの各々に予め書込まれたデータを
   行単位で順次並列に読出す読出手段、 各列に対応して設けられ、対応の列のメモリセルから前
   記読出手段によって読出されたデータに基づいて該メモ
   リセルが不良か否かを判定する第１の判定手段、 前記第１の判定手段を外部から非活性化させるための非
   活性化手段、 複数の前記第１の判定手段の判定結果に基づいて前記読
   出手段によってデータの読出が行なわれたメモリセル行
   が不良か否かを判定し、判定結果に応じた信号を外部に
   出力する第２の判定手段、 各列に対応して設けられ、対応の第１の判定手段が不良
   が判定した回数をカウントし、そのカウント値が前記ス
   ペアメモリセル行の数を越えたことに応じて対応の第１
   の判定手段を非活性化させるカウンタ、および各カウン
   タのカウント値を外部に出力する出力手段を前記半導体
   記憶装置に設け、 前記読出手段に全メモリセル行のデータを順次読出さ
   せ、 前記出力手段の出力に基づいて、カウント値が前記スペ
   アメモリセル行の数を越えたカウンタの数をカウント
   し、その数が前記スペアメモリセル列の数を越えた場合
   は救済不可能と判断してテストを中止し、越えていない
   場合はカウント値が多い順にスペアメモリセル列の数と
   等しい数のカウンタを選択し、選択したカウンタに対応
   する第１の判定手段を前記非活性化手段によって非活性
   化させ、 前記読出手段に全メモリセル行のデータを再度順次読出
   させ、 前記第２の判定手段の出力信号を順次記憶するととも
   に、メモリセル行が不良であることを示す信号が出力さ
   れた回数をカウントし、その回数が前記スペアメモリセ
   ル行の数を越えた場合は救済不可能と判断してテストを
   中止し、全メモリセル行のデータの読出が終了したとき
   に前記回数が前記スペアメモリセル行の数を越えていな
   い場合は救済可能と判断し、 非活性化された第１の判定手段に対応するメモリセル列
   をスペアメモリセル列で置換し、前記第２の判定手段の
   出力信号によって不良であることが示されたメモリセル
   行をスペアメモリセル行で置換すべきと判断する、半導
   体試験方法。