KR100380024B1 - 리던던시를 구비하는 반도체 메모리 장치 - Google Patents

Abstract

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 성능 저하(performance penalty)를 방지하는 리던던시를 구비하는 반도체 메모리 장치에 관한 것이다. 이를 해결하기 위하여 본 발명에 따른 리던던시를 구비하는 반도체 메모리 장치는: 디폴트 어레이; 상기 디폴트 어레이로부터 분리된 구조를 이루며, 로우 방향의 결함을 대치할 수 있는 로우 리던던트 어레이들이 구비된 로우 리던던트 어레이 블록; 상기 디폴트 어레이로부터 분리된 구조를 이루며, 컬럼 방향의 결함을 대치할 수 있는 컬럼 리던던트 어레이들이 구비된 컬럼 리던던트 어레이 블록; 상기 디폴트 어레이와 로우 리던던트 어레이와 컬럼 리던던트 어레이에 공통적으로 적용되는 제어 신호를 인가하는 제어블록; 및 어드레스와 제어 신호를 받아 상기 리던던트 어레이의 억세스 여부와 리던던트 어레이에 필요한 제어신호를 만들어 내며, 리던던트 어레이 억세스시 상기 디폴트 어레이의 센스 엠프를 디스에이블 시키는 신호를 생성하는 리던던시 계산부;를 구비함을 특징으로 한다.

Description

리던던시를 구비하는 반도체 메모리 장치{SEMICONDUCTOR MEMORY APPARATUS WITH REDUNDANCY}

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 성능 저하(performance penalty)가 없는 리던던시를 구비하는 반도체 메모리 장치에 관한 것이다.

고속의 반도체 메모리 장치에서 디폴트 어레이(default array)에 결함이 발생하여 리던던트 셀 어레이(redundant cell array)로 리페어(repair)를 수행했을 때 스피드 저하가 생긴다면 성능 및 동작상에 심각한 문제가 될 것이다. 실제 이러한 스피드 저하 문제가 발생되었고, 이러한 문제를 해결하기 위한 연구가 진행되었다.

이러한 문제를 해결하기 위해 리던던트 셀 어레이를 분리하여 리던던시를 수행함으로써 리페어시 성능저하를 줄이려는 방법이 IBM(사)에서 기 출원한 특허USP5,793,683 "Word line and bit line redundancy with no performance penalty"(이하, '683호라 칭함.)를 통해 제시되었다. 상기 IBM(사)의 '683호의 FIG2 및 FIG3을 도 1 및 도 2로 도시하였다. 상기 도 1 및 도 2는 '683호의 FIG1 및 FIG2에 해당하는 도면으로, 상기 도 1은 비교예에 따른 리던던시를 구비하는 메모리 어레이의 블록구성도 이고, 상기 도 2는 비교예에 따른 리던던시 회로의 구성도이다. 상기 도 1에서 제시된 것은 디폴트 어레이(1)와 리던던트 어레이(4)가 분리되어 있어서 별도의 리드/라이트(Read/Write)가 이루어지며, 리던던시 계산부(3)에서 퓨즈와 같은 수단을 이용하여 리페어 셀의 억세스가 이루어지면 상기 디폴트 어레이(1)의 동작과는 상관없이 상기 리던던트 어레이(4)에서 억세스가 이루어져서 데이터 출력(DOUT)단의 멀티플렉서(5)에서 두 개의 리드 데이터 버스 중에서 하나를 선택함으로써 리던던시 동작이 이루어지게 한다는 것이다. 그리고, 상기 도 2에서 제시된 것은 상기 리던던트 어레이(4)의 구성을 구체적으로 나타낸 것으로서 리던던트 어레이의 상단부분은 로우(ROW, WL) 리페어를, 하단 부분은 컬럼(COLUMN, BL) 리페어를 할 수 있도록 나누어서 매핑(mapping)을 하며, 상기 도 2의 7블록에서 로우 리페어를 선택하는지 컬럼 리페어를 선택하는지에 따라 리던던트 어레이의 비트라인 디코딩이 달라지도록 한 것이다. 상술한 상기 IBM(사)의 '683호는 스피드 성능 저하를 줄일 수 있는 장점이 있는 반면, 로우 방향으로 길어지는 모양의 리던던트 셀 어레이를 구성해야 하기 때문에 칩에서 차지하는 면적이 증대하게 된다. 이는 리던던트 셀 어레이가 로우 방향으로 길어지게 되면 그만큼 비트라인 디코더와 센스 엠프(sense amplifier, S/A), 라이트 드라이버(W/D) 어레이와 데이터 라인 버스등이 구성되어야 하기 때문이다.

따라서, 본 발명의 목적은 리던던시를 구비하는 반도체 메모리 장치에 있어서 리던던시 동작시 스피드 저하를 없애고, 리던던시 셀 어레이의 배치 구성에 따른 칩 사이즈를 줄이며, 전류 소모를 줄일 수 있는 리던던시를 구비하는 반도체 메모리 장치를 제공함에 있다.

상기의 목적을 해결하기 위하여 본 발명의 기술적 사상에 따른 리던던시를 구비하는 반도체 메모리 장치는:디폴트 어레이;상기 디폴트 어레이로부터 분리된 구조를 이루어 독립된 센스 엠프와 워드라인 드라이버 및 디코더를 구비하며, 상기 디폴트 어레이의 컬럼 어드레스가 로우 어드레스로서 매핑되며, 로우 방향의 결함을 대치할 수 있는 로우 리던던트 어레이들이 구비된 로우 리던던트 어레이 블록;상기 디폴트 어레이로부터 분리된 구조를 이루고 있음과 함께 상기 로우 리던던트 어레이 블록과도 별도로 독립된 센스 엠프와 워드라인 드라이버 및 디코더를 구비하며, 상기 디폴트 어레이의 로우 어드레스 중 일부 어드레스가 컬럼 어드레스로서 매핑되며, 컬럼 방향의 결함을 대치할 수 있는 컬럼 리던던트 어레이들이 구비된 컬럼 리던던트 어레이 블록;상기 디폴트 어레이와 로우 리던던트 어레이와 컬럼 리던던트 어레이에 공통적으로 적용되는 제어 신호를 인가하는 제어블록; 및어드레스와 제어 신호를 받아 상기 리던던트 어레이의 억세스 여부와 리던던트 어레이에 필요한 제어신호를 만들어 내며, 리던던트 어레이 억세스시 상기 디폴트 어레이의 센스 엠프를 디스에이블 시키는 신호를 생성하는 리던던시 계산부;를 구비함을 특징으로 한다.

도 1은 비교예에 따른 리던던시를 구비하는 메모리 어레이의 블록구성도

도 2는 비교예에 따른 리던던시 회로의 구성도

도 3은 본 발명의 일 실시예에 따른 리던던시를 구비하는 메모리 어레이의 블록구성도

도 4는 본 발명의 다른 실시예에 따른 리던던시를 구비하는 메모리 어레이의 블록구성도

도 5는 본 발명에 따른 리던던시 회로를 적용한 칩 내부의 레이아웃도

도 6은 본 발명에 따른 리던던시 회로를 적용하여 로우 리페어 블록의 매칭 예를 나타낸 도면

도 7은 본 발명에 따른 리던던시 회로를 적용하여 컬럼 리페어 블록의 매칭 예를 나타낸 도면

* 도면의 주요 부분에 대한 부호의 설명 *

10: 디폴트 어레이 11: 디폴트 어레이 W/D 1

12: 디코더1 13: 제어블록

14: 디폴트 어레이 S/A1 15: 리던던시 제어부

16: W/D2 17: 디코더2

18: 로우 리던던트 셀 어레이1 19: S/A 2

20: W/D3 21: 디코더3

22: 컬럼 리던던트 셀 어레이2 23: S/A 3

100: 칩

본 발명의 상세한 설명에 앞서 본 발명에 따른 리던던시 스키마(Redundancy Scheme)를 간략히 설명한다.

첫째, 로우 리던던트 어레이와 컬럼 리던던트 어레이를 디폴트 어레이와 분리시키되, 각각 독립적인 블록을 이루도록 분리시킨다. 이는 로우와 컬럼이 구성되는 각각의 블록이 모두 새롭게 어드레스 매핑이 되도록 하여 플렉서블(flexible)한 리던던트 어레이의 구성이 가능하도록 한다.

둘째, 리던던시 계산부에서 디폴트 어레이의 S/A를 디스에이블 시키는 방법을 사용한다. 이로 인해 전류 소모를 감소시킬 수 있게 된다.

이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 그리고 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 설명은 생략한다.

도 3은 본 발명의 일 실시예에 따른 리던던시를 구비하는 메모리 어레이의 블록구성도로서, 본 발명에 따른 리던던시 어레이는 로우 리던던트 셀 어레이 블록(18)과 컬럼 리던던트 셀 어레이 블록(22)을 별개로 구성한다. 예를 들어, 로우 방향으로는 디폴트 어레이(10)의 1블록에 해당하고, 컬럼 방향으로는 64 Cell 정도의 작은 양을 취해서 블록을 구성하는 것이다. 그로써, 로우 및 컬럼 리던던트 어레이의 작은 양에 해당하는 만큼의 S/A 및 W/D, 디코더만이 필요해서 칩 사이즈 면적을 절약할 수 있다. 이러한 일 예가 도 5에 도시되어 있다. 상기 도 5는 본 발명에 따른 리던던시 회로를 적용한 칩 내부의 레이아웃도로서, 8M Sync. SRAM의 칩 블록의 구성도이다. 중앙부분에는 노멀(normal) 리던던시 관련 셀 어레이와 기타 회로가 배치되어 있다. 상기 도 5의 중앙부분의 빈 공간에는 노멀 동작을 위한 제어 회로와 어드레스 버퍼, pre-decoder 등이 복잡하게 배치된다. 로우 리던던트 어레이 블록(R.R)(18)이 중앙부분의 빈 공간 한 쪽에 위치하며, 컬럼 리던던트 어레이 블록(C.R)(22)이 역시 중앙부분의 빈 공간 한 쪽에 위치시킨다.

다시, 도 3에서 디폴트 어레이의 데이터 라인과 리던던트 어레이의 데이터 라인을 공유해서 사용한다. 즉 디폴트 어레이 S/A1(14)의 데이터 라인과 로우 리던던트 어레이의 S/A2(19)의 데이터 라인 및 컬럼 리던던트 어레이의 S/A3(23)의 데이터 라인이 공유된다. 따라서, 리페어 셀 어레이의 억세스가 이루어지는 경우 상기 디폴트 어레이(10)의 S/A1(14)을 디스에이블(disable)시켜 주어야 하는데, 이를 위해 상기 리던던시 계산부(15)에서 디폴트 어레이의 S/A1(14)을 디스에이블 시키는 신호 RSUM을 생성하여 상기 S/A1(14)로 인가한다. 이러한 이유는 상기 리던던시 계산부(15)가 노멀 제어블록(13)과 충분히 근접된 위치에 있어 충분히 빠른 속도로 노멀 어레이의 S/A1(14)을 디스에이블 시킬 수 있기 때문이다. 이로 인해 리페어시 상기 디폴트 어레이의 S/A1(14)을 디스에이블 시킴으로써 전류 소모를 감소시킬 수 있다. 데이터 라인 또한 종래 데이터 라인에서 약간의 연장을 통해 구성 가능하므로 칩 사이즈 면적도 줄일 수 있다. 상술한 비교예에 따른 방법을 사용할 경우 멀티플렉서(5)단에 이르기까지 디폴트 어레이로 가는 만큼 리던던트 어레이에서도 같은 양의 데이터 라인이 필요하다. 특히, 칩 패드가 칩 가장자리에 위치하여 멀티플렉서단이 사방에 흩어진 경우라면 더욱 심각한 문제가 될 수 있다. 그러나, 본 발명에서와 같이 데이터 라인을 공유하도록 구성한다면 상기 RSUM 신호가 지연되어서 상기 디폴트 어레이(10)의 S/A1(14)의 디스에이블에 어려움이 있다거나 늘어나는 데이터라인의 버싱(busing)이 부담이 되지 않는 경우에는 상기 비교예와 같이 멀티플렉서단에 의한 제어를 할 수 있는데, 이러한 경우에도 상기 RSUM 신호를 이용하여 처음부터는 아니더라도 중간에 상기 디폴트 어레이(10)의 S/A1(14)의 동작을 중지시킴으로써 전류 감소를 도모할 수 있다. 이러한 구성의 예가 도 4에 도시된 바와 같은 본 발명의 다른 실시예에 따른 리던던시를 구비하는 메모리 어레이의 블록구성이다.

상술한 도 3 및 도 4의 리던던시를 구비하는 반도체 메모리 장치의 특징적인 구성부의 동작 및 연결관계를 설명한다. 한편, 후술하는 설명에서 로우 리던던트 셀 어레이 블록과 로우 리던던트 어레이 블록은 동일한 의미이며, 로우 리던던트 셀 어레이와 로우 리던던트 어레이는 동일한 의미이다. 컬럼 역시 마찬가지이다.

상기 로우 리던던트 셀 어레이 블록(18)은 상기 디폴트 어레이(10)로부터 독립적으로 분리된 구조를 이루며, 로우 방향의 결함을 대치할 수 있는 로우 리던던트 어레이들이 구비된다. 상기 컬럼 리던던트 셀 어레이 블록(22)은 상기 디폴트 어레이(10)로부터 독립적으로 분리된 구조를 이루며, 컬럼 방향의 결함을 대치할 수 있는 컬럼 리던던트 어레이들이 구비된다. 상기 제어블록(13)은 상기 디폴트 어레이(10)와 로우 리던던트 어레이(18)와 컬럼 리던던트 어레이(22)에 공통적으로 적용되는 제어 신호를 인가한다. 상기 리던던시 계산부(15)는 어드레스와 제어 신호를 받아 상기 리던던트 어레이(18 및 22)의 억세스 여부와 상기 리던던트 어레이(18 및 22)에 필요한 제어신호를 만들어 내며, 상기 리던던트 어레이(18 및 22) 억세스시 상기 디폴트 어레이(10)의 센스 엠프(14)를 디스에이블 시키는 신호 RSUM을 생성한다. 그리고, 상기 로우 리던던트 어레이 블록 및 컬럼 리던던트 어레이 블록은 각각 독립된 센스 엠프와, 워드라인 드라이버, 디코더를 구비한다.

그리고, 상기 도 3의 본 발명의 일 실시예에 따르면 상기 로우 리던던트 어레이와 상기 컬럼 리던던트 어레이와 상기 디폴트 어레이의 데이터 라인은 공유되도록 연결될 수 있고, 상기 도 4의 본 발명의 다른 실시예에 따르면 상기 로우 리던던트 어레이와 상기 컬럼 리던던트 어레이의 데이터 라인과 상기 디폴트 어레이의 데이터 라인은 분리되어 멀티플렉서(24)를 통해 선택 출력되도록 연결될 수도 있다.

한편, 상술한 리던던시 스키마를 위해서는 특별한 어드레스 매핑 방법이 필요한데 본 발명에 따른 어드레스 매핑 방법은 다음과 같다. 상기 로우 리던던트 어레이는 상기 디폴트 어레이의 컬럼 어드레스가 로우 어드레스가 되도록 매핑 시키며, 상기 컬럼 리던던트 어레이는 상기 디폴트 어레이의 로우 어드레스 중 일부가 컬럼 어드레스가 되도록 매핑 시킨다. 그 구현 예가 도 6 및 도 7에 도시되어 있다. 상기 도 6은 본 발명에 따른 리던던시 회로를 적용하여 로우 리페어 블록의 매칭 예를 나타낸 도면이고, 상기 도 7은 본 발명에 따른 리던던시 회로를 적용하여 컬럼 리페어 블록의 매칭 예를 나타낸 도면이다. 컬럼 리던던시의 경우는 도면에 도시된 바와 같이 컬럼을 부분 부분으로 잘라서 세로로 늘어놓는 방식으로, 로우 어드레스 중 일부가 컬럼 어드레스로 변형이 되도록 한다. 반면, 로우 리던던시의 경우는 컬럼 어드레스가 로우 어드레스로 변해서 매핑이 되도록 한다. 이러한 방법으로 로우 리던던시 블록과 컬럼 리던던시 블록이 구성된다. 리던던시 어레이의 양은 리페어 하려고 하는 단위에 따라서 양이 달리할 수 있다.

한편, 본 발명의 상세한 설명에서는 구체적인 실시예를 들어 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

상술한 바와 같이 본 발명은 로우 리던던트 어레이와 컬럼 리던던트 어레이를 각각 독립적인 블록으로 구성하고, 리페어시 디폴트 어레이의 센스 엠프를 디스에이블 시킴으로써 리던던시 동작시 스피드 저하를 없애고, 리던던시 셀 어레이의 배치 구성에 따른 칩 사이즈를 줄이며, 전류 소모를 줄일 수 있는 이점이 있다.

Claims (10)

1. 리던던시를 구비하는 반도체 메모리 장치에 있어서,

   디폴트 어레이;

   상기 디폴트 어레이로부터 분리된 구조를 이루어 독립된 센스 엠프와 워드라인 드라이버 및 디코더를 구비하며, 상기 디폴트 어레이의 컬럼 어드레스가 로우 어드레스로서 매핑되며, 로우 방향의 결함을 대치할 수 있는 로우 리던던트 어레이들이 구비된 로우 리던던트 어레이 블록;

   상기 디폴트 어레이로부터 분리된 구조를 이루고 있음과 함께 상기 로우 리던던트 어레이 블록과도 별도로 독립된 센스 엠프와 워드라인 드라이버 및 디코더를 구비하며, 상기 디폴트 어레이의 로우 어드레스 중 일부 어드레스가 컬럼 어드레스로서 매핑되며, 컬럼 방향의 결함을 대치할 수 있는 컬럼 리던던트 어레이들이 구비된 컬럼 리던던트 어레이 블록;

   상기 디폴트 어레이와 로우 리던던트 어레이와 컬럼 리던던트 어레이에 공통적으로 적용되는 제어 신호를 인가하는 제어블록; 및

   어드레스와 제어 신호를 받아 상기 리던던트 어레이의 억세스 여부와 리던던트 어레이에 필요한 제어신호를 만들어 내며, 리던던트 어레이 억세스시 상기 디폴트 어레이의 센스 엠프를 디스에이블 시키는 신호를 생성하는 리던던시 계산부;를 구비함을 특징으로 하는 리던던시를 구비하는 반도체 메모리 장치.
2. (삭제)
3. 제 1항에 있어서,

   상기 로우 리던던트 어레이와 상기 컬럼 리던던트 어레이와 상기 디폴트 어레이의 데이터 라인은 공유되도록 연결됨을 특징으로 하는 리던던시를 구비하는 반도체 메모리 장치.
4. 제 1항에 있어서, 반도체 메모리 장치는;

   상기 로우 리던던트 어레이와 상기 컬럼 리던던트 어레이의 데이터 라인과 상기 디폴트 어레이의 데이터 라인이 분리되어 입력받고, 이를 선택 출력하는 멀티플렉서를 더 구비함을 특징으로 하는 리던던시를 구비하는 반도체 메모리 장치.
5. (삭제)
6. (삭제)
7. (삭제)
8. (삭제)
9. (삭제)
10. (삭제)