JP3253462B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、不良救済回路を有する
半導体記憶装置（以下、メモリと称する。）に関する。

【０００２】

【従来の技術】近年、メモリは微細可能技術の進歩に伴
って、１チップ当たりの記憶容量が益々増加している
が、その一方で製造時に発生する欠陥を完全に除去する
ことが益々難しくなってきている。そのため、チップに
あらかじめ余分な置き換え用記憶素子（セル、以下冗長
セルと称する。）を設けておき、通常の記憶素子（セ
ル）部分に欠陥が発生した場合には、欠陥のあるセルを
冗長セルに置き換えて使用することにより、良品チップ
として使用できるようにすることで歩留りを向上させる
方法が用いられている。

【０００３】図１８に従来の代表的な不良救済回路の構
成を示す。図１８の一部をより詳しく示したのが、図１
９である。図１８に示すチップでは、１度のアクセスで
４ビットのデータの読み出し、又は書き込みができるよ
うになっている。このため、メモリセルアレイは、４ビ
ットに対応して４つのブロックに分割されており、説明
を簡単にするために、ワード線も４つのブロック毎に分
割され、各ブロックのローデコーダからそれぞれ延びて
いる形をしているとする。

【０００４】ワード線には複数のセルが接続されている
が、そのワード線に接続されるセルの１つだけに欠陥が
生じた場合でも、そのワード線全体が冗長ワード線に置
き換えられ、置き換えたワード線がアクセスされた場合
には、替わりに冗長ワード線がアクセスされるように制
御される。この制御のために、ロー冗長回路に不良ワー
ド線のアドレス、すなわちローアドレスを記憶する記憶
回路と、アクセスされるアドレスがこのローアドレスと
一致するかを比較する比較回路と、一致した時に冗長ワ
ード線が選択されるように制御する制御回路とを有す
る。

【０００５】図１８の例は、欠陥のセルが接続されるワ
ード線を置き換えるロー冗長方式であるが、欠陥のセル
が接続されるビット線を置き換えるコラム冗長方式もあ
る。ここでは、ロー冗長方式を例として説明を行うが、
コラム冗長方式についても同様である。いずれにしろ、
従来例においては、置き換えはワード線単位又はビット
線単位で行われる。これは、例えば、ロー冗長方式であ
れば、ビット線やＩ／Ｏゲート等を通常（ノーマル）セ
ルのものと共有するためである。

【０００６】図１８のように、メモリセルアレイが複数
のブロックに分割されている場合にも、ロー冗長方式で
あれば、ビット線やＩ／Ｏゲート等を通常（ノーマル）
セルのものと共有するために、冗長ワード線は各ブロッ
ク内にそれぞれ設けられ、それが属するブロック内の不
良ワード線を救済するように構成されている。図１８の
例では、各ブロックに２本づつの冗長ワード線１８が用
意されており、各ブロックで２個までの欠陥、全体で８
個の欠陥まで救済可能である。すべての冗長ワード線が
置き換えに使用された場合の状況を図２０に示す。しか
し、欠陥セルはランダムに発生するため、図２０に示す
ような各ブロックにちょうど２個づつ欠陥セルが発生す
る確率は非常に小さく、図２０に示すような状況は非常
にまれにしか発生しない。よって、実際のメモリでは、
搭載した冗長ワード線の一部のみが使用され、かなりの
部分の冗長ワード線及びそれを選択するためのロー冗長
回路が使用されずにそのまま残る可能性が大きい。

【０００７】更に、もしあるブロックにまとまって欠陥
セルが発生した場合には、図２１に示すように、他のブ
ロックには冗長ワード線が余っているにもかかわらず、
チップの救済ができない場合も起こり得る。従って、従
来の一般的な不良救済方式では、救済効率が高いとは言
えない状況であった。このような点を改良した半導体記
憶装置が、特開昭60-130139 号公報に記載されている。
この半導体記憶装置の構成を図２２に示す。図２２に示
すように、この半導体記憶装置では、複数の冗長セル列
１２−１、１２−２の内の任意の数の冗長セル列をいず
れのセルブロックのデータバスへも接続できるように切
り換えるスイッチ３０を設け、切り換え可能にしてい
る。すなわち、冗長セル列を各ブロックに固定するので
はなく、いずれのブロックの不良セル列との置き換えに
も使用できるようにしている。この方式によれば、ある
ブロックに集中的に欠陥が発生した場合であっても、欠
陥セルの個数が冗長セル列の数より小さければ、救済可
能である。

【０００８】しかし、近年の半導体記憶装置は、記憶容
量の増大に伴い、より多くの出力ビット数が要求されて
おり、多ビット化が進められている。それと同時に、生
産工程における歩留りの向上のため、より多くの冗長セ
ル列を搭載する必要が高まっている。このような状況に
おいて、上記の公知例による不良救済方式を用いる場
合、冗長セル列への切り換えに必要なスイッチ３０の回
路が複雑になり、その規模が膨大になり、回路の面積が
許容できないほど大きくなるという問題がある。例え
ば、２５６Ｍビットのメモリも近い将来実用化されよう
としているが、このようなメモリでは３２ビットのデー
タ出力を有するものが要求されており、内部のセルアレ
イも３２個以上に分割される必要がある。また、分割さ
れた各ブロックは８Ｍビットのセルを有するため、冗長
セル列も１０個以上搭載されることになると予測され
る。このような場合、各冗長セル列が任意の出力に接続
できるようにするためには、膨大な数のスイッチが必要
になる。

【０００９】

【発明が解決しようとする課題】従って、出力データの
ビット数が多い半導体記憶装置に、従来の冗長方式を適
用したのでは十分な冗長効率が得られず、また上記の特
開昭60-130139 号公報に記載されている冗長方式を適用
したのでは冗長に要する回路の回路規模が大きくなり過
ぎ、チップ面積の過大な増加をもたらし、結果として歩
留り向上が効率的に行われないという問題が生じる。

【００１０】本発明は上記問題点に鑑みてなされたもの
であり、小さな面積の冗長回路で、効率的に不良を救済
するようにした半導体記憶装置を提供することを目的と
する。

【００１１】

【課題を解決するための手段】図１は、本発明の原理構
成を示す図である。本発明の半導体記憶装置は、複数の
データ入出力端子又はデータ出力端子を有する半導体記
憶装置であって、上記問題点を解決するため、記憶素子
を配列した通常のセルアレイ１１−１、１１−２、１１
−３、１１−４と、専用のＩ／Ｏゲート１６−１、１６
−２を有し、通常のセルアレイのワード線及びビット線
を使用することなしにアクセス可能な冗長セルアレイ１
２−１、１２−２と、置き換え単位の不良列のアドレス
を記憶する冗長アドレス記憶回路と、この冗長アドレス
記憶回路に記憶されたアドレスと入力アドレスを比較判
定する比較回路とを有し、冗長アドレス記憶回路に記憶
されたアドレスがアクセスされた時に冗長セルアレイの
冗長列を選択すると共に、一致信号を冗長切り換え信号
発生器に出力する冗長回路１５−１、１５−２と、冗長
回路の置き換え単位が置き換えた通常のセルアレイの不
良列は、複数のデータ入出力端子又はデータ出力端子の
いずれに接続されていたかの関係を記憶し、記憶した関
係と冗長回路からの一致信号に従って、冗長切り換え信
号を発生する冗長切り換え信号発生器２１と、冗長切り
換え信号が発生された時には冗長セルアレイを、対応す
るデータ入出力端子又はデータ出力端子に接続される入
出力バッファに選択的に接続し、それ以外の時には通常
のセルアレイを対応する入出力バッファに接続する冗長
切り換え回路２０とを備え、冗長セルアレイの冗長列に
属する素子数は、通常のセルアレイの各ブロック内の冗
長される方向の列に属する素子数より少なくなるように
構成する。

【００１２】更に、本発明の更に別の態様の半導体記憶
装置では、上記の構成において、冗長セルアレイから同
時に出力されるデータの個数は、半導体記憶装置が有す
るデータ入出力端子又はデータ出力端子の個数より小さ
くする。

【００１３】

【作用】図１の本発明の原理構成を示す図では、半導体
記憶装置は４本のデータ入出力端子を有するため、通常
のセルアレイも４個のブロック１１−１、１１−２、１
１−３、１１−４に分割されている。従って、動作時に
は、通常のセルアレイのワード線は対応する４本が同時
に活性化され、４個のデータが出力される。前述のよう
に、製造工程において、この４本のワード線が同時に不
良になる可能性は非常に小さい。従って、前述の特開昭
60-130139 号公報に記載されている冗長方式のように、
冗長セル列を各ブロックに固定せず自由に切り換えでき
るようにすれば、冗長の効率が向上する。従来例におい
ては、このような冗長方式を行う場合に、置き換えるセ
ル列の方向直交する方向で必要な回路要素については、
通常のセルアレイと共通化していた。例えば、ロー冗長
を行う場合には、ビット線、コラムデコーダ、センスア
ンプ、コラムデコーダ信号に従ってビット線とセンスア
ンプの接続を制御するＩ／Ｏゲートについては、通常の
セルアレイのものを使用していた。このようにすること
で、これらの回路を別に設ける必要がなく回路規模が小
さくできるという利点があった。しかし、記憶容量の増
大に伴って、ブロック数が増加し、冗長セル列の個数も
増加した場合には、切り換えスイッチの回路規模が膨大
になるという問題が生じる。

【００１４】このようにした場合、従来例では共通に使
用していた部分も別に設ける必要が生じる上、冗長切り
換え回路２０は、置き換えたセル列がアクセスされた時
には、各冗長セル列をどの入出力バッファに接続するか
を選択できるようにする必要があり、これらの部分の回
路は複雑になる。しかし、記憶容量及びブロック数があ
る程度以上増大した時には、従来例を適用した場合のス
イッチ回路の規模の増大に比べて、本発明を適用した方
が回路規模を小さくできる。

【００１５】更に、例えばロー冗長を行う場合、、実際
の半導体記憶装置で搭載されるワード線の本数は、数百
本から数千本であり、救済対象になりうる不良の個数は
チップ全体で多くて十数個に過ぎない。この時、同一ア
ドレスで選択されるワード線が３本以上不良になる確率
は無視できるほど小さいことが確率計算から求められ
る。これはブロック数が増大して一度に立ち上がるワー
ド線の本数が増えても同様である。従って、たとえブロ
ック数が増大しても、冗長ワード線は一度に最大２本ま
で立ち上がるようにし、冗長セルアレイからのデータは
一度に最大２個まで出力されるようにすればよく、冗長
セル列のブロックは２個でよい。従って、冗長セル列自
体の回路規模も大幅に低減できることになる。

【００１６】

【実施例】第１実施例は、本発明を１６ＭビットのＤＲ
ＡＭでデータ入出力端子が４個あるメモリに適用した場
合の例であり、図２は第１実施例の１６ＭビットのＤＲ
ＡＭのブロック構成図である。なお、図においては、こ
れまでに示した図を含めて、同一の機能部分には同一の
参照番号を付して表し、一部説明を省略することとす
る。

【００１７】図２において、参照番号１１はメモリセル
アレイを、１２はロー冗長用メモリセルアレイを、１３
はワードデコーダを、１４１はコラムデコーダを、１４
２はセンスアンプ列及びＩ／Ｏゲート列で構成される回
路を、１５はロー冗長回路を、１６１はロー冗長用コラ
ムデコーダを、１６２はロー冗長用センスアンプ列及び
Ｉ／Ｏゲート列で構成される回路を、１９はデータ入出
力バッファを、２０は冗長データ切り換え回路を、２１
は冗長切り換え信号発生器を、２２はアドレスバッファ
を、２３はクロックジェネレータを、２４はライトクロ
ックジェネレータを示す。これらの回路は従来から広く
知られた回路であり、ここでは本発明に関係する部分の
みを説明し、他の部分の詳しい説明は省略する。

【００１８】図３は、メモリ全体での通常メモリセルア
レイ部分と冗長メモリセルアレイ部分の関係を示す全体
図である。図３に示すように、本実施例のメモリ１００
の通常セルアレイは、２Ｍビットづつの大きなブロック
１１０−１乃至１１０−８に分かれており、図の斜線の
部分がこの内の１つに相当する。参照番号１２０は冗長
セル部分であり、従来例とは異なり、独立した形で構成
されている。１３０はワードデコーダ部分を示す。図４
に示すように、この２Ｍビットのブロックは更に４個の
小ブロック１１１−１乃至１１１−４に分割されてい
る。各小ブロックは、５１２本のワード線１７と、中央
に置かれたセンスアンプ（Ｓ／Ａ）列１４と、ワード
（ロー）デコーダ１３０とを有する。１本のワード線に
は１０２４個のセルが接続されている。

【００１９】図５は冗長ワード線のアレイを示す図であ
り、ここでは冗長ワード線は通常（ノーマル）ワード線
と同じ長さを有し、同じ個数のセルが接続されていると
する。図５に示すように、冗長ワード線のこのアレイは
第１と第２の冗長アレイ１２−１、１２−２で構成さ
れ、それぞれ複数個の冗長ワード線と、ロー冗長回路１
５−１、１５−２と、センスアンプとＩ／Ｏゲートを組
み合わせた回路１６２−１、１６２−２を有する。従っ
て、同時には第１と第２の冗長アレイのワード線１本づ
つ、合計２本の冗長ワード線がアクセス可能である。こ
の冗長アレイはチップ全体に対して使用されるものであ
り、各冗長ワード線は図４に示す４本のワード線のいず
れをも置き換えられるばかりでなく、図３に示した他の
２Ｍビットのブロックのワード線も同様に置き換え可能
であるように構成されている。

【００２０】以上のような構成において、まず通常の読
出動作を行う場合について説明する。アドレス信号が変
化して、メモリへのアクセスが行われ、ローアドレス信
号が取り込まれると、ワードデコーダ１３からワード線
を選択する信号が出力され、各ブロックで１本のワード
線が立ち上げられる。従って、ブロック１１１−１が
アクセスされる場合には、図４に太線で示すように同時
に４本のワード線が選択される。立ち上げられたワード
線に接続される４０９６個のセルのデータは、それが接
続されるセンスアンプへと送られ、そこで増幅され、保
持される。その後、コラムデコーダの出力するコラムア
ドレスに従って４個のセンスアンプを選択するようにＩ
／Ｏゲートが接続され、４個のセンスアンプに保持され
たデータがそれぞれ４個の出力端子に送られる。このよ
うにして４ビットのデータ読出動作が行われる。

【００２１】同時に出力する４ビットは、特に指定はさ
れないが、別々のワード線から出力される。つまり、図
４のブロック１１１−１〜ブロック１１１−４それ
ぞれから１ビットづつ出力される。図６は、不良がなく
置き換えがおこなわれないか又は置き換えたアドレスが
アクセスされない通常の読出動作時の冗長切り換え回路
２０におけるデータの流れを示す図である。図示のよう
に、ブロック１１１−１は出力端子ＤＱ１にのみデー
タを出力し、ブロック１１１−２は出力端子ＤＱ２
に、ブロック１１１−３は出力端子ＤＱ３に、ブロ
ック１１１−４は出力端子ＤＱ４にデータを出力するよ
うに、冗長切り換え回路２０が切り換えられる。

【００２２】次に、ブロック１１１−１のあるワード
線に接続されるセルに不良が発生し、それを図７に示す
ように冗長ワード線に置き換え、置き換えたワード線が
アクセスされた場合について説明する。メモリへのアク
セスが行われ、ローアドレス信号が取り込まれると、ノ
ーマルのワード線が選択され、同時にロー冗長回路が入
力アドレスの判定を行う。ロー冗長回路は冗長ワード線
１本１本に対応して１個づつあり、それぞれは対応する
冗長ード線が置き換えるべきワード線のアドレスを記憶
するＲＯＭと、入力されたアドレス信号が記憶している
アドレスと一致するかを判定する比較回路で構成されて
おり、一致した時には一致信号が出力され、冗長ワード
線が立ち上がる。比較回路は通常、排他的否定論理和回
路を各アドレスビット毎に設け、その出力合成するＮＡ
ＮＤ回路で構成するのが一般的である。このようにし
て、ノーマルのワード線と冗長ワード線が立ち上がる。
その後、コラムアドレスに従って、通常メモリセルアレ
イのブロック１１１−２、ブロック１１１−３、
ブロック１１１−４のセンスアンプと、冗長メモリセル
アレイのセンスアンプが１個選択され、各データが冗長
切り換え回路２０に送られる。この時、ブロック１１
１−１でもセンスアンプが選択されデータが出力される
が、そのデータはどちらのデータになるかわからない不
定のデータである。このようなブロック１１１−１か
らデータが出力されても問題ないが、冗長メモリセルア
レイに置き換えられたブロックブロック１１１−１は
一時的に動作を停止して、データを出力しないようにし
てもよい。

【００２３】図８は図７に示すような置き換えが行われ
たメモリで、置き換えたアドレスがアクセスされた時の
冗長切り換え回路２０におけるデータの流れを示す図で
ある。図６に示すように通常の読出動作では、ブロッ
ク１１１−１から来るデータが出力端子ＤＱ１に送られ
るが、ここでは、後述の冗長判定の結果を受けて第１冗
長アレイ１２−１もデータを出力端子ＤＱ１に送るよう
になる。このようにして冗長時の読出動作が行われる。

【００２４】次に、上記のような動作を実現するための
冗長切り換え回路２０と、冗長切り換え信号発生器２１
の回路構成について説明する。図９は冗長切り換え回路
２０の回路例を示す図である。冗長切り換え信号である
Ｒ１１、Ｒ１２、…、Ｒ４２は冗長切り換え信号発生器
２１から出力される冗長切り換え信号であり、ノーマル
状態では「低（Ｌ）」レベルである。従って、ブロッ
ク１１１−１、ブロック１１１−２、ブロック１１
１−３、ブロック１１１−４から出力されるデータ
が、それぞれ出力端子ＤＱ１、ＤＱ２、ＤＱ３、ＤＱ３
に出力される。図７に示すように、ブロック１１１−
１のワード線が置き換えられ、置き換えられたアドレス
がアクセスされた時には、冗長判定の結果を受けてＲ１
１が「高（Ｈ）」レベルになる。これにより、ブロッ
ク１１１−１からのデータの経路が遮断され、第１冗長
アレイ１２−１のデータが出力端子ＤＱ１に出力される
ようになる。

【００２５】第１冗長アレイ１２−１と第２冗長アレイ
１２−２はどちらも対等な回路であり、その間に優位差
はない。あるブロックの不良を救済するのに第１冗長ア
レイ１２−１と第２冗長アレイ１２−２のいずれに属す
る冗長ワード線を使用してもかまわない。但し、同一ア
ドレスで選択されるワード線が２本不良になった場合に
は、一方を第１冗長アレイ１２−１の冗長ワード線で、
もう一方を第２冗長アレイ１２−２のワード線で救済し
なければならない。例えば、ブロック１１１−１の不
良ワード線を第２冗長アレイ１２−２の冗長ワード線
で、ブロック１１１−３の不良ワード線を第１冗長ア
レイ１２−１の冗長ワード線で救済する。この時は、Ｒ
１２とＲ３１が「Ｈ」レベルになる。どの不良をどの冗
長ワード線で救済するかは選択的に記憶させることがで
きる。

【００２６】なお、上記の例では、１ブロック内での置
き換えについてのみ説明したが、前述のように、第１冗
長アレイ１２−１と第２冗長アレイ１２−２は他のブロ
ックの不良ワード線の救済にも使用される。図１０は冗
長切り換え信号発生器の回路例を示す図である。この回
路では、ロー冗長回路の出力である一致信号を入力とし
て、Ｒ１１〜Ｒ４２を冗長切り換え回路２０に出力す
る。φはプリチャージ信号であり、メモリがアクセスさ
れると「Ｌ」から「Ｈ」に変化する。Ｆ１、Ｆ２、…で
示したのは、レーザ等で切断されるヒューズである。置
き換えに使用した冗長ワード線がどのブロックのワード
線を置き換えたか、すなわち、データをどの出力端子に
出力するかがこの回路に記憶される。例えば、１番と番
号を付けられたロー冗長回路１５−１が置き換えるアド
レスを記憶する第１冗長アレイ１２−１に属する冗長ワ
ード線が、ブロック１１１−１の不良ワード線を置き
換える場合、ヒューズＦ２、Ｆ３、Ｆ４が切断される。
入力アドレスがロー冗長回路１５−１に記憶されたアド
レスと一致して、一致信号が「Ｌ」から「Ｈ」に変化す
ると、Ｒ１１が「Ｌ」から「Ｈ」に変化し、Ｒ２１、Ｒ
３１、Ｒ４１はヒューズＦ２、Ｆ３、Ｆ４が切断されて
いるため「Ｌ」のままである。このようにして、どの冗
長ワード線でどのブロックのワード線を救済するかが選
択的に決定できる。

【００２７】第１実施例では、ワード冗長方式を行う場
合について説明したが、本発明はコラム冗長方式にも適
用可能である。また、第１実施例では冗長ワード線の長
さを通常のメモリセルアレイのワード線の長さと同じと
し、「一個の欠陥により不良となる単位」と「置き換え
を行う単位」を同じ大きさにした場合を示したが、この
ことは本特許をなんらしばるものではなく、両者の大き
さが異なる場合もありうる。さらに、第１実施例では
「置き換えを行う単位」が「各ＤＱに対する分割」と同
じ大きさになっているが、これも本特許をしばるもので
はなく、独立した単位で良い。

【００２８】第２実施例にコラム冗長方式に本発明を適
用した場合を示す。コラム方向に走る配線は、セルのデ
ータをセンスアンプへ送るビット線と、コラムアドレス
に従ってセンスアンプの選択を行うコラムラインの２種
類があり、コラム冗長方式はこれら両者に発生する不良
を救済する。第２実施例は、詳しくは後述するが、コラ
ムライン不良からみれば「置き換えを行う単位」が「一
個の欠陥により不良となる単位」より小さい場合の例で
ある。同時に第２実施例は、ビット線不良から見れば
「置き換えを行う単位」が「一個の欠陥により不良とな
る単位」より大きい場合の例でもある。

【００２９】第２実施例においてコラムラインは複数の
ＤＱに対して共通化されている。よって、第２実施例
は、「置き換えを行う単位」が「各ＤＱに対する分割」
とは独立に設定された例でもある。第２実施例において
も１６ＭビットのＤＲＡＭを例として説明する。第２実
施例のＤＲＡＭも、冗長方式が異なるのに対応して異な
る部分を除けば図２に示した第１実施例のメモリに類似
した構成を有する。

【００３０】図１１は、第２実施例の１６ＭビットのＤ
ＲＡＭの全体構成を示す図である。図１１において、参
照番号１１０は通常（ノーマル）メモリセルアレイであ
り、図３に示したのと同様に、２Ｍビットづつのブロッ
クに分割されているが、それと同時にコラム冗長を行う
場合には、両側の２個の８Ｍビットのブロックのコラム
ラインが同時に立ち上がるので、８Ｍビットのブロック
に分割されているといえる。１２０は冗長用回路部分で
あり、１３０はロー（ワード）デコーダである。

【００３１】図３と図４で説明したように、メモリがア
クセスされるとワード線が選択され、センスアンプは４
列が動作する。その後、コラムアドレスに従ってコラム
デコーダがセンスアンプを４個選択し、そのデータが出
力されるわけであるが、図１２に示すように、１本のコ
ラムラインＣＬは２列のセンスアンプで共有されている
のでチップ全体ではコラムラインＣＬは２本だけが立ち
上がる。ここでは、チップの両側で１本づつ立ち上がる
としている。このようにして、２本のコラムラインＣＬ
で選ばれた４個のデータがそれぞれ対応する出力端子へ
送られる。

【００３２】このチップに搭載される冗長コラムライン
２９のアレイを図１３に示す。ここでは冗長コラムライ
ン２９の長さはノーマルコラムラインＣＬの長さの１／
４にし、同時に１本だけ立ち上げ可能にしている。こう
すると、ノーマルコラムラインＣＬがまるまる不良にな
った時に、４本の冗長コラムラインが必要になるが、そ
れらは同時に立ち上がることはないため、問題が生じな
い。逆に、ビット線が１本だけ不良になった場合に、ノ
ーマルコラムラインＣＬを１本まるまる置き換えるのは
無駄が多い。また同時に立ち上がる２本のノーマルコラ
ムラインＣＬが同時に不良になった時には、そのチップ
を救済することはできないが、数千本あるノーマルコラ
ムラインＣＬのうち２本だけが同時に立ち上がる状況に
おいてはこのような確率は非常に小さいので問題になら
ない。

【００３３】図１４は第２実施例での不良救済の例を示
す。チップをブロックＡ〜Ｄと上下の８個のブロックに
分割し、それぞれを単位として救済を行う。図では、ブ
ロックＡ〜Ｄの下側のブロックで１本づつの不良があ
り、ブロックＢの上側にも１本の不良があり、合計５本
が救済される。次に、Ａブロックのあるコラムラインに
不良が発生し、それを冗長アレイで置き換えたとした場
合の読出動作を以下に説明する。

【００３４】チップがアクセスされ、ノーマルセルアレ
イでワード線が選択されると、冗長アレイでもワード線
が立ち上がる。これは冗長コラムラインを使用する使用
しないにかかわらず立ち上がる。ＤＲＡＭではコラムア
ドレスはローアドレスより遅れて入力され、コラムアド
レスの判定結果を待ってから冗長セルアレイのワード線
を動作させていては動作速度が遅くなるからである。ま
た、冗長アレイのワード線はブロックＡ〜Ｄのワード線
のいずれかが立ち上がる時には立ち上がる。すなわち、
ブロックＡ〜Ｄのワード線の立ち上がり信号の論理和を
とった形で立ち上がる。例えば、ブロックＡの左端のワ
ード線が選ばれた時には冗長アレイの左端のワード線が
選ばれる。これは１本１本の冗長コラムラインがブロッ
クＡ〜Ｄのいずれをも置き換えする可能性があるからで
ある。例えば、第１の冗長コラムラインがブロックＡの
コラムラインを置き換え、第２の冗長コラムラインがブ
ロックＢのあるコラムラインを置き換えた場合、ブロッ
クＡの左端のワード線が選ばれた時には冗長アレイの左
端のワード線が選ばれていなければならないし、ブロッ
クＢの左端のワード線が選ばれた時にも冗長アレイの左
端のワード線が選ばれていなければならない。こうする
と、ブロックＡが選択されている時に、ブロックＢを置
き換えるセルのデータのセンスアンプにでてくるが、そ
れは問題ではない。

【００３５】ワード線が立ち上がった後、コラムアドレ
スに従い、ノーマルアレイでコラムラインが２本選ばれ
る。同時にコラム冗長回路が入力されたコラムアドレス
を判定して、一致した場合に冗長コラムラインを立ち上
げる信号を出力する。ここでは、アクセスされているの
がブロックＡ〜Ｄのいずれであるかを判定する必要もあ
るため、これを示すローアドレスも判定する。

【００３６】図１５は第２実施例のコラム冗長回路の回
路図である。図のように、置き換えたアドレスを記憶す
るヒューズＲＯＭと、入力されたアドレス信号がヒュー
ズＲＯＭに記憶されているアドレスに一致するかを各ア
ドレスビットについて判定するＥＸＮＯＲ回路と、その
出力のヒテイ論理和をとって全体が一致するかを判定す
るＮＡＮＤ回路で構成されている。これが冗長コラムラ
イン分ある。ヒューズＲＯＭに記憶されるアドレスは、
上記のように、コラムアドレスとブロックＡ〜Ｄを示す
ローアドレスである。

【００３７】コラム冗長回路が一致信号を出力すると、
冗長切り換え回路が冗長セルと出力をつなぎ、このよう
にして読出動作が行われる。この例では、コラム冗長は
２つの出力端子ＤＱにまたがるので、一度に２ビット置
き換えられる。この時の冗長切り換え回路を図１６に、
冗長切り換え信号発生器を図１７に示す。これらの回路
の動作は、図９と図１０の回路の動作とほぼ同じなの
で、説明は省略する。

【００３８】以上の説明では、ＤＲＡＭを例として説明
したが、本発明は他のどのような半導体記憶装置にも適
用できる。また、ロー冗長方式とコラム冗長方式を別々
に示したが、両方を組み合わせて適用することも可能で
ある。

【００３９】

【発明の効果】以上説明したように、本発明によれば、
冗長ラインの本数を増やすことなく且つ回路規模を大き
くすることなしに救済効率を向上させることができ、半
導体記憶装置の製造歩留りを高めることができる。

【図面の簡単な説明】

【図１】本発明の原理構成を示す図である。

【図２】本発明の第１実施例のブロック構成図である。

【図３】第１実施例の全体図である。

【図４】第１実施例における２Ｍブロック部分の詳細図
である。

【図５】第１実施例における冗長セルアレイの図であ
る。

【図６】通常の読出動作における冗長切り換え回路での
データの流れを示す図である。

【図７】第１実施例での置き換えの例を示す図である。

【図８】図７の置き換えが行われ、置き換えられたアド
レスがアクセスされた時の読出動作における冗長切り換
え回路でのデータの流れを示す図である。

【図９】第１実施例における冗長切り換え回路の例を示
す図である。

【図１０】第１実施例における冗長切り換え信号発生器
の回路の例を示す図である。

【図１１】第２実施例の全体図である。

【図１２】第２実施例における８Ｍブロック部分の詳細
図である。

【図１３】第２実施例における冗長セルアレイの図であ
る。

【図１４】第２実施例での置き換えの例を示す図であ
る。

【図１５】第２実施例におけるコラム冗長回路の例を示
す図である。

【図１６】第２実施例における冗長切り換え回路の例を
示す図である。

【図１７】第２実施例における冗長切り換え信号発生器
の回路の例を示す図である。

【図１８】ロー冗長を行う従来の構成例を示す図であ
る。

【図１９】ロー冗長を行う従来例における細部を示す図
である。

【図２０】従来例で冗長ワード線をすべて使用する場合
の例を示す図である。

【図２１】従来例で冗長ワード線をすべて使用せずに、
チップが不良になる例を示す図である。

【図２２】冗長セル群をセルブロック間で選択可能にし
た従来例を示す図である。

【符号の説明】

１１−１、１１−２…通常（ノーマル）メモリセルアレ
イブロック １２−１、１２−２…冗長メモリセルアレイ １３−１、１３−２…ロー（ワード）デコーダ １４−１、１４−２…コラムデコーダ＋センスアンプ列
＋Ｉ／Ｏゲート列 １５−１、１５−２…ロー冗長回路 ２０…冗長切り換え回路 ２１…冗長切り換え信号発生器

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 29/00 G11C 11/401

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 複数のデータ入出力端子又はデータ出力
   端子を有する半導体記憶装置であって、 記憶素子を配列した通常のセルアレイ（１１−１、…、
   １１−４）と、 専用のＩ／Ｏゲート（１６−１、１６−２）を有し、前
   記通常のセルアレイのワード線及びビット線を使用する
   ことなしにアクセス可能な冗長セルアレイ（１２−１、
   １２−２）と、 置き換え単位の不良列のアドレスを記憶する冗長アドレ
   ス記憶回路と、該冗長アドレス記憶回路に記憶されたア
   ドレスと入力アドレスを比較判定する比較回路とを有
   し、前記冗長アドレス記憶回路に記憶されたアドレスが
   アクセスされた時に前記冗長セルアレイの冗長列を選択
   すると共に、一致信号を冗長切り換え信号発生器に出力
   する冗長回路（１５−１、１５−２；２５）と、 該冗長回路の置き換え単位が置き換えた前記通常のセル
   アレイの不良列は、前記複数のデータ入出力端子又はデ
   ータ出力端子のいずれに接続されていたかの関係を記憶
   し、該記憶した関係と前記冗長回路からの一致信号に従
   って、冗長切り換え信号を発生する冗長切り換え信号発
   生器（２１）と、 前記冗長切り換え信号が発生された時には前記冗長セル
   アレイを、対応する前記データ入出力端子又はデータ出
   力端子に接続される入出力バッファに選択的に接続し、
   それ以外の時には前記通常のセルアレイを対応する入出
   力バッファに接続する冗長切り換え回路（２０）とを備
   え、 前記冗長セルアレイの冗長列に属する素子数は、前記通
   常のセルアレイの各ブロック内の冗長される方向の列に
   属する素子数より少ない ことを特徴とする半導体記憶装
   置。
2. 【請求項２】 前記冗長セルアレイから同時に出力され
   るデータの個数は、当該半導体記憶装置が有するデータ
   入出力端子又はデータ出力端子の個数より小さいことを
   特徴とする請求項１に記載の半導体記憶装置。