JPH11185493A

JPH11185493A - 半導体記憶装置

Info

Publication number: JPH11185493A
Application number: JP9349194A
Authority: JP
Inventors: Tomohiro Kobayashi; 林智浩小
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-12-18
Filing date: 1997-12-18
Publication date: 1999-07-09
Anticipated expiration: 2017-12-18
Also published as: JP3499120B2

Abstract

(57)【要約】【課題】不良セルとの置き換えに使用されるスペアカ
ラムセルについてノーマルカラムセルとほぼ同等のアク
セス速度の確保を可能とし、さらには救済効率を向上さ
せることが可能なスペアカラムセルの配置及び配線を採
用した半導体記憶装置を提供する。【解決手段】本発明に係る半導体記憶装置において
は、スペアセル部のＩ／Ｏ部を１つのセクションに集合
させて配設せず、各Ｉ／Ｏ部ごとに分割してそのＩ／Ｏ
部が接続されるべきデータ入出力回路近傍に配設する。
スペアセル部の各Ｉ／Ｏ部は、データ入出力回路に直接
又は間接に接続する。また、複数のデータ入出力系にグ
ローバル・データ線及びデータ入出力回路がそれぞれ備
えられているものについて本発明を適用する場合、スペ
アセル部の各Ｉ／Ｏ部は、直接又は間接に総てのデータ
入出力系のデータ入出力回路にそれぞれ接続する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置に係
り、特に、不良セルとの置き換えに使用されるスペアカ
ラムセルについてノーマルカラムセルとほぼ同等のアク
セス速度の確保を可能とし、さらには救済効率を向上さ
せることが可能なスペアカラムセルの配置及び配線を採
用した半導体記憶装置に関する。

【０００２】

【従来の技術】半導体記憶装置はＸ方向及びＹ方向のマ
トリクス状に配置されたメモリセルを備え、メモリセル
へのアクセスは外部アドレスをデコードしたアドレス信
号により行われ、これにより読み出されたセルのデータ
をセンスアンプを介して出力するものである。また、半
導体記憶装置には、通常、セルアレイ中のノーマルセル
に不良セルが存在した場合に、その不良セルと置き換え
て半導体記憶装置を救済するためのスペアセルが予め組
み込まれている。スペアセルにはロウスペアセルとカラ
ムスペアセルとがある。

【０００３】ロウスペアセルの置き換えは、不良となっ
たノーマルセルへのアクセスを行うロウデコーダの出力
をアイソレーションヒューズによりディセーブルにする
とともにロウスペアセルへのアクセスに切り替えること
により行われる。

【０００４】一方、カラムスペアセルの置き換えは、通
常、アクセスの高速性能を維持するために、同時読出し
を行うビット、即ち、複数のメモリセル及びマルチプレ
クサからなるＩ／Ｏ部ごとにまとめて置き換えるスペア
セクション方式により行われる。また、配線等の構成に
よっては、Ｉ／Ｏ部内のメモリセルを複数のグループに
分割してそのグループごとに置き換えを行ったり、１個
のメモリセルごとに置き換えを行う場合もある。

【０００５】ところで、カラムセル部において、不良セ
ルとスペアカラムセルとの置き換えが行われた場合に、
その不良セルへのアクセスが行われたことを検出するヒ
ット信号は、プログラムヒューズによりプログラムされ
た不良アドレスと外部から入力される外部アドレスとを
比較した結果生成される信号である。従って、このヒッ
ト信号をメモリセルアレイが受けてからスペアカラムセ
ルのアクセスを行うこととなり、ノーマルセルへのアク
セスよりもアクセス速度が遅くなるので、スペアカラム
セルの配置、配線、置き換え方等がアクセス速度に与え
る影響も、ロウセル部に比較して大きい。

【０００６】そこで、Ｙ方向即ちカラム方向における半
導体記憶装置の構成、特に、カラムセル部のカラムスペ
アセルの配置、配線、不良セルとの置き換え方に着目し
て説明する。

【０００７】図４は、従来の第１の構成に係る半導体記
憶装置のカラムセル部及びその読出し回路のブロック図
である。この半導体記憶装置のカラムセル部及びその読
出し回路は最も基本的な構成のものであり、カラムＩ／
Ｏ部１０と、センスアンプ２０と、グローバル・データ
線３０と、データ入出力回路４０とから構成されてい
る。それらの具体的な構成は、以下の通りである。

【０００８】カラムＩ／Ｏ部１０は、ノーマルセル部と
スペアセル部とから構成されている。ノーマルセル部は
セクションＳ１〜Ｓ１６からなり、各セクションは９個
のＩ／Ｏ部０〜８−Ｓ１〜１６により構成されている。
スペアセル部は１個のセクションＳＰＲからなり、セク
ションＳＰＲも同様に９個のＩ／Ｏ部０〜８−ＳＰＲに
より構成されている。各Ｉ／Ｏ部は、複数のメモリセル
と、アドレスデコーダからのアドレス信号に応じていず
れかのメモリセルのデータ読出しを行うマルチプレクサ
とから構成されている。

【０００９】各Ｉ／Ｏ部は、データ信号の増幅を行うセ
ンスアンプ２０を介してグローバル・データ線３０にそ
れぞれ接続されている。具体的には、各セクションのＩ
／Ｏ部０はグローバル・データ線３００に、Ｉ／Ｏ部１
はグローバル・データ線３０１に、以下同様に、Ｉ／Ｏ
部８はグローバル・データ線３０８に、それぞれ対応し
て接続されている。ここで、グローバル・データ線と
は、チップ全体を横断するようなデータ線をいう。これ
に対するローカル・データ線とは、グローバル・データ
線と各センスアンプとを接続する配線等、チップ上の部
分的なデータ線をいう。

【００１０】グローバル・データ線３０は、各Ｉ／Ｏ部
に対応して設けられたデータ入出力回路４０に接続され
ている。即ち、各グローバル・データ線３００〜３０８
は、それぞれデータ入出力回路４００〜４０８に接続さ
れている。各データ入出力回路４０は、グローバル・デ
ータ線３０からのデータ信号の外部出力のための増幅を
行うセンスアンプと、データ信号を順次出力するデータ
・バッファとから構成されている。

【００１１】従来の第１の構成に係る半導体記憶装置の
カラムセル部のデータ読出しの際の動作は、以下の通り
である。アドレス信号が入力されると、選択されたセク
ションのＩ／Ｏ部１０のメモリセルからマルチプレクサ
によりデータが読み出され、そのデータはＩ／Ｏ部ごと
に設けられたセンスアンプ２０により増幅されてから、
そのセンスアンプ２０が接続されたグローバル・データ
線３０に出力される。グローバル・データ線３０に出力
された読出しデータは、さらにデータ入出力回路４０を
介して、装置外部へ出力されることとなる。

【００１２】また、ノーマルセル部の各セクションＳ１
〜Ｓ１６のいずれかのメモリセルに不良が発生した場合
には、Ｉ／Ｏ部ごとにスペアセル部のＩ／Ｏ部との置き
換えを行う。そして、置き換えられた不良セルへのアク
セスが行われた場合には、プログラムヒューズによりプ
ログラムされた不良アドレスと外部から入力される外部
アドレスとを比較した結果生成される検出信号（ヒット
信号）に応じてスペアメモリセルのアクセスを行う。

【００１３】また、近年、ＤＤＲ（Double Date Rate）
動作機能を有する同期メモリの開発が進んでいる。ここ
でいうＤＤＲ動作とは、クロックのアップエッジ及びダ
ウンエッジの両方に同期させてそれぞれデータの読出し
／書込みを行うことを意味している。

【００１４】セルデータの読出し及び書込みを高速化す
る場合、メモリコア近傍における動作については特に高
速化を図らず、データ入出力回路近傍でデータをマルチ
プレクス（多重化）して動作速度を倍にすることが考え
られる。このようなアクセスの高速化の手段の１つとし
て、クロックのアップエッジで２ビットのセルデータの
読出し／書込みを行うＤＤＲ動作可能な構成を採用する
方法がある。即ち、メモリコアにおいてはクロックのア
ップエッジで同時に２ビットのデータを読み出し、入出
力部においてはクロックのアップエッジ及びダウンエッ
ジで１ビットずつその２ビットのデータの読出し／書込
みを行う。

【００１５】図５は、従来の第２の構成に係る半導体記
憶装置のカラムセル部及びその読出し回路のブロック図
である。この半導体記憶装置のカラムセル部及びその読
出し回路は、カラムＩ／Ｏ部１０と、第１系及び第２系
のセンスアンプ２０と、第１系のグローバル・データ線
３０と、第１系のデータ入出力回路４０と、第２系のグ
ローバル・データ線３１と、第２系のデータ入出力回路
４１とから構成されている。即ち、ＤＤＲ動作可能な構
成を採用する場合、センスアンプ、グローバル・データ
線、データ入出力回路をそれぞれ通常の２倍の数だけ設
けておく必要がある。それらの具体的な構成は、以下の
通りである。

【００１６】カラムＩ／Ｏ部１０は、ノーマルセル部と
スペアセル部とから構成されている。ノーマルセル部は
セクションＳ１〜Ｓ１６からなり、各セクションは９個
のＩ／Ｏ部０〜８−Ｓ１〜１６により構成されている。
スペアセル部は１個のセクションＳＰＲからなり、セク
ションＳＰＲも同様に９個のＩ／Ｏ部０〜８−ＳＰＲに
より構成されている。各Ｉ／Ｏ部は、複数のメモリセル
と、アドレスデコーダからのアドレス信号に応じていず
れかのメモリセルのデータ読出しを行うマルチプレクサ
とから構成されている。各Ｉ／Ｏ部は、データ信号の増
幅を行う第１系及び第２系のセンスアンプ２０にそれぞ
れ接続されている。

【００１７】第１系の各センスアンプ２０は第１系のグ
ローバル・データ線３０にそれぞれ接続され、第２系の
各センスアンプ２０は第２系のグローバル・データ線３
１にそれぞれ接続されている。具体的には、各セクショ
ンのＩ／Ｏ部０の第１系、第２系のセンスアンプ２０は
第１系、第２系のグローバル・データ線３００、３１０
に、Ｉ／Ｏ部１の第１系、第２系のセンスアンプ２０は
第１系、第２系のグローバル・データ線３０１、３１１
に、以下同様に、Ｉ／Ｏ部８の第１系、第２系のセンス
アンプ２０は第１系、第２系のグローバル・データ線３
０８及び３１８に、それぞれ対応して接続されている。

【００１８】第１系、第２系のグローバル・データ線３
０，３１は、各Ｉ／Ｏ部に対応して設けられた第１系、
第２系のデータ入出力回路４０，４１にそれぞれ接続さ
れている。即ち、各グローバル・データ線３００〜３０
８，３１０〜３１８は、それぞれデータ入出力回路４０
０〜４０８，４１０〜４１８に接続されている。各デー
タ入出力回路４０，４１は、グローバル・データ線３
０，３１からのデータ信号の外部出力のための増幅を行
うセンスアンプと、データ信号を順次出力するデータ・
バッファとから構成されている。

【００１９】従来の第２の構成に係る半導体記憶装置の
カラムセル部のデータ読出しの際の動作においては、ク
ロックのアップエッジに同期させて２つのセルデータの
読出しを行う。バーストアドレスの連続する２つのアド
レス信号により２つのメモリセルが同時に選択され、選
択されたセクションのＩ／Ｏ部１０のメモリセルのそれ
ぞれからマルチプレクサによりデータが読み出され、同
時に読み出された２つのデータは、相互に独立した第１
系、第２系のセンスアンプ２０により増幅されてから、
そのセンスアンプ２０が接続された第１系、第２系のグ
ローバル・データ線３０，３１に出力される。第１系、
第２系のグローバル・データ線３０，３１に出力された
２つの読出しデータは、さらに第１系、第２系のデータ
入出力回路４０，４１を介して、装置外部へ出力される
こととなる。選択されたメモリセルのデータが第１系又
は第２系のいずれの系に読み出されるかは、そのメモリ
セルのアドレスによって予め決定されている。

【００２０】ノーマルセル部の各セクションＳ１〜Ｓ１
６のいずれかのメモリセルに不良が発生した場合には、
Ｉ／Ｏ部内のメモリセルを複数のグループに分割してそ
のグループごとに置き換えを行うか、又は、１個のメモ
リセルごとに置き換えを行う。ここでは、Ｉ／Ｏ部内の
メモリセルを第１系のセンスアンプに接続されているグ
ループと、第２系のセンスアンプに接続されているグル
ープとに分割して、このグループごとに置き換えを行
う。そして、置き換えられた不良セルへのアクセスが行
われた場合には、プログラムヒューズによりプログラム
された不良アドレスと外部から入力される外部アドレス
とを比較した結果生成される検出信号（ヒット信号）に
応じてスペアメモリセルのアクセスを行う。

【００２１】

【発明が解決しようとする課題】しかしながら、上述し
た従来の各構成に係る半導体記憶装置のカラムセル部及
びその読出し回路においては、それぞれ以下のような問
題点があった。

【００２２】従来の第１の構成に係る半導体記憶装置の
カラムセル部及びその読出し回路においては、図４から
分かるように、各Ｉ／Ｏ部はセクションごとに集合して
配設されているのに対し、各データ入出力回路４０はグ
ローバル・データ線３０に沿ってチップ全体に分散して
配設されている。例えば、データ入出力回路４００はセ
クションＳ１の近傍に配設されているが、データ入出力
回路４０８はセクションＳ１６の近傍に配設され、セク
ションＳ１からは離隔している。従って、いずれのセク
ションにおいても選択されるＩ／Ｏ部によって、データ
入出力回路４０に近く高速に読み出すことができるＩ／
Ｏ部と、データ入出力回路４０から離隔していて長いデ
ータバスを介するために読出しに遅延が生ずるＩ／Ｏ部
とが混在することになる。ノーマルセル部に関しては、
構成を変更することは事実上困難であるため、読出しに
最も遅延が生ずるＩ／Ｏ部であっても所定の性能を確保
できるように、全体的な設計を行うことで対応するほか
ない。

【００２３】一方、スペアセル部においても、高速に読
み出すことができるＩ／Ｏ部と、読出しに遅延が生ずる
Ｉ／Ｏ部とが混在することは同様である。ところが、不
良セルとスペアカラムセルとの置き換えが行われた場合
に、その不良セルへのアクセスが行われたことを検出す
るヒット信号は、上述のように、プログラムヒューズに
よりプログラムされた不良アドレスと外部から入力され
る外部アドレスとを比較した結果生成される信号であ
る。従って、このヒット信号をメモリセルアレイが受け
てからスペアカラムセルのアクセスを行ったのでは、ノ
ーマルセルへのアクセスよりもアクセス速度が遅くな
り、しかも、そのスペアカラムセルがデータ入出力回路
４０から離隔した位置のものである場合には、アクセス
速度に大きな遅延を生ずることとなる。

【００２４】従来の第２の構成に係る半導体記憶装置の
カラムセル部及びその読出し回路においても、上記従来
の第１の構成と同様の問題点があり、さらに、ＤＤＲ動
作機能を備えた構成による固有の問題点がある。即ち、
ＤＤＲ動作可能な構成を採用する場合、センスアンプ、
グローバル・データ線、データ入出力回路はそれぞれ２
つの系が備えられているが、不良セルは、いずれの系に
接続されたメモリセルに発生するか分からず、位置的に
はランダムに発生すると考えられる。従って、スペアセ
ル部の各Ｉ／Ｏ部に備えられた救済用のスペアカラムセ
ルも第１系と第２系とのそれぞれに接続されたものを均
等に配設しておくのがよい。しかし、不良セルの発生す
る位置はランダムであることから、不良セルは第１系又
は第２系に偏って発生する可能性があり得る。その場合
には、不良が発生しなかった系に接続されているスペア
カラムセルが使用されず無駄となってしまい、集積回路
の面積効率を低下させることとなる。さらに、一方の系
に多数の不良セルが発生した場合には、他方の系に接続
されているスペアカラムセルが未使用であるにもかかわ
らず、不良を救済しきれずに歩留まりの低下を招くこと
もある。

【００２５】このような不都合を回避するため、各スペ
アカラムセルが第１系、第２系の両方の不良セルの置き
換えに対応できるようにするための１つの構成として、
セルの置き換えを行うための２つの系のグローバル・デ
ータ線をさらに設ける構成がある。

【００２６】図６は、従来の第３の構成に係る半導体記
憶装置のカラムセル部及びその読出し回路のブロック図
である。この半導体記憶装置のカラムセル部及びその読
出し回路は、カラムＩ／Ｏ部１０と、第１系及び第２系
のセンスアンプ２０と、第１系のグローバル・データ線
３０と、第１系のデータ入出力回路４０と、第２系のグ
ローバル・データ線３１と、第２系のデータ入出力回路
４１と、第３系のグローバル・データ線３２と、第４系
のグローバル・データ線３３とから構成されている。即
ち、ＤＤＲ動作を可能とするために、センスアンプ、グ
ローバル・データ線、データ入出力回路をそれぞれ２つ
の系に設けておき、さらに、スペアカラムセルの置き換
えを第１系及び第２系のいずれの系にも対応させて行う
ことができるようにするために、スペアセル部と第１
系、第２系のデータ入出力回路４０，４１とをそれぞれ
接続するための第３系、第４系のグローバル・データ線
３２，３３を設けたものである。それらの具体的な構成
は、以下の通りである。

【００２７】カラムＩ／Ｏ部１０は、ノーマルセル部と
スペアセル部とから構成されている。ノーマルセル部は
セクションＳ１〜Ｓ１６からなり、各セクションは９個
のＩ／Ｏ部０〜８−Ｓ１〜１６により構成されている。
スペアセル部は１個のセクションＳＰＲからなり、セク
ションＳＰＲも同様に９個のＩ／Ｏ部０〜８−ＳＰＲに
より構成されている。各Ｉ／Ｏ部は、複数のメモリセル
と、アドレスデコーダからのアドレス信号に応じていず
れかのメモリセルのデータ読出しを行うマルチプレクサ
とから構成されている。各Ｉ／Ｏ部は、データ信号の増
幅を行う第１系及び第２系のセンスアンプ２０にそれぞ
れ接続されている。

【００２８】ノーマルセル部の第１系の各センスアンプ
２０は第１系のグローバル・データ線３０にそれぞれ接
続され、第２系の各センスアンプ２０は第２系のグロー
バル・データ線３１にそれぞれ接続されている。具体的
には、ノーマルセル部の各セクションのＩ／Ｏ部０の第
１系、第２系のセンスアンプ２０は第１系、第２系のグ
ローバル・データ線３００、３１０に、Ｉ／Ｏ部１の第
１系、第２系のセンスアンプ２０は第１系、第２系のグ
ローバル・データ線３０１、３１１に、以下同様に、Ｉ
／Ｏ部８の第１系、第２系のセンスアンプ２０は第１
系、第２系のグローバル・データ線３０８及び３１８
に、それぞれ対応して接続されている。

【００２９】一方、スペアセル部の第１系の各センスア
ンプ２０は第３系及び第４系のグローバル・データ線３
２及び３３の双方にそれぞれ接続され、第２系の各セン
スアンプ２０も第３系及び第４系のグローバル・データ
線３２及び３３の双方にそれぞれ接続されている。各Ｉ
／Ｏ部の各センスアンプ２０と第３系及び第４系のグロ
ーバル・データ線３２及び３３の各グローバル・データ
線との具体的な対応関係は、ノーマルセル部の場合と同
様である。

【００３０】第１系、第２系のグローバル・データ線３
０，３１は、各Ｉ／Ｏ部に対応して設けられた第１系、
第２系のデータ入出力回路４０，４１にそれぞれ接続さ
れている。即ち、各グローバル・データ線３００〜３０
８，３１０〜３１８は、それぞれデータ入出力回路４０
０〜４０８，４１０〜４１８に接続されている。各デー
タ入出力回路４０，４１は、グローバル・データ線３
０，３１からのデータ信号の外部出力のための増幅を行
うセンスアンプと、データ信号を順次出力するデータ・
バッファとから構成されている。

【００３１】一方、第３系のグローバル・データ線３２
は、第１系及び第２系のデータ入出力回路４０及び４１
の双方にそれぞれ接続されており、第４系のグローバル
・データ線３３も、第１系及び第２系のデータ入出力回
路４０及び４１の双方にそれぞれ接続されている。

【００３２】従来の第３の構成に係る半導体記憶装置の
カラムセル部のデータ読出しの際の動作は、従来の第２
の構成と同様であり、クロックのアップエッジに同期さ
せて２つのセルデータの読出しを行う。バーストアドレ
スの連続する２つのアドレス信号により２つのメモリセ
ルが同時に選択され、選択されたセクションのＩ／Ｏ部
１０のメモリセルのそれぞれからマルチプレクサにより
データが読み出され、同時に読み出された２つのデータ
は、相互に独立した第１系、第２系のセンスアンプ２
０，２１により増幅されてから、そのセンスアンプ２０
が接続された第１系、第２系のグローバル・データ線３
０，３１に出力される。第１系、第２系のグローバル・
データ線３０，３１に出力された２つの読出しデータ
は、さらに第１系、第２系のデータ入出力回路４０，４
１を介して、装置外部へ出力されることとなる。選択さ
れたメモリセルのデータが第１系又は第２系のいずれの
系に読み出されるかは、そのメモリセルのアドレスによ
って予め決定されている。

【００３３】ノーマルセル部の各セクションＳ１〜Ｓ１
６のいずれかのメモリセルに不良が発生した場合には、
Ｉ／Ｏ部内のメモリセルを複数のグループに分割してそ
のグループごとに置き換えを行うか、又は、１個のメモ
リセルごとに置き換えを行う。ここでは、従来の第２の
構成と同様に、Ｉ／Ｏ部内のメモリセルを各センスアン
プ２０に接続されているグループごとに分割して、この
グループごとに置き換えを行う。この従来の第３の構成
においては、各センスアンプ２０は、上述のように、第
３系、第４系のグローバル・データ線３２、３３を介し
て第１系及び第２系のデータ入出力回路４０及び４１の
双方にそれぞれ接続されているので、ノーマルセル部の
各セクションＳ１〜Ｓ１６に発生した不良セルが第１系
又は第２系のいずれに接続されているものであっても、
未使用のスペアカラムセルのグループがある場合には、
不良セルとスペアカラムセルとの置き換えを行うことが
できる。

【００３４】そして、置き換えられた不良セルへのアク
セスが行われた場合には、プログラムヒューズによりプ
ログラムされた不良アドレスと外部から入力される外部
アドレスとを比較した結果生成される検出信号（ヒット
信号）に応じてスペアメモリセルのアクセスを行う。

【００３５】しかしながら、この従来の第３の構成は、
配線が非常に煩雑で、レイアウト上非効率的である。ま
た、セル置き換えのための第３系、第４系のグローバル
・データ線３２，３３を介してアクセスを行う場合、ロ
ーカル・センスアンプ２０から見た負荷が非常に重くな
り、アクセス速度も遅くなるという問題がある。

【００３６】本発明は上記問題点に鑑みてなされたもの
であり、その目的は、不良セルとの置き換えに使用され
るスペアカラムセルについてノーマルカラムセルとほぼ
同等のアクセス速度の確保を可能とし、さらには救済効
率を向上させることが可能なスペアカラムセルの配置及
び配線を採用した半導体記憶装置を提供することであ
る。

【００３７】

【課題を解決するための手段】本発明に係る半導体記憶
装置においては、スペアセル部のＩ／Ｏ部を１つのセク
ションに集合させて配設せず、各Ｉ／Ｏ部ごとに分割し
てそのＩ／Ｏ部が接続されるべきデータ入出力回路近傍
に配設する。これにより、接続されているデータ入出力
回路から離隔していて長いデータバスを介するためにア
クセスに遅延が生ずるＩ／Ｏ部が排除され、いずれのＩ
／Ｏ部もデータ入出力回路に近く、高速にアクセスを行
うことができるようになる。

【００３８】スペアセル部の各Ｉ／Ｏ部は、ノーマルセ
ル部の各Ｉ／Ｏ部と同様にグローバル・データ線を介し
てデータ入出力回路に接続してもよいが、データ入出力
回路近傍に配設されているので、データ入出力回路に直
接接続することもできる。この場合、スペアセル部の各
Ｉ／Ｏ部へのアクセス速度をさらに高速化することがで
きる。

【００３９】また、本発明に係る半導体記憶装置の上記
構成は、ＤＤＲ動作のために複数のデータ入出力系を有
し、かつ、グローバル・データ線及びデータ入出力回路
が、各データ入出力系にそれぞれ備えられているものに
ついても適用することができる。この場合、スペアセル
部の各Ｉ／Ｏ部は、直接又は間接に総てのデータ入出力
系のデータ入出力回路にそれぞれ接続されているものと
すると、ノーマルセル部に発生した不良セルがいずれの
データ入出力系に接続されているものであっても、未使
用のスペアカラムセルがある場合には、不良セルとスペ
アカラムセルとの置き換えを行うことができ、救済効率
を向上させることができる。

【００４０】

【発明の実施の形態】以下、本発明に係る半導体記憶装
置の実施の形態について、図面を参照しながら説明す
る。

【００４１】図１は、本発明の第１の実施の形態に係る
半導体記憶装置のカラムセル部及びその読出し回路のブ
ロック図である。本発明の第１の実施の形態に係る半導
体記憶装置のカラムセル部及びその読出し回路は、カラ
ムＩ／Ｏ部１０と、センスアンプ２０と、グローバル・
データ線３０と、データ入出力回路４０とから構成され
ているが、主としてカラムＩ／Ｏ部１０の構成が従来と
異なっている。それらの具体的な構成は、以下の通りで
ある。

【００４２】カラムＩ／Ｏ部１０は、ノーマルセル部と
スペアセル部とから構成されている。ノーマルセル部は
セクションＳ１〜Ｓ１６からなり、各セクションは９個
のＩ／Ｏ部０〜８−Ｓ１〜１６により構成されている。
これに対し、スペアセル部は１個のセクションを構成せ
ずにＩ／Ｏ部ごとに分割され、各Ｉ／Ｏ部０〜８−ＳＰ
Ｒは、それぞれが接続されるデータ入出力回路４０の近
傍に分散して配設されている。ここでは、Ｉ／Ｏ部０−
ＳＰＲはノーマルセル部のセクションＳ１とセクション
Ｓ２との間に配設され、Ｉ／Ｏ部１−ＳＰＲはセクショ
ンＳ２とセクションＳ３との間に配設され、以下同様に
適当な箇所に分散して配設されており、Ｉ／Ｏ部８−Ｓ
ＰＲはセクションＳ１６の末尾側に配設されている。各
Ｉ／Ｏ部は、複数のメモリセルと、アドレスデコーダか
らのアドレス信号に応じていずれかのメモリセルのデー
タ読出しを行うマルチプレクサとから構成されている。

【００４３】各Ｉ／Ｏ部は、データ信号の増幅を行うセ
ンスアンプ２０を介してグローバル・データ線３０にそ
れぞれ接続されている。具体的には、ノーマルセル部の
各セクション及びスペアセル部のＩ／Ｏ部０はグローバ
ル・データ線３００に、Ｉ／Ｏ部１はグローバル・デー
タ線３０１に、以下同様に、Ｉ／Ｏ部８はグローバル・
データ線３０８に、それぞれ対応して接続されている。
ここで、グローバル・データ線とは、チップ全体を横断
するようなデータ線をいう。これに対するローカル・デ
ータ線とは、グローバル・データ線と各センスアンプと
を接続する配線等、チップ上の部分的なデータ線をい
う。これらの定義は、従来と同様である。

【００４４】グローバル・データ線３０は、各Ｉ／Ｏ部
に対応して設けられたデータ入出力回路４０に接続され
ている。即ち、各グローバル・データ線３００〜３０８
は、それぞれデータ入出力回路４００〜４０８に接続さ
れている。各データ入出力回路４０は、グローバル・デ
ータ線３０からのデータ信号の外部出力のための増幅を
行うセンスアンプと、データ信号を順次出力するデータ
・バッファとから構成されている。

【００４５】本発明の第１の実施の形態に係る半導体記
憶装置のカラムセル部のデータ読出しの際の動作は、基
本的に従来と同様であり、以下の通りである。アドレス
信号が入力されると、選択されたセクションのＩ／Ｏ部
１０のメモリセルからマルチプレクサによりデータが読
み出され、そのデータはＩ／Ｏ部ごとに設けられたセン
スアンプ２０により増幅されてから、そのセンスアンプ
２０が接続されたグローバル・データ線３０に出力され
る。グローバル・データ線３０に出力された読出しデー
タは、さらにデータ入出力回路４０を介して、装置外部
へ出力されることとなる。

【００４６】また、ノーマルセル部の各セクションＳ１
〜Ｓ１６のいずれかのメモリセルに不良が発生した場合
には、Ｉ／Ｏ部ごとにスペアセル部のＩ／Ｏ部との置き
換えを行う。あるいは、Ｉ／Ｏ部内のメモリセルを複数
のグループに分割してそのグループごとに置き換えを行
うか、又は、１個のメモリセルごとに置き換えを行うこ
ととしてもよい。そして、置き換えられた不良セルへの
アクセスが行われた場合には、プログラムヒューズによ
りプログラムされた不良アドレスと外部から入力される
外部アドレスとを比較した結果生成される検出信号（ヒ
ット信号）に応じてスペアメモリセルのアクセスを行
う。

【００４７】このとき、本発明の第１の実施の形態に係
る半導体記憶装置のカラムセル部の構成においては、上
述のように、スペアセル部の各Ｉ／Ｏ部０〜８−ＳＰＲ
は、それぞれが接続されるデータ入出力回路４０の近傍
に分散して配設されているので、接続されているデータ
入出力回路４０から離隔していて長いデータバスを介す
るために読出しに遅延が生ずるＩ／Ｏ部が存在せず、い
ずれのＩ／Ｏ部もデータ入出力回路４０に近く、高速に
読出しを行うことができる。従って、スペアセル部の各
Ｉ／Ｏ部０〜８−ＳＰＲへのアクセス速度を、ノーマル
セル部の各Ｉ／Ｏ部へのアクセス速度に近づけることが
でき、スペアセル部の各Ｉ／Ｏ部０〜８−ＳＰＲへのア
クセスが、ノーマルセル部の各Ｉ／Ｏ部へのアクセスに
比較して特に遅延するということがなくなる。

【００４８】図２は、本発明の第２の実施の形態に係る
半導体記憶装置のカラムセル部及びその読出し回路のブ
ロック図である。本発明の第２の実施の形態に係る半導
体記憶装置のカラムセル部及びその読出し回路は、カラ
ムＩ／Ｏ部１０と、センスアンプ２０と、グローバル・
データ線３０と、データ入出力回路４０とから構成され
ており、カラムＩ／Ｏ部１０の構成は第１の実施の形態
と同様であるが、スペアセル部のＩ／Ｏ部がデータ入出
力回路４０に直接接続されている点が異なっている。そ
れらの具体的な構成は、以下の通りである。

【００４９】カラムＩ／Ｏ部１０は、ノーマルセル部と
スペアセル部とから構成されている。ノーマルセル部は
セクションＳ１〜Ｓ１６からなり、各セクションは９個
のＩ／Ｏ部０〜８−Ｓ１〜１６により構成されている。
これに対し、スペアセル部は１個のセクションを構成せ
ずにＩ／Ｏ部ごとに分割され、各Ｉ／Ｏ部０〜８−ＳＰ
Ｒは、それぞれが接続されるデータ入出力回路４０の近
傍に分散して配設されている。ここでは、Ｉ／Ｏ部０−
ＳＰＲはノーマルセル部のセクションＳ１とセクション
Ｓ２との間に配設され、Ｉ／Ｏ部１−ＳＰＲはセクショ
ンＳ２とセクションＳ３との間に配設され、以下同様に
適当な箇所に分散して配設されており、Ｉ／Ｏ部８−Ｓ
ＰＲはセクションＳ１６の末尾側に配設されている。各
Ｉ／Ｏ部は、複数のメモリセルと、アドレスデコーダか
らのアドレス信号に応じていずれかのメモリセルのデー
タ読出しを行うマルチプレクサとから構成されている。

【００５０】ノーマルセル部の各Ｉ／Ｏ部は、データ信
号の増幅を行うセンスアンプ２０を介してグローバル・
データ線３０にそれぞれ接続されている。具体的には、
各セクションのＩ／Ｏ部０はグローバル・データ線３０
０に、Ｉ／Ｏ部１はグローバル・データ線３０１に、以
下同様に、Ｉ／Ｏ部８はグローバル・データ線３０８
に、それぞれ対応して接続されている。

【００５１】グローバル・データ線３０は、各Ｉ／Ｏ部
に対応して設けられたデータ入出力回路４０に接続され
ている。即ち、各グローバル・データ線３００〜３０８
は、それぞれデータ入出力回路４００〜４０８に接続さ
れている。各データ入出力回路４０は、グローバル・デ
ータ線３０からのデータ信号の外部出力のための増幅を
行うセンスアンプと、データ信号を順次出力するデータ
・バッファとから構成されている。

【００５２】一方、スペアセル部の各Ｉ／Ｏ部は、セン
スアンプ２０を介してデータ入出力回路４０に直接接続
されている。即ち、Ｉ／Ｏ部０−ＳＰＲはデータ入出力
回路４００に直接接続され、Ｉ／Ｏ部１−ＳＰＲはデー
タ入出力回路４０１に直接接続され、以下同様に、Ｉ／
Ｏ部８−ＳＰＲはデータ入出力回路４０８に直接接続さ
れている。

【００５３】本発明の第２の実施の形態に係る半導体記
憶装置のカラムセル部のデータ読出しの際の動作も、基
本的に従来と同様であり、以下の通りである。アドレス
信号が入力されると、選択されたセクションのＩ／Ｏ部
１０のメモリセルからマルチプレクサによりデータが読
み出され、そのデータはＩ／Ｏ部ごとに設けられたセン
スアンプ２０により増幅されてから、そのセンスアンプ
２０が接続されたグローバル・データ線３０に出力され
る。グローバル・データ線３０に出力された読出しデー
タは、さらにデータ入出力回路４０を介して、装置外部
へ出力されることとなる。

【００５４】また、ノーマルセル部の各セクションＳ１
〜Ｓ１６のいずれかのメモリセルに不良が発生した場合
には、Ｉ／Ｏ部ごとにスペアセル部のＩ／Ｏ部との置き
換えを行う。あるいは、Ｉ／Ｏ部内のメモリセルを複数
のグループに分割してそのグループごとに置き換えを行
うか、又は、１個のメモリセルごとに置き換えを行うこ
ととしてもよい。そして、置き換えられた不良セルへの
アクセスが行われた場合には、プログラムヒューズによ
りプログラムされた不良アドレスと外部から入力される
外部アドレスとを比較した結果生成される検出信号（ヒ
ット信号）に応じてスペアメモリセルのアクセスを行
う。

【００５５】このとき、本発明の第２の実施の形態に係
る半導体記憶装置のカラムセル部の構成においては、上
述のように、スペアセル部の各Ｉ／Ｏ部０〜８−ＳＰＲ
は、それぞれが接続されるデータ入出力回路４０の近傍
に分散して配設され、かつ、データ入出力回路４０に直
接接続されているので、負荷容量の大きいグローバル・
データ線３０を介したアクセスを必要とせず、いずれの
Ｉ／Ｏ部も高速に読み出すことができる。従って、スペ
アセル部の各Ｉ／Ｏ部０〜８−ＳＰＲへのアクセス速度
を、ノーマルセル部の各Ｉ／Ｏ部へのアクセス速度によ
り近づけることができ、スペアセル部の各Ｉ／Ｏ部０〜
８−ＳＰＲへのアクセスが、ノーマルセル部の各Ｉ／Ｏ
部へのアクセスに比較して遅延するということがなくな
る。

【００５６】図３は、本発明の第３の実施の形態に係る
半導体記憶装置のカラムセル部及びその読出し回路のブ
ロック図である。本発明の第３の実施の形態に係る半導
体記憶装置のカラムセル部及びその読出し回路は、カラ
ムＩ／Ｏ部１０と、第１系及び第２系のセンスアンプ２
０と、第１系のグローバル・データ線３０と、第１系の
データ入出力回路４０と、第２系のグローバル・データ
線３１と、第２系のデータ入出力回路４１とから構成さ
れている。即ち、ＤＤＲ動作可能な構成とするために、
センスアンプ、グローバル・データ線、データ入出力回
路がそれぞれ２つの系に備えられている。それらの具体
的な構成は、以下の通りである。

【００５７】カラムＩ／Ｏ部１０は、ノーマルセル部と
スペアセル部とから構成されている。ノーマルセル部は
セクションＳ１〜Ｓ１６からなり、各セクションは９個
のＩ／Ｏ部０〜８−Ｓ１〜１６により構成されている。
これに対し、スペアセル部は１個のセクションを構成せ
ずにＩ／Ｏ部ごとに分割され、各Ｉ／Ｏ部０〜８−ＳＰ
Ｒは、それぞれが接続されるデータ入出力回路４０の近
傍に分散して配設されている。ここでは、Ｉ／Ｏ部０−
ＳＰＲはノーマルセル部のセクションＳ１とセクション
Ｓ２との間に配設され、Ｉ／Ｏ部１−ＳＰＲはセクショ
ンＳ２とセクションＳ３との間に配設され、以下同様に
適当な箇所に分散して配設されており、Ｉ／Ｏ部８−Ｓ
ＰＲはセクションＳ１６の末尾側に配設されている。各
Ｉ／Ｏ部は、複数のメモリセルと、アドレスデコーダか
らのアドレス信号に応じていずれかのメモリセルのデー
タ読出しを行うマルチプレクサとから構成されている。
各Ｉ／Ｏ部は、データ信号の増幅を行う第１系及び第２
系のセンスアンプ２０にそれぞれ接続されている。

【００５８】ノーマルセル部のＩ／Ｏ部に接続された第
１系の各センスアンプ２０は第１系のグローバル・デー
タ線３０にそれぞれ接続され、第２系の各センスアンプ
２０は第２系のグローバル・データ線３１にそれぞれ接
続されている。具体的には、ノーマルセル部の各セクシ
ョンのＩ／Ｏ部０の第１系、第２系のセンスアンプ２０
は第１系、第２系のグローバル・データ線３００、３１
０に、Ｉ／Ｏ部１の第１系、第２系のセンスアンプ２０
は第１系、第２系のグローバル・データ線３０１、３１
１に、以下同様に、Ｉ／Ｏ部８の第１系、第２系のセン
スアンプ２０は第１系、第２系のグローバル・データ線
３０８及び３１８に、それぞれ対応して接続されてい
る。

【００５９】第１系、第２系のグローバル・データ線３
０，３１は、各Ｉ／Ｏ部に対応して設けられた第１系、
第２系のデータ入出力回路４０，４１にそれぞれ接続さ
れている。即ち、各グローバル・データ線３００〜３０
８，３１０〜３１８は、それぞれデータ入出力回路４０
０〜４０８，４１０〜４１８に接続されている。各デー
タ入出力回路４０，４１は、グローバル・データ線３
０，３１からのデータ信号の外部出力のための増幅を行
うセンスアンプと、データ信号を順次出力するデータ・
バッファとから構成されている。

【００６０】一方、スペアセル部の各Ｉ／Ｏ部は、セン
スアンプ２０を介して第１系及び第２系のデータ入出力
回路４０にそれぞれ直接接続されている。即ち、Ｉ／Ｏ
部０−ＳＰＲはセンスアンプ２０を介して第１系のデー
タ入出力回路４００及び第２系のデータ入出力回路４１
０に直接接続され、Ｉ／Ｏ部１−ＳＰＲはセンスアンプ
２０を介して第１系のデータ入出力回路４０１及び第２
系のデータ入出力回路４１１に直接接続され、以下同様
に、Ｉ／Ｏ部８−ＳＰＲはセンスアンプ２０を介して第
１系のデータ入出力回路４０８及び第２系のデータ入出
力回路４１８に直接接続されている。

【００６１】本発明の第３の実施の形態に係る半導体記
憶装置のカラムセル部のデータ読出しの際の動作は、Ｄ
ＤＲ動作によるもので基本的に従来の第２の構成と同様
であり、クロックのアップエッジに同期させて２つのセ
ルデータの読出しを行う。バーストアドレスの連続する
２つのアドレス信号により２つのメモリセルが同時に選
択され、選択されたセクションのＩ／Ｏ部１０のメモリ
セルのそれぞれからマルチプレクサによりデータが読み
出され、同時に読み出された２つのデータは、相互に独
立した第１系、第２系のセンスアンプ２０により増幅さ
れてから、そのセンスアンプ２０が接続された第１系、
第２系のグローバル・データ線３０，３１に出力され
る。第１系、第２系のグローバル・データ線３０，３１
に出力された２つの読出しデータは、さらに第１系、第
２系のデータ入出力回路４０，４１を介して、装置外部
へ出力されることとなる。選択されたメモリセルのデー
タが第１系又は第２系のいずれの系に読み出されるか
は、そのメモリセルのアドレスによって予め決定されて
いる。

【００６２】また、ノーマルセル部の各セクションＳ１
〜Ｓ１６のいずれかのメモリセルに不良が発生した場合
には、Ｉ／Ｏ部ごとにスペアセル部のＩ／Ｏ部との置き
換えを行う。あるいは、Ｉ／Ｏ部内のメモリセルを複数
のグループに分割してそのグループごとに置き換えを行
うか、又は、１個のメモリセルごとに置き換えを行うこ
ととしてもよい。例えば、Ｉ／Ｏ部内のメモリセルを各
センスアンプに接続されているグループごとに分割し
て、このグループごとに置き換えを行ってもよい。そし
て、置き換えられた不良セルへのアクセスが行われた場
合には、プログラムヒューズによりプログラムされた不
良アドレスと外部から入力される外部アドレスとを比較
した結果生成される検出信号（ヒット信号）に応じてス
ペアメモリセルのアクセスを行う。

【００６３】このとき、本発明の第３の実施の形態に係
る半導体記憶装置のカラムセル部の構成においては、上
述のように、スペアセル部の各Ｉ／Ｏ部０〜８−ＳＰＲ
は、それぞれが接続されるデータ入出力回路４０の近傍
に分散して配設され、かつ、第１系及び第２系のデータ
入出力回路４０，４１に直接接続されているので、負荷
容量の大きいグローバル・データ線３０を介したアクセ
スを必要とせず、また、センスアンプ２０も２本のグロ
ーバル・データ線を駆動する必要がなくなるので、いず
れのＩ／Ｏ部も高速に読み出すことができる。従って、
スペアセル部の各Ｉ／Ｏ部０〜８−ＳＰＲへのアクセス
速度を、ノーマルセル部の各Ｉ／Ｏ部へのアクセス速度
により近づけることができ、スペアセル部の各Ｉ／Ｏ部
０〜８−ＳＰＲへのアクセスが、ノーマルセル部の各Ｉ
／Ｏ部へのアクセスに比較して遅延するということがな
くなる。

【００６４】また、スペアセル部の各Ｉ／Ｏ部０〜８−
ＳＰＲは、第１系及び第２系のデータ入出力回路４０，
４１の双方にそれぞれ接続されているので、ノーマルセ
ル部の各セクションＳ１〜Ｓ１６に発生した不良セルが
第１系又は第２系のいずれに接続されているものであっ
ても、未使用のスペアカラムセルのグループがある場合
には、不良セルとスペアカラムセルとの置き換えを行う
ことができる。従って、スペアカラムセルを有効に利用
することにより集積回路の面積効率を向上させることが
でき、一方の系に多数の不良セルが発生した場合であっ
ても、未使用のスペアカラムセルがある限りセル置き換
えによる救済を行うことにより、歩留まりを向上させる
ことができる。

【００６５】以上説明した第３の実施の形態において
は、スペアセル部の各Ｉ／Ｏ部０〜８−ＳＰＲは、第１
系及び第２系のデータ入出力回路４０，４１の双方にそ
れぞれ直接接続されているものとしたが、第１の実施の
形態のように、第１系及び第２系のグローバル・データ
線３０，３１を介して第１系及び第２系のデータ入出力
回路４０，４１の双方にそれぞれ接続されているものと
してもよい。

【００６６】尚、以上の各実施の形態においては、読出
し側の構成について説明したが、書込み側についてもそ
れぞれ同様の構成とすることができる。この場合、グロ
ーバル・データ線は、読出し側と書込み側との兼用とし
てもよく、また、読出し側と書込み側とにそれぞれ設け
てもよい。

【００６７】

【発明の効果】本発明に係る半導体記憶装置によれば、
スペアセル部のＩ／Ｏ部を１つのセクションに集合させ
て配設せず、各Ｉ／Ｏ部ごとに分割してそのＩ／Ｏ部が
接続されるべきデータ入出力回路近傍に配設することと
したので、接続されているデータ入出力回路から離隔し
ていて長いデータバスを介するためにアクセスに遅延が
生ずるＩ／Ｏ部が排除され、いずれのＩ／Ｏ部もデータ
入出力回路に近く、高速にアクセスを行うことができる
ようになる。従って、スペアセル部の各Ｉ／Ｏ部へのア
クセス速度を、ノーマルセル部の各Ｉ／Ｏ部へのアクセ
ス速度に近づけることができ、スペアセル部の各Ｉ／Ｏ
部へのアクセスが、ノーマルセル部の各Ｉ／Ｏ部へのア
クセスに比較して特に遅延するということがなくなる。

【００６８】スペアセル部の各Ｉ／Ｏ部は、データ入出
力回路近傍に配設されているので、データ入出力回路に
直接接続することもでき、この場合、スペアセル部の各
Ｉ／Ｏ部へのアクセス速度をさらに高速化することがで
きる。

【００６９】また、ＤＤＲ動作のために複数のデータ入
出力系を有し、かつ、グローバル・データ線及びデータ
入出力回路が、各データ入出力系にそれぞれ備えられて
いる半導体記憶装置について本発明の構成を適用する場
合、上記同様の効果が得られる他、スペアセル部の各Ｉ
／Ｏ部は、直接又は間接に総てのデータ入出力系のデー
タ入出力回路にそれぞれ接続されているものとしたの
で、ノーマルセル部に発生した不良セルがいずれのデー
タ入出力系に接続されているものであっても、未使用の
スペアカラムセルがある場合には、不良セルとスペアカ
ラムセルとの置き換えを行うことができる。従って、ス
ペアカラムセルを有効に利用することにより集積回路の
面積効率を向上させることができ、一つのデータ入出力
系に多数の不良セルが発生した場合であっても、未使用
のスペアカラムセルがある限りセル置き換えによる救済
を行うことにより、歩留まりを向上させることができ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る半導体記憶装
置のカラムセル部及びその読出し回路のブロック図。

【図２】本発明の第２の実施の形態に係る半導体記憶装
置のカラムセル部及びその読出し回路のブロック図。

【図３】本発明の第３の実施の形態に係る半導体記憶装
置のカラムセル部及びその読出し回路のブロック図。

【図４】従来の第１の構成に係る半導体記憶装置のカラ
ムセル部及びその読出し回路のブロック図。

【図５】従来の第２の構成に係る半導体記憶装置のカラ
ムセル部及びその読出し回路のブロック図。

【図６】従来の第３の構成に係る半導体記憶装置のカラ
ムセル部及びその読出し回路のブロック図。

【符号の説明】

１０カラムＩ／Ｏ部２０センスアンプ３０，３１グローバル・データ線４０，４１データ入出力回路

Claims

【特許請求の範囲】

【請求項１】データの読出し／書込みが行われる複数の
ノーマルメモリセル、及び、前記複数のノーマルメモリ
セルについて選択的なデータの入出力を行う選択的デー
タ入出力回路からなる複数のノーマルデータ入出力部
と、前記複数のノーマルデータ入出力部に対し所定の対応関
係をもって接続された複数のデータ線と、前記データ線ごとに配設され、記憶装置外部とのデータ
の入出力を行う複数のデータ入出力回路と、前記複数のノーマルメモリセルのいずれかに不良が発生
した場合に置き換えを行うための複数のスペアメモリセ
ル、及び、前記複数のスペアメモリセルについて選択的
なデータの入出力を行う選択的データ入出力回路からな
る一単位ごとに、所定の対応関係を有する前記データ入
出力回路近傍に配設され、かつ、当該データ入出力回路
が接続された前記データ線に接続された複数のスペアデ
ータ入出力部と、を備えたことを特徴とする半導体記憶
装置。
【請求項２】データの読出し／書込みが行われる複数の
ノーマルメモリセル、及び、前記複数のノーマルメモリ
セルについて選択的なデータの入出力を行う選択的デー
タ入出力回路からなる複数のノーマルデータ入出力部
と、前記複数のノーマルデータ入出力部に対し所定の対応関
係をもって接続された複数のデータ線と、前記データ線ごとに配設され、記憶装置外部とのデータ
の入出力を行う複数のデータ入出力回路と、前記複数のノーマルメモリセルのいずれかに不良が発生
した場合に置き換えを行うための複数のスペアメモリセ
ル、及び、前記複数のスペアメモリセルについて選択的
なデータの入出力を行う選択的データ入出力回路からな
る一単位ごとに、所定の対応関係を有する前記データ入
出力回路近傍に配設され、かつ、当該データ入出力回路
に直接接続された複数のスペアデータ入出力部と、を備
えたことを特徴とする半導体記憶装置。
【請求項３】請求項１又は２のいずれかに記載の半導体
記憶装置において、前記半導体記憶装置は、複数のデータ入出力系を有し、
かつ、前記複数のデータ線及び前記複数のデータ入出力
回路は、前記複数のデータ入出力系にそれぞれ備えられ
ていることを特徴とする半導体記憶装置。
【請求項４】請求項３に記載の半導体記憶装置におい
て、前記複数のスペアデータ入出力部は、前記複数のデータ
入出力系の総てにそれぞれ接続されていることを特徴と
する半導体記憶装置。