JP2003151267A

JP2003151267A - 半導体記憶装置

Info

Publication number: JP2003151267A
Application number: JP2001344491A
Authority: JP
Inventors: Hiroshi Shimizu; 宏清水; Wataru Yokozeki; 亘横関
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2001-11-09
Filing date: 2001-11-09
Publication date: 2003-05-23
Also published as: US20030090944A1; US20050146976A1; US7417914B2; KR20080021734A; US20070247956A1; US7016238B2; US6870788B2; TW577076B; KR100822613B1; US20060098517A1; US7248534B2; KR100839133B1; KR20030038339A

Abstract

(57)【要約】【課題】半導体記憶装置の動作を高速化する。【解決手段】マルチプレクサ２０は、ワード線ＷＬ１
〜ＷＬ４の何れかをアクティブにすることにより各ロー
カルブロックのメモリセルを１つ選択する。マルチプレ
クサ２１は、ローカルブロック選択信号ＢＳ１〜ＢＳ４
の何れかをアクティブにしてＰチャネルトランジスタ２
２〜２５の何れかをＯＮの状態にすることにより、列方
向に配列されているローカルブロックの何れかを選択す
る。ＮＡＮＤ素子２６，２７は、ローカルブロック選択
信号ＢＳ１〜ＢＳ４によって選択されたローカルブロッ
クと、選択されていないブロックから出力された信号の
論理積を反転した結果を出力し、Ｎチャネルトランジス
タ２８，２９をＯＮ／ＯＦＦする。Ｎチャネルトランジ
スタ２８，２９は、ＯＮの状態になった場合には共通ビ
ット線ＢＬ１を接地する。Ｐチャネルトランジスタ３０
−１〜３０−ｐは、図示せぬカラムスイッチによって選
択され、読み出されたデータをデータバスに送出する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に、列方向のメモリセルが複数のローカルブロッ
クに分割され、ローカルブロック単位でデータが読み書
きされる半導体記憶装置に関する。

【０００２】

【従来の技術】ＲＡＭ（Random Access Memory）の低消
費電力化および高速化を可能とするビット線階層方式が
提案されている。ビット線階層方式では、メモリアレイ
を複数のバンクに分割する。各バンク内の分割ビット線
は実際にメモリセルに接続される。この分割ビット線と
平行して共通ビット線が各バンクをまたがって設けられ
る。共通ビット線はメモリセルに接続されていないた
め、単位長さあたりの負荷容量が分割ビット線よりも小
さい。従って、ビット線階層方式を用いると、階層化し
ない場合と比較して高速かつ低消費電力な読み出しおよ
び書き込み動作が可能となる。

【０００３】なお、従来のビット線階層方式は、例え
ば、「低消費電力、高速ＬＳＩ技術」（リアライズ社、
１９９８）のＰ１８７や、特開２０００−２０７８８６
号公報に開示されている。

【０００４】ビット線階層方式を用いたスタティック型
ＲＡＭ（以下、ＳＲＡＭと称する）のブロック図の一例
を図１８に示す。この図に示すように、従来のＳＲＡＭ
は、タイミング制御回路１、ローデコーダ２、ワード線
ドライバ３、バンクデコーダ４、カラムデコーダ５、バ
ンクＢ１〜Ｂｎ、プリチャージ回路ＰＣ１〜ＰＣｐ、カ
ラムスイッチＣＳ１〜ＣＳｐ、および、Ｉ／Ｏ回路６に
よって構成されている。

【０００５】ここで、タイミング制御回路１は、アドレ
ス信号、クロック信号、および、制御信号を入力し、こ
れらの信号に基づいて、ローデコーダ２、バンクデコー
ダ４、カラムデコーダ５、および、プリチャージ回路Ｐ
Ｃ１〜ＰＣｐを制御する。

【０００６】ローデコーダ２は、タイミング制御回路１
から供給された行入力アドレス信号をデコードし、その
結果に応じてワード線ドライバ３を制御して行方向の所
定のメモリセル群を選択する。

【０００７】カラムデコーダ５は、タイミング制御回路
１から供給された列入力アドレス信号をデコードし、そ
の結果に応じてカラムスイッチＣＳ１〜ＣＳｐを制御
し、所定のメモリセル群を選択する。

【０００８】ワード線ドライバ３は、ローデコーダ２の
制御に応じて、行方向の所定のメモリセル群を選択す
る。バンクデコーダ４は、タイミング制御回路１の制御
に応じて、バンクＢ１〜Ｂｎを選択するために各バンク
に具備されているバンク制御回路ＢＣ１〜ＢＣｐを制御
する。

【０００９】バンクＢ１〜Ｂｎは、メモリセル群が列方
向に所定の個数単位（この例ではｍ個単位）で分割され
て構成されている。データを読み出す場合またはデータ
を書き込む場合には、ワード線ドライバ３によって所定
のメモリセルが選択され、対応する分割ビット線ＢＬ１
１〜ＢＬｐ１および補分割ビット線ＢＬＸ１１〜ＢＬＸ
ｐ１と接続され、また、バンク制御回路ＢＣ１〜ＢＣｐ
によって所定のバンクが選択され、共通ビット線ＧＢＬ
１〜ＧＢＬｐ、および、補共通ビット線ＧＢＬＸ１〜Ｇ
ＢＬＸｐに接続される。

【００１０】メモリセル（ＭＣ）Ｃ１１〜Ｃ１ｍ，・・
・，Ｃｐ１〜Ｃｐｍは、データを記憶する最小単位であ
る。バンク制御回路ＢＣ１〜ＢＣｐは、バンクデコーダ
４の制御に応じてＯＮまたはＯＦＦの状態となり、分割
ビット線ＢＬ１１〜ＢＬｐ１および補分割ビット線ＢＬ
Ｘ１１〜ＢＬＸｐ１を、共通ビット線ＧＢＬ１〜ＧＢＬ
ｐおよび補共通ビット線ＧＢＬＸ１〜ＧＢＬＸｐに接続
する。

【００１１】プリチャージ回路ＰＣ１〜ＰＣｐは、タイ
ミング制御回路１の制御に応じて、読み出し動作の終了
後、電荷を失った共通ビット線ＧＢＬ１〜ＧＢＬｐおよ
び補共通ビット線ＧＢＬＸ１〜ＧＢＬＸｐに対して電荷
を補充するプリチャージ動作を行う。

【００１２】カラムスイッチＣＳ１〜ＣＳｐは、カラム
デコーダ５の制御に応じて、ＯＮまたはＯＦＦの状態に
なり、所定の列の共通ビット線ＧＢＬ１〜ＧＢＬｐおよ
び補共通ビット線ＧＢＬＸ１〜ＧＢＬＸｐを、データバ
スＤＢおよび補データバスＤＢＸにそれぞれ接続する。

【００１３】Ｉ／Ｏ回路６は、センスアンプ、ライトア
ンプ、および、入出力回路から構成され、読み出された
データをセンスアンプによって増幅して出力するととも
に、入力されたデータをライトアンプで増幅してデータ
バスＤＢおよび補データバスＤＢＸに送出する。

【００１４】なお、この図においては、バンクＢ１のみ
の詳細を示してあるが、バンクＢ２〜Ｂｎについてもバ
ンクＢ１と同様の構成とされている。次に、以上の従来
例の動作について説明する。

【００１５】先ず、メモリセルＣ１１からデータを読み
出す場合を例に挙げて説明する。タイミング制御回路１
に読み出し対象となるアドレスが入力されると、タイミ
ング制御回路１は、このアドレスに基づいて、所定の制
御信号をローデコーダ２、バンクデコーダ４、および、
カラムデコーダ５に供給する。

【００１６】ローデコーダ２は、タイミング制御回路１
から供給された行入力アドレス信号をデコードし、ワー
ド線ドライバ３にどのワード線を選択すべきかを通知す
る。ワード線ドライバ３は、ローデコーダ２の制御に応
じて、所定のワード線をアクティブの状態にする。いま
の例では、メモリセルＣ１１が読み出しの対象になって
いるので、メモリセルＣ１１〜Ｃｐ１に接続されている
ワード線がアクティブの状態にされ、その他はインアク
ティブの状態にされる。

【００１７】すると、メモリセルＣ１１〜Ｃｐ１からデ
ータが読み出され、分割ビット線ＢＬ１１〜ＢＬｐ１お
よび補分割ビット線ＢＬＸ１１〜ＢＬＸｐ１に出力電圧
が印加されることになる。

【００１８】バンクデコーダ４は、バンクＢ１に含まれ
ている全てのバンク制御回路ＢＣ１〜ＢＣｐをＯＮの状
態にする。その結果、バンクＢ１に含まれている分割ビ
ット線ＢＬ１１〜ＢＬｐ１および補分割ビット線ＢＬＸ
１１〜ＢＬＸｐ１が共通ビット線ＧＢＬ１〜ＧＢＬｐお
よび補共通ビット線ＧＢＬＸ１〜ＧＢＬＸｐにそれぞれ
接続されるので、メモリセルＣ１１のデータは共通ビッ
ト線ＧＢＬ１および補共通ビット線ＧＢＬＸ１に供給さ
れる。このとき、バンク制御回路ＢＣ２〜ＢＣｐについ
てもＯＮの状態になるので、メモリセルＣ２１〜Ｃｐ１
に格納されているデータも読み出されて共通ビット線Ｇ
ＢＬ１〜ＧＢＬｐおよび補共通ビット線ＧＢＬＸ１〜Ｇ
ＢＬＸｐに出力される。

【００１９】カラムデコーダ５は、タイミング制御回路
１から供給された列入力アドレス信号をデコードし、そ
の結果に応じてカラムスイッチＣＳ１〜ＣＳｐのうち該
当するものをＯＮの状態にする。いまの例では、メモリ
セルＣ１１が読み出し対象であるので、カラムスイッチ
ＣＳ１がＯＮの状態になり、その他は全てＯＦＦの状態
になる。

【００２０】カラムスイッチＣＳ１から出力されたデー
タは、データバスＤＢおよび補データバスＤＢＸを経由
して、Ｉ／Ｏ回路６に供給される。Ｉ／Ｏ回路６は、こ
のようにして読み出されたデータを内蔵されているセン
スアンプで所定の電圧まで昇圧した後、出力する。

【００２１】なお、その他のメモリセルに対する読み出
し動作も、前述の場合と同様であるのでその説明は省略
する。また、書き込み動作については、Ｉ／Ｏ回路６側
からデータが読み込まれてメモリセルに供給される以外
は、前述の場合と同様であるのでその説明も省略する。

【００２２】以上のようなビット線階層方式を用いる
と、前述したように、階層化しない場合と比較して高速
かつ低消費電力の半導体記憶装置を提供することが可能
になる。

【００２３】

【発明が解決しようとする課題】しかし、近年では、情
報処理装置で扱う情報量が飛躍的に増大したため、更な
る高速化が求められている。また、可搬型の情報処理装
置では、装置の小型化のニーズが高いため、半導体記憶
装置についてもチップ面積の更なる小型化が求められて
いる。

【００２４】本発明はこのような点に鑑みてなされたも
のであり、低消費電力で小型な半導体記憶装置を提供す
ることを目的とする。

【００２５】

【課題を解決するための手段】本発明では上記課題を解
決するために、列方向のメモリセルが複数のローカルブ
ロックに分割され、ローカルブロック単位でデータが読
み書きされる半導体記憶装置において、列方向に配列さ
れた複数のローカルブロック群のうち、一部または全部
のローカルブロックで共用されているワード線と、前記
ワード線を制御して各ローカルブロックから所定のメモ
リセルを１つずつ選択する第１の選択回路と、前記ワー
ド線が共用されている列方向に配列された複数のローカ
ルブロックから所定のローカルブロックを１つ選択する
第２の選択回路と、前記第２の選択回路によって選択さ
れた行方向に配列された複数のローカルブロックから所
定のローカルブロックを選択する第３の選択回路と、を
有することを特徴とする半導体記憶装置が提供される。

【００２６】ここで、ワード線は、列方向に配列された
複数のローカルブロック群のうち、一部または全部のロ
ーカルブロックで共用されている。第１の選択回路は、
ワード線を制御して各ローカルブロックから所定のメモ
リセルを１つずつ選択する。第２の選択回路は、ワード
線が共用されている列方向に配列された複数のローカル
ブロックから所定のローカルブロックを１つ選択する。
第３の選択回路は、第２の選択回路によって選択された
行方向に配列された複数のローカルブロックから所定の
ローカルブロックを選択する。従って、ワード線を選択
するためのロジックを簡略化することにより、ワード線
を選択するタイミングを高速化することが可能になる。

【００２７】また、本発明では上記課題を解決するため
に、列方向のメモリセルが複数のローカルブロックに分
割され、ローカルブロック単位でデータが読み書きされ
る半導体記憶装置において、列方向に平行に配置され、
列方向に配置された複数のローカルブロックから所定の
ローカルブロックを選択するための第１の選択線群と、
列方向に平行に配置され、各ローカルブロックを構成す
る所定のメモリセルを選択するための第２の選択線群
と、前記第１の選択線群および第２の選択線群のうち該
当する配線の論理計算をすることにより、列を構成する
複数のメモリセルから所定のメモリセルを選択する第１
の選択回路と、を有することを特徴とする半導体記憶装
置が提供される。

【００２８】ここで、第１の選択線群は、列方向に平行
に配置され、列方向に配置された複数のローカルブロッ
クから所定のローカルブロックを選択する。第２の選択
線群は、列方向に平行に配置され、各ローカルブロック
を構成する所定のメモリセルを選択する。第１の選択回
路は、第１の選択線群および第２の選択線群のうち該当
する配線の論理計算をすることにより、列を構成する複
数のメモリセルから所定のメモリセルを選択する。従っ
て、メモリセルを選択するためのロジックを簡略化する
ことにより、メモリセルを選択するタイミングを高速化
することが可能になる。

【００２９】また、本発明では上記課題を解決するため
に、列方向のメモリセルが複数のローカルブロックに分
割され、ローカルブロック単位に配置された制御回路に
よりメモリセルが制御されてデータが読み書きされる半
導体記憶装置において、制御回路と隣接するメモリセル
とは、同一のＷｅｌｌを共有していること特徴とする半
導体記憶装置が提供される。

【００３０】ここで、制御回路と隣接するメモリセルと
は、同一のＷｅｌｌを共有している。従って、緩衝領域
を配置する必要がなくなるのでチップ面積を小さくする
ことが可能になる。

【００３１】また、本発明では上記課題を解決するため
に、列方向のメモリセルが複数のローカルブロックに分
割され、ローカルブロック単位でデータが読み書きされ
る半導体記憶装置において、列方向に隣接して配置され
ている２個のローカルブロックがローカルブロックペア
を構成し、各ローカルブロックペアを構成する２個のロ
ーカルブロックの中央に配置され、これら２個のローカ
ルブロックの双方を制御する制御回路を有する、ことを
特徴とする半導体記憶装置が提供される。

【００３２】ここで、ローカルブロックペアは、列方向
に隣接して配置されている２個のローカルブロックによ
り構成される。制御回路は、各ローカルブロックペアを
構成する２個のローカルブロックの中央に配置され、こ
れら２個のローカルブロックの双方を制御する。従っ
て、２個の制御回路をひとつにまとめることが可能にな
るので、チップ面積を小さくすることが可能になる。

【００３３】また、本発明では上記課題を解決するため
に、列方向のメモリセルが複数のローカルブロックに分
割され、ローカルブロック単位でデータが読み書きされ
る半導体記憶装置において、各ローカルブロックは、デ
ータをメモリセルに書き込むためのライトアンプ回路を
有し、前記ライトアンプ回路は、入力端子に第１の書き
込み信号線が接続されるとともに、第１の出力端子が接
地され、第２の出力端子が前記ローカルブロックを構成
するメモリセルの第１の端子に接続されている第１のト
ランジスタと、入力端子に第２の書き込み信号線が接続
されるとともに、第１の出力端子が接地され、第２の出
力端子が前記ローカルブロックを構成するメモリセルの
第２の端子に接続されている第２のトランジスタと、第
１の出力端子が前記第１のトランジスタの第２の出力端
子に接続され、第２の出力端子が電源に接続され、入力
端子が前記第２のトランジスタの前記入力端子に接続さ
れている第３のトランジスタと、第１の出力端子が前記
第２のトランジスタの第２の出力端子に接続され、第２
の出力端子が電源に接続され、入力端子が前記第１のト
ランジスタの前記入力端子に接続されている第４のトラ
ンジスタと、を有することを特徴とする半導体記憶装置
が提供される。

【００３４】ここで、第１のトランジスタは、入力端子
に第１の書き込み信号線が接続されるとともに、第１の
出力端子が接地され、第２の出力端子がローカルブロッ
クを構成するメモリセルの第１の端子に接続されてい
る。第２のトランジスタは、入力端子に第２の書き込み
信号線が接続されるとともに、第１の出力端子が接地さ
れ、第２の出力端子がローカルブロックを構成するメモ
リセルの第２の端子に接続されている。第３のトランジ
スタは、第１の出力端子が第１のトランジスタの第２の
出力端子に接続され、第２の出力端子が電源に接続さ
れ、入力端子が第２のトランジスタの入力端子に接続さ
れている。第４のトランジスタは、第１の出力端子が第
２のトランジスタの第２の出力端子に接続され、第２の
出力端子が電源に接続され、入力端子が第１のトランジ
スタの入力端子に接続されている。従って、回路を簡略
化することが可能になるので、チップ面積を小さくする
ことが可能になる。

【００３５】また、本発明では上記課題を解決するため
に、列方向のメモリセルが複数のローカルブロックに分
割され、ローカルブロック単位でデータが読み書きされ
る半導体記憶装置において、各ローカルブロックは、デ
ータをメモリセルに書き込む際に、誤書き込みの発生を
防止する誤書き込み防止回路を有し、前記誤書き込み防
止回路は、入力端子に各列を構成するローカルブロック
に対してデータを読み書きするための補側の共通ビット
線が接続され、第１の出力端子にローカルブロックを構
成するメモリセルの正側の接続線が接続され、第２の出
力端子に電源が接続されている第１のトランジスタと、
入力端子に各列を構成するローカルブロックに対してデ
ータを読み書きするための正側の共通ビット線が接続さ
れ、第１の出力端子にローカルブロックを構成するメモ
リセルの補側の接続線が接続され、第２の出力端子に電
源が接続されている第２のトランジスタと、を有するこ
とを特徴とする半導体記憶装置が提供される。

【００３６】ここで、第１のトランジスタは、入力端子
に各列を構成するローカルブロックに対してデータを読
み書きするための補側の共通ビット線が接続され、第１
の出力端子にローカルブロックを構成するメモリセルの
正側の接続線が接続され、第２の出力端子に電源が接続
されている。第２のトランジスタは、入力端子に各列を
構成するローカルブロックに対してデータを読み書きす
るための正側の共通ビット線が接続され、第１の出力端
子にローカルブロックを構成するメモリセルの補側の接
続線が接続され、第２の出力端子に電源が接続されてい
る。従って、回路を簡略化することが可能になるので、
チップ面積を小さくすることが可能になる。

【００３７】また、本発明では上記課題を解決するため
に、列方向のメモリセルが複数のローカルブロックに分
割され、ローカルブロック単位でデータが読み書きされ
る半導体記憶装置において、メモリセルへデータを書き
込む際のタイミングを示す書き込みイネーブル信号を生
成する書き込みイネーブル信号生成回路と、読み出しま
たは書き込みの対象となるメモリセルを選択するための
メモリセル選択信号を生成するメモリセル選択信号生成
回路と、を有し、前記メモリセル選択信号生成回路は、
書き込み時においては、読み出し時とは異なるタイミン
グでメモリセル選択信号を生成することを特徴とする半
導体記憶装置が提供される。

【００３８】ここで、書き込みイネーブル信号生成回路
は、メモリセルへデータを書き込む際のタイミングを示
す書き込みイネーブル信号を生成する。メモリセル選択
信号生成回路は、読み出しまたは書き込みの対象となる
メモリセルを選択するためのメモリセル選択信号を生成
する。そして、メモリセル選択信号生成回路は、書き込
み時においては、読み出し時とは異なるタイミングでメ
モリセル選択信号を生成する。従って、誤ったデータが
メモリセルに書き込まれることを防止することが可能に
なる。

【００３９】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は、本発明の第１の実施の形
態の構成例を示す図である。なお、本発明の基本的な構
成は、図１８に示す従来例と同様であるので、本発明の
主要部分のみを図１に示している。

【００４０】この図に示すように、本発明の実施の形態
は、メモリセルＣ１１〜Ｃ１４，Ｃ２１〜Ｃ２４，Ｃ３
１〜Ｃ３４，Ｃ４１〜Ｃ４４、マルチプレクサ２０，２
１、Ｐチャネルトランジスタ２２〜２５、ＮＡＮＤ素子
２６，２７、Ｎチャネルトランジスタ２８，２９、Ｐチ
ャネルトランジスタ３０−１〜３０−ｐによって構成さ
れている。

【００４１】ここで、メモリセルＣ１１〜Ｃ１４，Ｃ２
１〜Ｃ２４，Ｃ３１〜Ｃ３４，Ｃ４１〜Ｃ４４は、それ
ぞれローカルブロック（バンク）を構成している。な
お、この図の例では、１列分のメモリセルのみが示され
ているが、実際にはｐ個の列が存在している。

【００４２】各ローカルブロックを構成するメモリセル
は、相互に接続されており、図の例では、メモリセルの
左側の端子からの出力がＰチャネルトランジスタ２２〜
２５のソースまたはドレインに入力されている。

【００４３】マルチプレクサ２０は、タイミング制御回
路１またはローデコーダ２から供給されるアドレス信号
をデコードし、対応するワード線ＷＬ１〜ＷＬ４を選択
してアクティブにする。

【００４４】マルチプレクサ２１は、タイミング制御回
路１またはバンクデコーダ４から供給されるアドレス信
号をデコードし、所定のローカルブロックを選択するた
めに対応するローカルブロック選択信号ＢＳ１〜ＢＳ４
をアクティブにする。

【００４５】Ｐチャネルトランジスタ２２〜２５は、マ
ルチプレクサ２１から供給されるローカルブロック選択
信号ＢＳ１〜ＢＳ４に応じてＯＮ／ＯＦＦする。ＮＡＮ
Ｄ素子２６は、Ｐチャネルトランジスタ２２とＰチャネ
ルトランジスタ２３から出力される信号の論理積を反転
した結果を出力する。

【００４６】ＮＡＮＤ素子２７は、Ｐチャネルトランジ
スタ２４とＰチャネルトランジスタ２５から出力される
信号の論理積を反転した結果を出力する。Ｎチャネルト
ランジスタ２８は、ＮＡＮＤ素子２６の出力に応じてＯ
Ｎ／ＯＦＦし、ＯＮの状態になった場合には共通ビット
線ＧＢＬ１を接地する。

【００４７】Ｎチャネルトランジスタ２９は、ＮＡＮＤ
素子２７の出力に応じてＯＮ／ＯＦＦし、ＯＮの状態に
なった場合には共通ビット線ＧＢＬ１を接地する。Ｐチ
ャネルトランジスタ３０−１〜３０−ｐは、カラムスイ
ッチＣＳ１〜ＣＳｐによってそれぞれ制御され、対応す
るカラムスイッチがＯＮの状態になった場合には、これ
らのトランジスタもＯＮの状態になり、共通ビット線Ｇ
ＢＬ１とデータバスＤＢとを接続する。

【００４８】なお、同様の回路は、ｐ列分配置されてお
り、図１に示す回路と同様の回路がこの他にｐ−１個配
置されて構成される。次に、以上に示した本発明の第１
の実施の形態の動作について説明する。

【００４９】以下では、メモリセルＣ１１からデータを
読み出す場合の動作を例に挙げて説明する。先ず、マル
チプレクサ２０に対してアドレス信号が供給されると、
マルチプレクサ２０は、このアドレス信号をデコード
し、該当するワード線をアクティブの状態にする。いま
の例では、メモリセルＣ１１が読み出しの対象であるの
で、ワード線ＷＬ１がアクティブの状態になる。

【００５０】ここで、ワード線ＷＬ１は、全てのローカ
ルブロックの第１番目のメモリセル（メモリセルＣ１
１，Ｃ２１，Ｃ３１，Ｃ４１）に接続されているので、
メモリセルＣ１１のみならず、メモリセルＣ２１，Ｃ３
１，Ｃ４１が選択されることになる。その結果、これら
のメモリセルからは、格納されているデータが読み出さ
れることになる。

【００５１】次に、マルチプレクサ２１が、供給された
アドレス信号をデコードすることにより、読み出し対象
となっているメモリセルが含まれているローカルブロッ
クを選択するためのローカルブロック選択信号をアクテ
ィブの状態にする。なお、いまの例では、メモリセルＣ
１１が読み出しの対象となっているので、ローカルブロ
ック選択信号ＢＳ１がアクティブの状態になる。その結
果、Ｐチャネルトランジスタ２２がＯＮの状態になり、
メモリセルＣ１１から読み出された信号がＮＡＮＤ素子
２６の上側の入力端子に供給される。

【００５２】いま、メモリセルＣ１１に格納されている
データが“Ｈ”である場合には、ＮＡＮＤ素子２６には
“Ｈ”が供給される。一方、ＮＡＮＤ素子２６の双方の
入力端子は抵抗によって“Ｈ”レベルにプルアップされ
ている（図示せず）。このため、Ｐチャネルトランジス
タ２３が現在ＯＦＦの状態である下側の入力端子も同様
に“Ｈ”の状態となる。従って、ＮＡＮＤ素子２６の出
力は“Ｌ”の状態になるので、Ｎチャネルトランジスタ
２８はＯＦＦの状態になる。

【００５３】ところで、共通ビット線ＧＢＬ１〜ＧＢＬ
ｐは、抵抗によって“Ｈ”レベルにプルアップされてい
るので、Ｎチャネルトランジスタ２８がＯＦＦの状態で
ある場合には、“Ｈ”の状態になる。

【００５４】続いて、カラムスイッチＣＳ１〜ＣＳｐの
うち、読み出し対象となっている列に対応するものがＯ
Ｎの状態になり、Ｐチャネルトランジスタ３０−１〜３
０−ｐの何れかひとつをＯＮの状態にする。いまの例で
は、メモリセルＣ１１に対応するＰチャネルトランジス
タ３０−１がＯＮの状態になるので、ＣＳ１１から読み
出された“Ｈ”が出力されることになる。

【００５５】一方、メモリセルＣ１１に格納されている
データが“Ｌ”である場合には、ＮＡＮＤ素子２６の出
力は“Ｈ”の状態になるので、Ｎチャネルトランジスタ
２８はＯＮの状態になり、その結果、共通ビット線ＧＢ
Ｌ１は接地され、ＧＢＬ１は“Ｌ”の状態になり、Ｐチ
ャネルトランジスタ３０−１がＯＮになると、“Ｌ”が
読み出されることになる。

【００５６】以上のような動作により、所望のメモリセ
ルに書き込まれているデータを読み出すことが可能にな
る。ところで、図１に示す実施の形態では、ワード線の
総数は４本となっており、全てのメモリセルに１本ずつ
具備されている従来の構成（図１８参照）とは異なって
いる。このような構成によれば、マルチプレクサ２０の
構造を簡易にすることができるので、マルチプレクサに
アドレス信号が供給されてから、ワード線がアクティブ
にされるまでの時間を短縮することができる。その結
果、半導体記憶装置の動作速度を高速化することが可能
になる。

【００５７】次に、本発明の第２の実施の形態について
説明する。図２は、本発明の第２の実施の形態の構成例
を示す図である。なお、本発明の基本的な構成は、図１
８に示す従来例と同様であるので、本発明の主要部分の
みを図２に示している。

【００５８】この図に示すように、本発明の第２の実施
の形態は、メモリセルＣ１１〜Ｃ１４，Ｃ２１〜Ｃ２
４，Ｃ３１〜Ｃ３４，Ｃ４１〜Ｃ４４、ＮＡＮＤ素子お
よびインバータによって構成されるＡＮＤ素子４０〜４
３，４６〜４９，５０〜５３，５６〜５９、２個のイン
バータによって構成されるバッファ４４，４５，５４，
５５、Ｐチャネルトランジスタ６０〜６７、および、Ｎ
ＡＮＤ素子６８，６９によって構成されている。

【００５９】ここで、メモリセルＣ１１〜Ｃ１４，Ｃ２
１〜Ｃ２４，Ｃ３１〜Ｃ３４，Ｃ４１〜Ｃ４４は、１列
分のメモリセルであり、実際にはｐ列分のメモリセルが
存在する。

【００６０】ＡＮＤ素子４０〜４３，４６〜４９，５０
〜５３，５６〜５９は、バンクデコーダ４から出力され
るローカルブロック選択信号ＢＳ１〜ＢＳ４と、ワード
線ドライバ３から出力されるワード線ＷＬ１〜ＷＬ４と
の論理積を演算して出力する。

【００６１】バッファ４４，４５，５４，５５は、ロー
カルブロック選択信号ＢＳ１〜ＢＳ４を論理素子２個分
だけ遅延した信号を出力する。Ｐチャネルトランジスタ
６０〜６７は、バッファ４４，４５，５４，５５から出
力された信号に応じてＯＮ／ＯＦＦされ、ＯＮの状態に
なった場合には各ローカルブロックをプリチャージす
る。

【００６２】ＮＡＮＤ素子６８は、メモリセルＣ１１〜
Ｃ１４からの出力信号と、メモリセルＣ２１〜Ｃ２４か
らの出力信号との論理積を反転した結果を出力する。Ｎ
ＡＮＤ素子６９は、メモリセルＣ３１〜Ｃ３４からの出
力信号と、メモリセルＣ４１〜Ｃ４４からの出力信号と
の論理積を反転した結果を出力する。

【００６３】なお、ＮＡＮＤ素子６８，６９から出力さ
れた信号は、図１の場合と同様に、Ｎチャネルトランジ
スタを介して共通ビット線ＧＢＬ１に供給される。次
に、以上に示す第２の実施の形態の動作について説明す
る。

【００６４】以下では、メモリセルＣ１１からデータを
読み出す際の動作を例に挙げて説明する。先ず、読み出
しが開始される前の段階においては、ローカルブロック
選択信号ＢＳ１〜ＢＳ４は全て“Ｌ”の状態であるの
で、バッファ４４，４５，５４，５５から出力される信
号は全て“Ｌ”の状態になる。その結果、Ｐチャネルト
ランジスタ６０〜６７は全てＯＮの状態になる。

【００６５】Ｐチャネルトランジスタ６０〜６７は、一
方の端子が電源に接続されているので、これらがＯＮの
状態になると、ローカルブロックを構成する分割ビット
線（メモリセルに接続された左側の配線）および補分割
ビット線（メモリセルに接続された右側の配線）が
“Ｈ”の状態にプリチャージされた状態になる。

【００６６】このような状態において、読み出しアドレ
ス信号が入力されると、ワード線ドライバ３とバンクデ
コーダ４によりワード線ＷＬ１とローカルブロック選択
信号ＢＳ１が“Ｈ”の状態になり、その他は全て“Ｌ”
の状態になる。その結果、ＡＮＤ素子４０の出力が
“Ｈ”の状態になるので、メモリセルＣ１１を含む行が
選択された状態になる。また、バッファ４４の出力が
“Ｈ”の状態になるので、Ｐチャネルトランジスタ６０
がＯＦＦの状態になり、メモリセルＣ１１が接続された
分割ビット線および補分割ビット線のプリチャージが解
除される。

【００６７】メモリセルＣ１１が選択されると、データ
が分割ビット線に出力される。なお、この実施の形態で
は、列方向にはメモリセルは１個しか選択されないの
で、その他のローカルブロックではメモリセルはデータ
を出力しない。また、ＮＡＮＤ素子６８，６９の入力端
子は“Ｈ”レベルにプルアップされているので、メモリ
セルＣ１１に格納されているデータが“Ｈ”である場合
にはＮＡＮＤ素子６８からは“Ｌ”が、また、格納され
ているデータが“Ｌ”である場合には“Ｈ”が出力され
ることになる。

【００６８】その後の動作は、図１の場合と同様である
ので説明は省略する。ところで、以上の実施の形態で
は、分割ビット線と補分割ビット線のプリチャージ動作
を制御する信号と、メモリセルを選択するための信号と
を、近接した領域に配置されているワード線ＷＬ１〜Ｗ
Ｌ４と、ローカルブロック選択信号ＢＳ１〜ＢＳ４から
生成することができるので、プリチャージが解除されて
から、ワード線を選択するまでの動作におけるマージン
を最小に抑えることができる。その結果、半導体記憶装
置の動作を高速化することが可能になる。

【００６９】次に、本発明の第３の実施の形態について
説明する。図３は、本発明の第３の実施の形態について
説明する図である。なお、本発明の基本的な構成は、図
１８に示す従来例と同様であるので、本発明の主要部分
のみを示している。また、この図では、図２の一部を抜
き出して表示してあるので、共通する部分には同一の符
号を付してある。

【００７０】この図の例は、メモリセルＣ１１〜Ｃ１
４、ＮＡＮＤ素子およびインバータから構成されるＡＮ
Ｄ素子４０〜４３、２個のインバータから構成されるバ
ッファ４４、プリチャージ回路を構成するＰチャネルト
ランジスタ６０，６２、ライトアンプ９０を構成するＮ
チャネルトランジスタ９１〜９５によって構成されてい
る。

【００７１】次に、以上に示す、本発明の第３の実施の
形態の動作について説明する。以下では、メモリセルＣ
１１に対して、データを書き込む際の動作について説明
する。先ず、書き込み動作が開始する前の段階では、ロ
ーカルブロック選択信号ＢＳ１〜ＢＳ４は、全て“Ｌ”
の状態であるので、バッファ４４の出力は“Ｌ”の状態
となる。その結果、Ｐチャネルトランジスタ６０，６２
は、双方共にＯＮの状態になり分割ビット線および補分
割ビット線は、電源電圧によりプリチャージされた状態
になる。

【００７２】次に、書き込みアドレスが入力されると、
バンクデコーダ４から出力されるローカルブロック選択
信号ＢＳ１が“Ｈ”の状態になる。その結果、バッファ
４４の出力が“Ｈ”の状態になり、Ｐチャネルトランジ
スタ６０，６２がＯＦＦの状態になってプリチャージが
終了する。

【００７３】このとき、ワード線ドライバ３の出力であ
るＷＬ１は、“Ｈ”の状態になるので、ＡＮＤ素子４０
の出力は“Ｈ”の状態になる。従って、メモリセルＣ１
１を含む行が選択されることになる。

【００７４】一方、ライトアンプ９０では、バッファ４
４の出力（ライトイネーブル信号）が“Ｈ”の状態であ
るので、Ｎチャネルトランジスタ９５がＯＮの状態にな
り、Ｎチャネルトランジスタ９３，９４のソース（また
はドレイン）が接地されることになる。

【００７５】このとき書き込み信号線Ｗ０が“Ｈ”の状
態であり、書き込み信号線Ｗ１が“Ｌ”の状態であると
すると、Ｎチャネルトランジスタ９３はＯＮの状態にな
り、Ｎチャネルトランジスタ９４はＯＦＦの状態にな
る。また、Ｎチャネルトランジスタ９１はＯＦＦの状態
になり、Ｎチャネルトランジスタ９２はＯＮの状態にな
る。

【００７６】その結果、Ｎチャネルトランジスタ９３の
ドレインは接地電位となり、Ｎチャネルトランジスタ９
２のドレインは電源電位となるので、分割ビット線は
“Ｌ”の状態に、また、補分割ビット線は“Ｈ”の状態
になる。

【００７７】このようにして、分割ビット線および補分
割ビット線に送出された信号は、メモリセルＣ１１に書
き込まれることになる。データの書き込みが終了する
と、ローカルブロック選択信号ＢＳ１は、“Ｌ”の状態
になるのでバッファ４４の出力は“Ｌ”の状態になり、
Ｐチャネルトランジスタ６０，６２がＯＮの状態になっ
て分割ビット線および補分割ビット線がプリチャージさ
れた状態になる。また、ワード線ＷＬ１は、“Ｌ”の状
態になるので、メモリセルＣ１１は、非選択状態にな
る。

【００７８】以上の実施の形態によれば、ライトアンプ
９０の動作のタイミングをローカルブロック選択信号Ｂ
Ｓ１〜ＢＳ４から生成するようにしたので、ライトイネ
ーブル信号を別途設けた場合に比較して、配線の本数を
減少させることができるので、チップ面積を減少させる
ことが可能になる。

【００７９】また、ライトアンプ９０の動作のタイミン
グ信号とメモリセルを選択する信号とを、隣接した領域
に配置されたワード線とローカルブロック選択信号ＢＳ
１〜ＢＳ４とから生成するようにしたので、配線の引き
回しによるタイミングのずれの発生を防止することがで
きる。更に、その結果、設計時におけるマージンを最少
に設定できることから、装置の動作速度を高速化するこ
とが可能になる。

【００８０】なお、以上は、ライトアンプ９０に関する
実施の形態であるが、図４に示すセンスアンプ１００を
配置することも可能である。図４に示す回路は、図３に
示す破線で囲まれた領域に配置されるものである。ここ
で、センスアンプ１００はメモリセルから出力されたデ
ータを増幅して出力する。なお、センスアンプ１００に
は、共通ビット線ＧＢＬおよび補共通ビット線ＧＢＬ
Ｘ、分割ビット線ＢＬおよび補分割ビット線ＢＬＸ、な
らびに、バッファ４４の出力線が接続されている。

【００８１】次に、以上の回路の動作について説明す
る。例えば、メモリセルＣ１１からデータを呼び出す場
合について考えると、前述の場合と同様に、読み出し動
作が開始される前は、ローカルブロック選択信号ＢＳ１
〜ＢＳ４およびワード線ＷＬ１〜ＷＬ４は全て“Ｌ”の
状態になっているので、ＡＮＤ素子４０〜４３の出力は
すべて“Ｌ”の状態となる。従って、メモリセルＣ１１
〜Ｃ１４は、非選択の状態になっている。また、バッフ
ァ４４の出力は“Ｌ”の状態であるのでＰチャネルトラ
ンジスタ６０，６２は、ＯＮの状態になり、分割ビット
線ＢＬおよび補分割ビット線ＢＬＸはプリチャージされ
た状態になる。

【００８２】アドレス信号が入力されると、バンクデコ
ーダ４は、ローカルブロック選択信号ＢＳ１を“Ｈ”の
状態にするので、バッファ４４の出力が“Ｈ”の状態に
なり、Ｐチャネルトランジスタ６０，６２がＯＦＦの状
態になり、プリチャージ動作が停止される。また、ＡＮ
Ｄ素子４０の出力が“Ｈ”の状態になるので、メモリセ
ルＣ１１が選択され、メモリセルＣ１１に格納されてい
るデータが読み出されて、分割ビット線ＢＬおよび補分
割ビット線ＢＬＸに出力される。

【００８３】一方、バッファ４４の出力が“Ｈ”の状態
になると、センスアンプ１１０が動作を開始し、分割ビ
ット線ＢＬおよび補分割ビット線ＢＬＸに供給されてい
る電圧を増幅し、共通ビット線ＧＢＬおよび補共通ビッ
ト線ＧＢＬＸに供給する。

【００８４】その結果、メモリセルＣ１１に格納されて
いるデータが読み出され、増幅された後、共通ビット線
ＧＢＬおよび補共通ビット線ＧＢＬＸに出力されること
になる。

【００８５】以上の実施の形態によれば、前述の場合と
同様に、ワード線がアクティブになるタイミングと、セ
ンスアンプ１００が動作を開始するタイミングとの誤差
を少なくすることができる。その結果、これらのタイミ
ングのマージンを減らすことにより、装置の動作を高速
化することが可能になる。

【００８６】なお、以上は、センスアンプ１００に関す
る実施の形態であるが、図５に示すローカルブロック選
択スイッチ回路を配置することも可能である。図５に示
す回路は、前述の場合と同様に、図３に示す破線で囲ま
れた領域に配置されるものである。ここで、ローカルブ
ロック選択スイッチ回路は、Ｎチャネルトランジスタ１
１０，１１１によって構成されている。Ｎチャネルトラ
ンジスタ１１０，１１１のそれぞれのゲートはバッファ
４４の出力に接続されている。また、ドレインは分割ビ
ット線ＢＬおよび補分割ビット線ＢＬＸにそれぞれ接続
されている。さらに、ソースは共通ビット線ＧＢＬおよ
び補共通ビット線ＧＢＬＸにそれぞれ接続されている。

【００８７】次に、以上の実施の形態の動作について説
明する。例えば、メモリセルＣ１１にデータを書き込む
場合について考えると、前述の場合と同様に、書き込み
動作が開始される前は、ローカルブロック選択信号ＢＳ
１〜ＢＳ４およびワード線ＷＬ１〜ＷＬ４は全て“Ｌ”
の状態になっているので、ＡＮＤ素子４０〜４３の出力
はすべて“Ｌ”の状態となり、メモリセルＣ１１〜Ｃ１
４は、非選択の状態になっている。また、バッファ４４
の出力は“Ｌ”の状態であるのでＰチャネルトランジス
タ６０，６２は、ＯＮの状態になり、分割ビット線ＢＬ
および補分割ビット線ＢＬＸはプリチャージされた状態
になる。

【００８８】アドレス信号が入力されると、バンクデコ
ーダ４は、ローカルブロック選択信号ＢＳ１を“Ｈ”の
状態にするので、バッファ４４の出力が“Ｈ”の状態に
なり、Ｐチャネルトランジスタ６０，６２がＯＦＦの状
態になり、プリチャージ動作が停止される。また、ＡＮ
Ｄ素子４０の出力が“Ｈ”の状態になるので、メモリセ
ルＣ１１が選択され、メモリセルＣ１１に格納されてい
るデータが読み出されて、分割ビット線ＢＬおよび補分
割ビット線ＢＬＸに出力される。

【００８９】一方、バッファ４４の出力が“Ｈ”の状態
になると、Ｎチャネルトランジスタ１１０，１１１がＯ
Ｎの状態になり、共通ビット線ＧＢＬと分割ビット線Ｂ
Ｌが接続され、また、補共通ビット線ＧＢＬＸと補分割
ビット線ＢＬＸが接続され、データの書き込みが可能に
なる。

【００９０】以上の実施の形態によれば、前述の場合と
同様に、ワード線がアクティブになるタイミングと、ロ
ーカルブロック選択スイッチ回路が動作を開始するタイ
ミングとの誤差を少なくすることができる。その結果、
これらのタイミングのマージンを減らすことにより、装
置の動作を高速化することが可能になる。

【００９１】次に、本発明の第４の実施の形態について
説明する。図６は本発明の第４の実施の形態の構成例を
示す図である。この図は、メモリセルＣ１１〜Ｃ１４お
よびメモリセルＣ２１〜Ｃ２４の部分の構成例を示して
いる。ここで、バンク制御回路１２０は、メモリセルＣ
１１〜Ｃ１４を制御する。また、バンク制御回路１２１
は、メモリセルＣ２１〜Ｃ２４を制御する。

【００９２】ここで、図の右側に示すように、メモリセ
ルＣ２１と、バンク制御回路１２０とは、Ｎ−Ｗｅｌｌ
を一部で共有しており、共有されたＮ−Ｗｅｌｌの上部
と、下部には、バンク制御回路１２０とメモリセルＣ２
１のＰ−Ｗｅｌｌが配置されている。

【００９３】このように、メモリセルＣ２１とバンク制
御回路１２０のＮ−Ｗｅｌｌを共有化することにより、
通常、これらの回路の間に形成される緩衝領域を設ける
必要がなくなるので、その緩衝領域の分だけチップ面積
を削減することが可能になる。

【００９４】次に、本発明の第５の実施の形態について
説明する。図７は、本発明の第５の実施の形態について
説明する図である。この図は、メモリセルＣ１１〜Ｃ１
４およびメモリセルＣ２１〜Ｃ２４に関する部分の構成
例を示している。ここで、バンク制御回路１３０は、上
下に隣接して配置されているメモリセルＣ１１〜Ｃ１４
およびメモリセルＣ２１〜Ｃ２４の双方を制御する。

【００９５】従って、このように、上下に近接するロー
カルブロックを一つのバンク制御回路で制御すること
で、従来の構成例と比較して、チップ面積を小さくする
ことが可能になる。

【００９６】なお、この実施の形態においても、図６に
示す場合と同様に、バンク制御回路１３０とメモリセル
Ｃ２１およびＣ１４のＷｅｌｌを一部共有化することに
より、更にチップ面積を減少させることができる。

【００９７】なお、第５の実施の形態の具体的な回路の
構成例としては、例えば、図１に示す、Ｐチャネルトラ
ンジスタ２２，２３、ＮＡＮＤ素子２６、および、Ｎチ
ャネルトランジスタ２８を挙げることができる。

【００９８】次に、本発明の第６の実施の形態について
説明する。図８は、セルアレイとバンク制御回路の配置
の態様を示す図である。この図の例は、バンク制御回路
１４０，１４１、セルアレイ１４２、バンク制御回路１
４３、セルアレイ１４４、バンク制御回路１４５，１４
６によって構成されており、バンク制御回路１４１、セ
ルアレイ１４２、および、バンク制御回路１４３の上半
分が１つのローカルブロックを構成し、バンク制御回路
１４３の下半分、セルアレイ１４４、および、バンク制
御回路１４５が他の一つのローカルブロックを構成して
いる。

【００９９】ここで、バンク制御回路１４３は、例え
ば、図１に示す、Ｐチャネルトランジスタ２２，２３、
ＮＡＮＤ素子２６、および、Ｎチャネルトランジスタ２
８によって構成されている。また、バンク制御回路１４
０，１４１，１４５，１４６は、例えば、図２に示す、
バッファ４４およびＰチャネルトランジスタ６０，６２
によって構成されるプリチャージ回路である。

【０１００】この図に示すように、セルアレイ１４２と
セルアレイ１４４の間に挟まれたバンク制御回路は、図
７の場合と同様に共通化することができる。この例で
は、二つのバンク制御回路がバンク制御回路１４３とし
て共通化されている。一方、セルアレイ１４２の上部に
配置されているバンク制御回路１４１と、バンク制御回
路１４０は共通化が不可能であるのでこれらは別々の構
成とする。しかし、これらのバンク制御回路を構成する
プリチャージ回路は、Ｎ−Ｗｅｌｌを一部共有している
ので、前述の場合と同様に、緩衝領域を設ける必要がな
いため、このような配置にすることで、チップ面積を更
に削減することが可能になる。

【０１０１】以上に説明したように、本発明の第６の実
施の形態によれば、セルアレイ間に配置された二つのバ
ンク制御回路については共有化し、共有化できないバン
ク制御回路であって、同一のＷｅｌｌによって構成され
るバンク制御回路については隣接して配置することによ
り、緩衝領域を省略し、チップ面積を小さくすることが
可能になる。

【０１０２】次に、本発明の第７の実施の形態について
説明する。図９は、本発明の第７の実施の形態について
説明する図である。この実施の形態は、ライトアンプの
構成例を示す図である。この実施の形態は、Ｎチャネル
トランジスタ１５０〜１５３によって構成されている。
ここで、Ｎチャネルトランジスタ１５２は、ソースが接
地され、ドレインが分割ビット線ＢＬとＮチャネルトラ
ンジスタ１５０のソースに接続され、ゲートが書き込み
信号線Ｗ０に接続されている。Ｎチャネルトランジスタ
１５０は、ドレインが電源に接続され、ソースが分割ビ
ット線ＢＬとＮチャネルトランジスタ１５２のドレイン
に接続され、ゲートが書き込み信号線Ｗ１に接続されて
いる。

【０１０３】Ｎチャネルトランジスタ１５３は、ソース
が接地され、ドレインが補分割ビット線ＢＬＸとＮチャ
ネルトランジスタ１５１のソースに接続され、ゲートが
書き込み信号線Ｗ１に接続されている。Ｎチャネルトラ
ンジスタ１５１は、ドレインが電源に接続され、ソース
が補分割ビット線ＢＬＸとＮチャネルトランジスタ１５
３のドレインに接続され、ゲートが書き込み信号線Ｗ０
に接続されている。

【０１０４】次に、以上の実施の形態の動作について説
明する。先ず、Ｗ０が“Ｈ”の状態であり、Ｗ１が
“Ｌ”の状態である場合について考える。その場合に
は、Ｎチャネルトランジスタ１５２およびＮチャネルト
ランジスタ１５１がＯＮの状態になり、一方、Ｎチャネ
ルトランジスタ１５３およびＮチャネルトランジスタ１
５０がＯＦＦの状態になる。その結果、分割ビット線Ｂ
Ｌは接地されるので“Ｌ”の状態になり、一方、補分割
ビット線ＢＬＸは電源に接続されるので“Ｈ”の状態に
なる。従って、分割ビット線ＢＬおよび補分割ビット線
ＢＬＸには、書き込み信号線Ｗ０および書き込み信号線
Ｗ１に印加されている信号の論理を反転した信号が出力
されることになる。

【０１０５】ところで、図１０は、従来のライトアンプ
の構成例を示す図である。この例では、ライトアンプ
は、Ｐチャネルトランジスタ１６０，１６１、インバー
タ１６２，１６３、および、Ｎチャネルトランジスタ１
６４，１６５によって構成されている。なお、この従来
例の動作も図９に示す場合と同様である。

【０１０６】図９と図１０を比較してわかるように、本
実施の形態では、インバータ１６２，１６３を省略する
ことができるとともに、Ｎチャネルトランジスタのみに
よって構成することができるので、異なるＷｅｌｌを分
離するための緩衝領域を設ける必要がなくなり、チップ
面積を小さくすることが可能になる。

【０１０７】次に、本発明の第８の実施の形態について
説明する。図１１は、本発明の第８の実施の形態につい
て説明する図である。この実施の形態は、誤書き込み防
止回路の構成例を示す図であり、Ｐチャネルトランジス
タ１７０，１７１によって構成されている。ここで、Ｐ
チャネルトランジスタ１７０は、ソースが電源に接続さ
れ、ドレインが分割ビット線ＢＬに接続され、ゲートが
補共通ビット線ＧＢＬＸに接続されている。

【０１０８】また、Ｐチャネルトランジスタ１７１は、
ソースが電源に接続され、ドレインが補分割ビット線Ｂ
ＬＸに接続され、ゲートが共通ビット線ＧＢＬに接続さ
れている。

【０１０９】次に、以上の実施の形態の動作について説
明する。仮に、共通ビット線ＧＢＬに“Ｈ”が印加さ
れ、補共通ビット線ＧＢＬＸに“Ｌ”が印加されている
場合を考えると、Ｐチャネルトランジスタ１７０は、ゲ
ートが“Ｌ”の状態になるので、ＯＮの状態になり、分
割ビット線ＢＬは“Ｈ”の状態になる。一方、Ｐチャネ
ルトランジスタ１７１は、ゲートが“Ｈ”の状態になる
ので、ＯＦＦの状態になり、補分割ビット線ＢＬＸは
“Ｌ”の状態になる。従って、共通ビット線ＧＢＬと補
共通ビット線ＧＢＬＸに印加された信号が同一の論理の
ままで、分割ビット線ＢＬおよび補分割ビット線ＢＬＸ
に出力されることになる。また、そのとき、“Ｈ”レベ
ルについては、電源電圧にレベルアップされるので、信
号レベルの低下に起因する誤書き込みを防止することが
可能になる。

【０１１０】このように、Ｐチャネルトランジスタ１７
０，１７１に入力される信号を図１１に示すようにクロ
スさせることにより、簡単な構成により誤書き込み防止
回路を構成することが可能になる。

【０１１１】次に、本発明の第９の実施の形態について
説明する。図１２は、本発明の第９の実施の形態につい
て説明する図である。この実施の形態は、誤読み出し防
止回路の構成例を示す図であり、Ｐチャネルトランジス
タ１９０，１９１によって構成されている。

【０１１２】ここで、Ｐチャネルトランジスタ１９０
は、ソースが電源に接続され、ドレインが共通ビット線
ＧＢＬに接続され、ゲートが補分割ビット線ＢＬＸに接
続されている。

【０１１３】また、Ｐチャネルトランジスタ１９１は、
ソースが電源に接続され、ドレインが補共通ビット線Ｇ
ＢＬＸに接続され、ゲートが分割ビット線ＢＬに接続さ
れている。

【０１１４】次に、以上の実施の形態の動作について説
明する。仮に、分割ビット線ＢＬに“Ｈ”がメモリセル
から出力され、補分割ビット線ＢＬＸに“Ｌ”がメモリ
セルから出力されている場合を考えると、Ｐチャネルト
ランジスタ１９０は、ゲートが“Ｌ”の状態になるの
で、ＯＮの状態になり、共通ビット線ＧＢＬは“Ｈ”の
状態になる。一方、Ｐチャネルトランジスタ１９１は、
ゲートが“Ｈ”の状態になるので、ＯＦＦの状態にな
り、補共通ビット線ＧＢＬＸは“Ｌ”の状態になる。従
って、分割ビット線ＢＬと補分割ビット線ＢＬＸに印加
された信号が同一の論理のままで、共通ビット線ＧＢＬ
および補共通ビット線ＧＢＬＸに出力されることにな
る。また、そのとき、“Ｈ”レベルについては、電源電
圧にレベルアップされるので、信号レベルの低下に起因
する誤書き込みを防止することが可能になる。

【０１１５】このように、Ｐチャネルトランジスタ１９
０，１９１に入力される信号を図１２に示すようにクロ
スさせることにより、簡単な構成により誤読み出し防止
回路を構成することが可能になる。

【０１１６】次に、本発明の第１０の実施の形態につい
て説明する。図１３は、本発明の第１０の実施の形態に
ついて説明する図である。なお、この図では、メモリセ
ルＣ１１〜Ｃ１４に関係する部分のみを取り出して表示
してある。

【０１１７】この図に示すように、本発明の第１０の実
施の形態は、メモリセルＣ１１〜Ｃ１４、バンク制御回
路ＢＣ１、ライトアンプ２０２、選択回路２００、遅延
回路２０１、ローデコーダ２、および、ワード線ドライ
バ３によって構成されている。

【０１１８】ここで、メモリセルＣ１１〜Ｃ１４はデー
タを記憶するとともに、記憶されているデータを必要に
応じて出力する。バンク制御回路ＢＣ１は、図１８に示
すバンクデコーダ４から出力される制御信号に応じてロ
ーカルブロックを制御する。

【０１１９】ライトアンプ２０２は、メモリセルＣ１１
〜Ｃ１４にデータを書き込む際に、書き込み信号の電圧
を増幅する。選択回路２００は、インバーテッドライト
イネーブル信号ＷＥＸがアクティブの場合にはアドレス
信号を遅延回路２０１に供給し、インアクティブの場合
にはローデコーダ２に供給する。

【０１２０】ローデコーダ２は、遅延回路２０１または
選択回路２００から供給されたアドレス信号をデコード
し、その結果に応じてワード線ドライバ３を制御する。
ワード線ドライバ３は、ローデコーダ２の制御に応じ
て、ワード線を選択する。

【０１２１】次に、以上の実施の形態の動作について説
明する。以下では、図１４および図１５を参照して、従
来例および本実施の形態の動作の概要についてそれぞれ
説明した後、図１３に示す実施の形態の具体的な動作に
ついて説明する。

【０１２２】図１４は、従来の回路の書き込み時におけ
る動作を説明する図である。なお、この図の例では、メ
モリセルに現在書き込まれているデータが、分割ビット
線ＢＬ側が“Ｌ”であり、補分割ビット線ＢＬＸ側が
“Ｈ”であるときに、それとは逆のデータを書き込む場
合を例に挙げて説明する。

【０１２３】図１４（Ａ）に示すように、時刻ｔ１以前
は、ＢＬ／ＢＬＸは、プリチャージ動作により、ともに
“Ｈ”の状態になっている。そして、時刻ｔ１におい
て、ワード線が“Ｈ”の状態にされると、メモリセルか
らデータが出力され、メモリセルの分割ビット線ＢＬ側
は“Ｌ”の状態であるので、電圧が徐々に降下し始め
る。一方、補分割ビット線ＢＬＸ側は“Ｈ”の状態であ
るので、電圧は一定の状態を保持する。

【０１２４】そして、時刻ｔ３において、インバーテッ
ドライトイネーブル（ＷＥＸ）信号がアクティブの状態
になると、図１４（Ｂ）に示すように、インバーテッド
ライトイネーブル電圧が徐々に低下し始める。

【０１２５】ここで、メモリセルに書き込もうとするデ
ータは、現在格納されているデータと逆の論理のデータ
であるので、分割ビット線ＢＬ側は“Ｌ”から“Ｈ”
へ、また、補分割ビット線ＢＬＸ側は“Ｈ”から“Ｌ”
へ書き換えられることになる。

【０１２６】従って、分割ビット線ＢＬはインバーテッ
ドライトイネーブル（ＷＥＸ）信号がアクティブの状態
になる時刻ｔ３から“Ｈ”の状態に徐々に変化してい
く。一方、補分割ビット線ＢＬＸは時刻ｔ３から“Ｌ”
の状態に変化していく。

【０１２７】ここで、分割ビット線ＢＬまたは補分割ビ
ット線ＢＬＸが“Ｈ”が“Ｌ”に変化する場合と、
“Ｌ”が“Ｈ”に変化する場合とでは、前者の変化の方
が速いので、分割ビット線の電圧は“Ｈ”が“Ｌ”に変
化する場合よりも緩やかな傾きで“Ｌ”が“Ｈ”に変化
することになる。その結果、インバーテッドライトイネ
ーブル（ＷＥＸ）信号がインアクティブの状態になる時
刻ｔ６の時点では、分割ビット線ＢＬは完全には“Ｈ”
の状態には至らない。また、時刻ｔ３〜ｔ４は、
“Ｈ”，“Ｌ”のレベルが逆転しており、これらは、デ
バイスの“Ｈ”レベルが下がっているので、誤動作する
ことはまずない。

【０１２８】また、設計時においては、このような場合
を想定してマージンを設定する必要があることから、マ
ージンを多めに設ける必要が生じ、その結果、書き込み
動作を高速化することができなかった。そこで、図１３
および図１５に示す実施の形態では、書き込み動作時に
おいてワード線をアクティブにするタイミングを遅らせ
ることにより、このような問題を解決している。以下に
その動作の概要について説明する。

【０１２９】なお、これら図の例では、前述の場合と同
様に、メモリセルに現在書き込まれているデータは、分
割ビット線ＢＬ側が“Ｌ”であり、補分割ビット線ＢＬ
Ｘ側が“Ｈ”の場合に、それとは逆のデータを書き込む
場合を例に挙げて説明する。

【０１３０】図１５（Ａ）に示すように、時刻ｔ３にお
いて、ワード線が“Ｈ”の状態にされると、それと同時
にインバーテッドライトイネーブル（ＷＥＸ）信号がア
クティブの状態になる（図１５（Ｂ）参照）。

【０１３１】すると、メモリセルの補分割ビット線ＢＬ
Ｘ側は、現在、データ“Ｈ”が格納されており、書き込
もうとするデータは“Ｌ”であるので、図１５（Ｃ）に
示すように、補分割ビット線ＢＬＸの電圧が降下する。
一方、メモリセルの分割ビット線ＢＬ側は、現在データ
“Ｌ”が格納されており、書き込むことするデータは
“Ｈ”の状態であるので、図１５（Ｃ）に示すように、
分割ビット線ＢＬの電圧は、メモリセルをチャージする
ために一旦電圧が降下した後、上昇し、“Ｈ”のレベル
に時刻ｔ５において到達する（図１５（Ｃ）参照）。

【０１３２】このように、本実施の形態では、書き込み
動作時においてワード線の信号をアクティブにするタイ
ミングを遅らせるようにしたので、デバイスの誤動作を
誘発することを防止することができる。

【０１３３】次に、図１３に示す実施の形態の動作につ
いて説明する。以下では、メモリセルＣ１１にデータを
書き込む場合を例に挙げて説明する。データを書き込む
際には、インバーテッドライトイネーブル信号が“Ｌ”
の状態になる。そして、選択回路２００に対してアドレ
ス信号が入力されると、選択回路２００は、入力された
アドレス信号を遅延回路２０１に供給する。

【０１３４】遅延回路２０１は、選択回路２００から供
給された、アドレス信号を所定の時間（図１５に示す
（ｔ３−ｔ１）に対応する時間）だけ遅延し、ローデコ
ーダ２に供給する。

【０１３５】ローデコーダ２は、遅延回路２０１から供
給された、アドレス信号をデコードし、その結果に応じ
て、ワード線ドライバ３を制御する。その結果、メモリ
セルＣ１１に接続されているワード線が遅延回路２０１
によって遅延された分だけ遅れてアクティブとなり、メ
モリセルＣ１１が選択されることになる。

【０１３６】このとき、バンク制御回路ＢＣ１は、バン
クデコーダ４によって選択されているので（インバーテ
ッドライトイネーブル信号に応じてＯＮの状態にされて
いるので）、ライトアンプ２０２から供給されたデータ
は、メモリセルＣ１１に供給され、そこに書き込まれる
ことになる。

【０１３７】以上に示したように本発明の第１０の実施
の形態によれば、書き込み動作時においては、ワード線
をアクティブにするタイミングを遅延回路２０１によっ
て所定の時間だけ遅延するようにしたので、デバイスが
誤動作することを防止することが可能になる。

【０１３８】また、インバーテッドライトイネーブル信
号をアクティブにする時間を短縮することができるの
で、半導体記憶装置の書き込み動作を高速化することが
可能になる。

【０１３９】次に、本発明の第１１の実施の形態につい
て説明する。図１６は本発明の第１１の実施の形態の構
成例を示す図であり、ライトアンプを構成している。こ
の図に示す実施の形態は、Ｎチャネルトランジスタ２２
０〜２２３によって構成されている。

【０１４０】Ｎチャネルトランジスタ２２０は、ドレイ
ンが電源に接続されており、ソースが分割ビット線ＢＬ
およびＮチャネルトランジスタ２２２のドレインに接続
されており、ゲートが書き込み信号線Ｗ１に接続されて
いる。

【０１４１】Ｎチャネルトランジスタ２２１は、ドレイ
ンが電源に接続されており、ソースが補分割ビット線Ｂ
ＬＸおよびＮチャネルトランジスタ２２３のドレインに
接続されており、ゲートが書き込み信号線Ｗ０に接続さ
れている。

【０１４２】Ｎチャネルトランジスタ２２２は、ソース
が接地されており、ドレインが分割ビット線ＢＬに接続
されており、ゲートが書き込み信号線Ｗ０に接続されて
いる。

【０１４３】Ｎチャネルトランジスタ２２３は、ソース
が接地されており、ドレインが補分割ビット線ＢＬＸに
接続されており、ゲートが書き込み信号線Ｗ１に接続さ
れている。

【０１４４】なお、図３に示すライトアンプに比較する
と、本実施の形態では、Ｎチャネルトランジスタ９５に
対応するトランジスタが省略されている。次に、以上の
実施の形態の動作について説明する。

【０１４５】図１７は、図１６に示す実施の形態の動作
を説明する図である。先ず、データを書き込む場合に
は、書き込み信号線Ｗ０，Ｗ１は、図１７に示すよう
に、書き込もうとするデータに応じて“Ｈ”または
“Ｌ”の状態にされる。その結果、例えば、書き込み信
号線Ｗ０が“Ｈ”の状態であり、書き込み信号線Ｗ１が
“Ｌ”の状態である場合には、Ｎチャネルトランジスタ
２２２がＯＮの状態になり、Ｎチャネルトランジスタ２
２０がＯＦＦの状態になるので、分割ビット線ＢＬは、
“Ｌ”の状態になる。一方、Ｎチャネルトランジスタ２
２３はＯＦＦの状態になり、Ｎチャネルトランジスタ２
２１がＯＮの状態になるので、補分割ビット線ＢＬＸ
は、“Ｈ”の状態になる。

【０１４６】また、読み出し時においては、図１７に示
すように、書き込み信号線Ｗ０，Ｗ１の双方が“Ｌ”の
状態にされ、Ｎチャネルトランジスタ２２０〜２２３の
全てがＯＦＦの状態になる。その結果、ライトアンプ
は、ハイインピーダンスの状態になるので、分割ビット
線ＢＬおよび補分割ビット線ＢＬＸから切り離された状
態になる。

【０１４７】以上の実施の形態によれば、読み出し時に
は、書き込み信号線Ｗ０，Ｗ１を双方共に“Ｌ”の状態
にし、ライトアンプを回路から切り離すようにしたの
で、図３に示す場合に比較して、Ｎチャネルトランジス
タ９５とライトイネーブル信号線とを省略することが可
能になるので、回路を簡略化することによりチップ面積
を小さくすることが可能になる。

【０１４８】なお、以上に示す第１〜第１１の実施の形
態の回路は一例であって、本発明がこのような場合のみ
に限定されるものでないことはいうまでもない。（付記１）列方向のメモリセルが複数のローカルブロ
ックに分割され、ローカルブロック単位でデータが読み
書きされる半導体記憶装置において、列方向に配列され
た複数のローカルブロック群のうち、一部または全部の
ローカルブロックで共用されているワード線と、前記ワ
ード線を制御して各ローカルブロックから所定のメモリ
セルを１つずつ選択する第１の選択回路と、前記ワード
線が共用されている列方向に配列された複数のローカル
ブロックから所定のローカルブロックを１つ選択する第
２の選択回路と、前記第２の選択回路によって選択され
た行方向に配列された複数のローカルブロックから所定
のローカルブロックを選択する第３の選択回路と、を有
することを特徴とする半導体記憶装置。

【０１４９】（付記２）列方向のメモリセルが複数の
ローカルブロックに分割され、ローカルブロック単位で
データが読み書きされる半導体記憶装置において、列方
向に平行に配置され、列方向に配置された複数のローカ
ルブロックから所定のローカルブロックを選択するため
の第１の選択線群と、列方向に平行に配置され、各ロー
カルブロックを構成する所定のメモリセルを選択するた
めの第２の選択線群と、前記第１の選択線群および第２
の選択線群のうち該当する配線の論理計算をすることに
より、列を構成する複数のメモリセルから所定のメモリ
セルを選択する第１の選択回路と、を有することを特徴
とする半導体記憶装置。

【０１５０】（付記３）前記第１の選択線群に印加さ
れる信号に基づいて各ローカルブロックに含まれる所定
の回路を制御する制御回路を更に有することを特徴とす
る付記２記載の半導体記憶装置。

【０１５１】（付記４）前記所定の回路は、各ローカ
ルブロックを構成するメモリセルを相互に接続するビッ
ト線をプリチャージするプリチャージ回路であることを
特徴とする付記３記載の半導体記憶装置。

【０１５２】（付記５）前記所定の回路は、ライトア
ンプ、センスアンプ、誤書き込み防止回路、または、誤
読み出し防止回路であることを特徴とする付記３記載の
半導体記憶装置。

【０１５３】（付記６）列方向のメモリセルが複数の
ローカルブロックに分割され、ローカルブロック単位に
配置された制御回路によりメモリセルが制御されてデー
タが読み書きされる半導体記憶装置において、前記制御
回路と隣接するメモリセルとは、同一のＷｅｌｌを共有
していること特徴とする半導体記憶装置。

【０１５４】（付記７）列方向のメモリセルが複数の
ローカルブロックに分割され、ローカルブロック単位で
データが読み書きされる半導体記憶装置において、列方
向に隣接して配置されている２個のローカルブロックが
ローカルブロックペアを構成し、各ローカルブロックペ
アを構成する２個のローカルブロックの中央に配置さ
れ、これら２個のローカルブロックの双方を制御する制
御回路を有する、ことを特徴とする半導体記憶装置。

【０１５５】（付記８）前記ローカルブロックと、前
記制御回路とが隣接する部分は、同一のＷｅｌｌによっ
て構成されていることを特徴とする付記７記載の半導体
記憶装置。

【０１５６】（付記９）前記ローカルブロックペアを
構成する各ローカルブロックの前記制御回路と対向する
部分には、他の制御回路が設けられており、隣接する他
の制御回路同士は、同一のＷｅｌｌによって構成されて
いることを特徴とする付記７記載の半導体記憶装置。

【０１５７】（付記１０）列方向のメモリセルが複数
のローカルブロックに分割され、ローカルブロック単位
でデータが読み書きされる半導体記憶装置において、各
ローカルブロックは、データをメモリセルに書き込むた
めのライトアンプ回路を有し、前記ライトアンプ回路
は、入力端子に第１の書き込み信号線が接続されるとと
もに、第１の出力端子が接地され、第２の出力端子が前
記ローカルブロックを構成するメモリセルの第１の端子
に接続されている第１のトランジスタと、入力端子に第
２の書き込み信号線が接続されるとともに、第１の出力
端子が接地され、第２の出力端子が前記ローカルブロッ
クを構成するメモリセルの第２の端子に接続されている
第２のトランジスタと、第１の出力端子が前記第１のト
ランジスタの第２の出力端子に接続され、第２の出力端
子が電源に接続され、入力端子が前記第２のトランジス
タの前記入力端子に接続されている第３のトランジスタ
と、第１の出力端子が前記第２のトランジスタの第２の
出力端子に接続され、第２の出力端子が電源に接続さ
れ、入力端子が前記第１のトランジスタの前記入力端子
に接続されている第４のトランジスタと、を有する、こ
とを特徴とする半導体記憶装置。

【０１５８】（付記１１）前記第１乃至第４のトラン
ジスタは、Ｎチャネルトランジスタであることを特徴と
する付記１０記載の半導体記憶装置。（付記１２）列方向のメモリセルが複数のローカルブ
ロックに分割され、ローカルブロック単位でデータが読
み書きされる半導体記憶装置において、各ローカルブロ
ックは、データをメモリセルに書き込む際に、誤書き込
みの発生を防止する誤書き込み防止回路を有し、前記誤
書き込み防止回路は、入力端子に各列を構成するローカ
ルブロックに対してデータを読み書きするための補側の
共通ビット線が接続され、第１の出力端子にローカルブ
ロックを構成するメモリセルの正側の接続線が接続さ
れ、第２の出力端子に電源が接続されている第１のトラ
ンジスタと、入力端子に各列を構成するローカルブロッ
クに対してデータを読み書きするための正側の共通ビッ
ト線が接続され、第１の出力端子にローカルブロックを
構成するメモリセルの補側の接続線が接続され、第２の
出力端子に電源が接続されている第２のトランジスタ
と、を有する、ことを特徴とする半導体記憶装置。

【０１５９】（付記１３）列方向のメモリセルが複数
のローカルブロックに分割され、ローカルブロック単位
でデータが読み書きされる半導体記憶装置において、メ
モリセルへデータを書き込む際のタイミングを示す書き
込みイネーブル信号を生成する書き込みイネーブル信号
生成回路と、読み出しまたは書き込みの対象となるメモ
リセルを選択するためのメモリセル選択信号を生成する
メモリセル選択信号生成回路と、を有し、前記メモリセ
ル選択信号生成回路は、書き込み時においては、読み出
し時とは異なるタイミングでメモリセル選択信号を生成
することを特徴とする半導体記憶装置。

【０１６０】

【発明の効果】以上説明したように本発明では、列方向
のメモリセルが複数のローカルブロックに分割され、ロ
ーカルブロック単位でデータが読み書きされる半導体記
憶装置において、列方向に配列された複数のローカルブ
ロック群のうち、一部または全部のローカルブロックで
共用されているワード線と、ワード線を制御して各ロー
カルブロックから所定のメモリセルを１つずつ選択する
第１の選択回路と、ワード線が共用されている列方向に
配列された複数のローカルブロックから所定のローカル
ブロックを１つ選択する第２の選択回路と、第２の選択
回路によって選択された行方向に配列された複数のロー
カルブロックから所定のローカルブロックを選択する第
３の選択回路と、を設けるようにしたので、ワード線を
選択する論理回路を簡略化することにより、ワード線の
選択のタイミングを高速化することが可能になる。

【０１６１】また、本発明では、列方向のメモリセルが
複数のローカルブロックに分割され、ローカルブロック
単位でデータが読み書きされる半導体記憶装置におい
て、列方向に平行に配置され、列方向に配置された複数
のローカルブロックから所定のローカルブロックを選択
するための第１の選択線群と、列方向に平行に配置さ
れ、各ローカルブロックを構成する所定のメモリセルを
選択するための第２の選択線群と、第１の選択線群およ
び第２の選択線群のうち該当する配線の論理計算をする
ことにより、列を構成する複数のメモリセルから所定の
メモリセルを選択する第１の選択回路と、を設けるよう
にしたので、メモリセルを選択する論理回路を簡略化す
ることにより、メモリセルを選択するタイミングを高速
化することが可能になる。

【０１６２】また、本発明によれば、列方向のメモリセ
ルが複数のローカルブロックに分割され、ローカルブロ
ック単位に配置された制御回路によりメモリセルが制御
されてデータが読み書きされる半導体記憶装置におい
て、制御回路と隣接するメモリセルとは、同一のＷｅｌ
ｌを共有するようにしたので、緩衝領域を配置する必要
がなくなり、その分だけチップ面積を小さくすることが
可能になる。

【０１６３】また、本発明によれば、列方向のメモリセ
ルが複数のローカルブロックに分割され、ローカルブロ
ック単位でデータが読み書きされる半導体記憶装置にお
いて、列方向に隣接して配置されている２個のローカル
ブロックがローカルブロックペアを構成し、各ローカル
ブロックペアを構成する２個のローカルブロックの中央
に配置され、これら２個のローカルブロックの双方を制
御する制御回路を設けるようにしたので、２個の制御回
路を１個にまとめることが可能になり、その分だけチッ
プ面積を小さくすることが可能になる。

【０１６４】また、本発明によれば、列方向のメモリセ
ルが複数のローカルブロックに分割され、ローカルブロ
ック単位でデータが読み書きされる半導体記憶装置にお
いて、各ローカルブロックは、データをメモリセルに書
き込むためのライトアンプ回路を有し、ライトアンプ回
路は、入力端子に第１の書き込み信号線が接続されると
ともに、第１の出力端子が接地され、第２の出力端子が
ローカルブロックを構成するメモリセルの第１の端子に
接続されている第１のトランジスタと、入力端子に第２
の書き込み信号線が接続されるとともに、第１の出力端
子が接地され、第２の出力端子がローカルブロックを構
成するメモリセルの第２の端子に接続されている第２の
トランジスタと、第１の出力端子が第１のトランジスタ
の第２の出力端子に接続され、第２の出力端子が電源に
接続され、入力端子が第２のトランジスタの入力端子に
接続されている第３のトランジスタと、第１の出力端子
が第２のトランジスタの第２の出力端子に接続され、第
２の出力端子が電源に接続され、入力端子が第１のトラ
ンジスタの入力端子に接続されている第４のトランジス
タと、を設けるようにしたので、ライトアンプ回路を簡
略化することにより、チップ面積を小さくすることが可
能になる。

【０１６５】また、本発明によれば、列方向のメモリセ
ルが複数のローカルブロックに分割され、ローカルブロ
ック単位でデータが読み書きされる半導体記憶装置にお
いて、各ローカルブロックは、データをメモリセルに書
き込む際に、誤書き込みの発生を防止する誤書き込み防
止回路を有し、誤書き込み防止回路は、入力端子に各列
を構成するローカルブロックに対してデータを読み書き
するための補側の共通ビット線が接続され、第１の出力
端子にローカルブロックを構成するメモリセルの正側の
接続線が接続され、第２の出力端子に電源が接続されて
いる第１のトランジスタと、入力端子に各列を構成する
ローカルブロックに対してデータを読み書きするための
正側の共通ビット線が接続され、第１の出力端子にロー
カルブロックを構成するメモリセルの補側の接続線が接
続され、第２の出力端子に電源が接続されている第２の
トランジスタと、を設けるようにしたので、誤書き込み
防止回路の構成を簡略化することができ、チップ面積を
小さくすることが可能になる。

【０１６６】また、本発明によれば、列方向のメモリセ
ルが複数のローカルブロックに分割され、ローカルブロ
ック単位でデータが読み書きされる半導体記憶装置にお
いて、メモリセルへデータを書き込む際のタイミングを
示す書き込みイネーブル信号を生成する書き込みイネー
ブル信号生成回路と、読み出しまたは書き込みの対象と
なるメモリセルを選択するためのメモリセル選択信号を
生成するメモリセル選択信号生成回路と、を設け、メモ
リセル選択信号生成回路は、書き込み時においては、読
み出し時とは異なるタイミングでメモリセル選択信号を
生成するようにしたので、誤ったデータがメモリセルに
書き込まれることを防止することが可能になる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の構成例を示す図で
ある。

【図２】本発明の第２の実施の形態の構成例を示す図で
ある。

【図３】本発明の第３の実施の形態の構成例を示す図で
ある。

【図４】図３に示す破線で囲まれた領域に配置されるセ
ンスアンプの構成例を示す図である。

【図５】図３に示す破線で囲まれた領域に配置されるロ
ーカルブロック選択スイッチ回路の構成例を示す図であ
る。

【図６】本発明の第４の実施の形態の構成例を示す図で
ある。

【図７】本発明の第５の実施の形態の構成例を示す図で
ある。

【図８】本発明の第６の実施の形態の構成例を示す図で
ある。

【図９】本発明の第７の実施の形態の構成例を示す図で
ある。

【図１０】従来のライトアンプの構成例を示す図であ
る。

【図１１】本発明の第８の実施の形態の構成例を示す図
である。

【図１２】本発明の第９の実施の形態の構成例を示す図
である。

【図１３】本発明の第１０の実施の形態の構成例を示す
図である。

【図１４】従来の回路の書き込み動作時における動作を
説明する図である。

【図１５】図１３に示す実施の形態の動作を説明するた
めのタイミングチャートである。

【図１６】本発明の第１１の実施の形態の構成例を示す
図である。

【図１７】図１６に示す実施の形態の動作を説明するた
めの図である。

【図１８】従来の半導体記憶装置の構成例を示す図であ
る。

【符号の説明】

Ｃ１１〜Ｃ１４，Ｃ２１〜Ｃ２４，Ｃ３１〜Ｃ３４，Ｃ
４１〜Ｃ４４メモリセル２０，２１マルチプレクサ２２〜２５Ｐチャネルトランジスタ２６，２７ＮＡＮＤ素子２８，２９Ｎチャネルトランジスタ３０−１〜３０−ｐＰチャネルトランジスタ４０〜４３，４６〜４９，５０〜５３，５６〜５９Ａ
ＮＤ素子４４，４５，５４，５５バッファ６０〜６７Ｐチャネルトランジスタ６８，６９ＮＡＮＤ素子９０ライトアンプ９１〜９５Ｎチャネルトランジスタ１００センスアンプ１１０，１１１Ｎチャネルトランジスタ１２０，１２１バンク制御回路１３０バンク制御回路１４０，１４１，１４３，１４５，１４６バンク制御
回路１４２，１４４セルアレイ１５０〜１５３Ｎチャネルトランジスタ１６０，１６１Ｐチャネルトランジスタ１６２，１６３インバータ１６４，１６５Ｎチャネルトランジスタ１７０，１７１，１９０，１９１Ｐチャネルトランジ
スタ２００選択回路２０１遅延回路２０２ライトアンプ

【手続補正書】

【提出日】平成１４年７月１５日（２００２．７．１
５）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００１８

【補正方法】変更

【補正内容】

【００１８】バンクデコーダ４は、バンクＢ１に含まれ
ている全てのバンク制御回路ＢＣ１〜ＢＣｐをＯＮの状
態にする。その結果、バンクＢ１に含まれている分割ビ
ット線ＢＬ１１〜ＢＬｐ１および補分割ビット線ＢＬＸ
１１〜ＢＬＸｐ１が共通ビット線ＧＢＬ１〜ＧＢＬｐお
よび補共通ビット線ＧＢＬＸ１〜ＧＢＬＸｐにそれぞれ
接続されるので、メモリセルＣ１１のデータは共通ビッ
ト線ＧＢＬ１および補共通ビット線ＧＢＬＸ１に供給さ
れる。このとき、バンク制御回路ＢＣ２〜ＢＣｐについ
てもＯＮの状態になるので、メモリセルＣ２１〜Ｃｐ１
に格納されているデータも読み出されて共通ビット線Ｇ
ＢＬ２〜ＧＢＬｐおよび補共通ビット線ＧＢＬＸ２〜Ｇ
ＢＬＸｐに出力される。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００４７

【補正方法】変更

【補正内容】

【００４７】Ｎチャネルトランジスタ２９は、ＮＡＮＤ
素子２７の出力に応じてＯＮ／ＯＦＦし、ＯＮの状態に
なった場合には共通ビット線ＧＢＬ１を接地する。Ｐチ
ャネルトランジスタ３０−１〜３０−ｐは、カラムスイ
ッチＣＳ１〜ＣＳｐによってそれぞれ制御され、対応す
るカラムスイッチがＯＮの状態になった場合には、これ
らのトランジスタもＯＮの状態になり、共通ビット線Ｇ
ＢＬ１〜ＧＢＬｐとデータバスＤＢとを接続する。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００５４

【補正方法】変更

【補正内容】

【００５４】続いて、カラムスイッチＣＳ１〜ＣＳｐの
うち、読み出し対象となっている列に対応するものがＯ
Ｎの状態になり、Ｐチャネルトランジスタ３０−１〜３
０−ｐの何れかひとつをＯＮの状態にする。いまの例で
は、メモリセルＣ１１に対応するＰチャネルトランジス
タ３０−１がＯＮの状態になるので、メモリセルＣ１１
から読み出された“Ｈ”が出力されることになる。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００８１

【補正方法】変更

【補正内容】

【００８１】次に、以上の回路の動作について説明す
る。例えば、メモリセルＣ１１からデータを読み出す場
合について考えると、前述の場合と同様に、読み出し動
作が開始される前は、ローカルブロック選択信号ＢＳ１
〜ＢＳ４およびワード線ＷＬ１〜ＷＬ４は全て“Ｌ”の
状態になっているので、ＡＮＤ素子４０〜４３の出力は
すべて“Ｌ”の状態となる。従って、メモリセルＣ１１
〜Ｃ１４は、非選択の状態になっている。また、バッフ
ァ４４の出力は“Ｌ”の状態であるのでＰチャネルトラ
ンジスタ６０，６２は、ＯＮの状態になり、分割ビット
線ＢＬおよび補分割ビット線ＢＬＸはプリチャージされ
た状態になる。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００８３

【補正方法】変更

【補正内容】

【００８３】一方、バッファ４４の出力が“Ｈ”の状態
になると、センスアンプ１００が動作を開始し、分割ビ
ット線ＢＬおよび補分割ビット線ＢＬＸに供給されてい
る電圧を増幅し、共通ビット線ＧＢＬおよび補共通ビッ
ト線ＧＢＬＸに供給する。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】０１１４

【補正方法】変更

【補正内容】

【０１１４】次に、以上の実施の形態の動作について説
明する。仮に、分割ビット線ＢＬに“Ｈ”がメモリセル
から出力され、補分割ビット線ＢＬＸに“Ｌ”がメモリ
セルから出力されている場合を考えると、Ｐチャネルト
ランジスタ１９０は、ゲートが“Ｌ”の状態になるの
で、ＯＮの状態になり、共通ビット線ＧＢＬは“Ｈ”の
状態になる。一方、Ｐチャネルトランジスタ１９１は、
ゲートが“Ｈ”の状態になるので、ＯＦＦの状態にな
り、補共通ビット線ＧＢＬＸは“Ｌ”の状態になる。従
って、分割ビット線ＢＬと補分割ビット線ＢＬＸに印加
された信号が同一の論理のままで、共通ビット線ＧＢＬ
および補共通ビット線ＧＢＬＸに出力されることにな
る。また、そのとき、“Ｈ”レベルについては、電源電
圧にレベルアップされるので、信号レベルの低下に起因
する誤読み出しを防止することが可能になる。

【手続補正７】

【補正対象書類名】明細書

【補正対象項目名】０１２３

【補正方法】変更

【補正内容】

【０１２３】図１４（Ｃ）に示すように、時刻ｔ１以前
は、ＢＬ／ＢＬＸは、プリチャージ動作により、ともに
“Ｈ”の状態になっている。そして、時刻ｔ１におい
て、ワード線が“Ｈ”の状態にされると、メモリセルか
らデータが出力され、メモリセルの分割ビット線ＢＬ側
は“Ｌ”の状態であるので、電圧が徐々に降下し始め
る。一方、補分割ビット線ＢＬＸ側は“Ｈ”の状態であ
るので、電圧は一定の状態を保持する。

【手続補正８】

【補正対象書類名】図面

【補正対象項目名】図２

【補正方法】変更

【補正内容】

【図２】

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5M024 AA04 AA49 AA50 AA52 BB07 BB12 BB35 BB36 CC39 CC40 DD73 JJ20 JJ30 LL01 LL04 PP01 PP02 PP03 PP07 PP10

Claims

【特許請求の範囲】

【請求項１】列方向のメモリセルが複数のローカルブ
ロックに分割され、ローカルブロック単位でデータが読
み書きされる半導体記憶装置において、列方向に配列された複数のローカルブロック群のうち、
一部または全部のローカルブロックで共用されているワ
ード線と、前記ワード線を制御して各ローカルブロックから所定の
メモリセルを１つずつ選択する第１の選択回路と、前記ワード線が共用されている列方向に配列された複数
のローカルブロックから所定のローカルブロックを１つ
選択する第２の選択回路と、前記第２の選択回路によって選択された行方向に配列さ
れた複数のローカルブロックから所定のローカルブロッ
クを選択する第３の選択回路と、を有することを特徴とする半導体記憶装置。
【請求項２】列方向のメモリセルが複数のローカルブ
ロックに分割され、ローカルブロック単位でデータが読
み書きされる半導体記憶装置において、列方向に平行に配置され、列方向に配置された複数のロ
ーカルブロックから所定のローカルブロックを選択する
ための第１の選択線群と、列方向に平行に配置され、各ローカルブロックを構成す
る所定のメモリセルを選択するための第２の選択線群
と、前記第１の選択線群および第２の選択線群のうち該当す
る配線の論理計算をすることにより、列を構成する複数
のメモリセルから所定のメモリセルを選択する第１の選
択回路と、を有することを特徴とする半導体記憶装置。
【請求項３】前記第１の選択線群に印加される信号に
基づいて各ローカルブロックに含まれる所定の回路を制
御する制御回路を更に有することを特徴とする請求項２
記載の半導体記憶装置。
【請求項４】前記所定の回路は、各ローカルブロック
を構成するメモリセルを相互に接続するビット線をプリ
チャージするプリチャージ回路であることを特徴とする
請求項３記載の半導体記憶装置。
【請求項５】列方向のメモリセルが複数のローカルブ
ロックに分割され、ローカルブロック単位に配置された
制御回路によりメモリセルが制御されてデータが読み書
きされる半導体記憶装置において、前記制御回路と隣接するメモリセルとは、同一のＷｅｌ
ｌを一部共有していること特徴とする半導体記憶装置。
【請求項６】列方向のメモリセルが複数のローカルブ
ロックに分割され、ローカルブロック単位でデータが読
み書きされる半導体記憶装置において、列方向に隣接して配置されている２個のローカルブロッ
クがローカルブロックペアを構成し、各ローカルブロックペアを構成する２個のローカルブロ
ックの中央に配置され、これら２個のローカルブロック
の双方を制御する制御回路を有する、ことを特徴とする半導体記憶装置。
【請求項７】前記ローカルブロックペアを構成する各
ローカルブロックの前記制御回路と対向する部分には、
他の制御回路が設けられており、隣接する他の制御回路
同士は、同一のＷｅｌｌを一部共有していることを特徴
とする請求項６記載の半導体記憶装置。
【請求項８】列方向のメモリセルが複数のローカルブ
ロックに分割され、ローカルブロック単位でデータが読
み書きされる半導体記憶装置において、各ローカルブロックは、データをメモリセルに書き込む
ためのライトアンプ回路を有し、前記ライトアンプ回路は、入力端子に第１の書き込み信号線が接続されるととも
に、第１の出力端子が接地され、第２の出力端子が前記
ローカルブロックを構成するメモリセルの第１の端子に
接続されている第１のトランジスタと、入力端子に第２の書き込み信号線が接続されるととも
に、第１の出力端子が接地され、第２の出力端子が前記
ローカルブロックを構成するメモリセルの第２の端子に
接続されている第２のトランジスタと、第１の出力端子が前記第１のトランジスタの第２の出力
端子に接続され、第２の出力端子が電源に接続され、入
力端子が前記第２のトランジスタの前記入力端子に接続
されている第３のトランジスタと、第１の出力端子が前記第２のトランジスタの第２の出力
端子に接続され、第２の出力端子が電源に接続され、入
力端子が前記第１のトランジスタの前記入力端子に接続
されている第４のトランジスタと、を有する、ことを特徴とする半導体記憶装置。
【請求項９】列方向のメモリセルが複数のローカルブ
ロックに分割され、ローカルブロック単位でデータが読
み書きされる半導体記憶装置において、各ローカルブロックは、データをメモリセルに書き込む
際に、誤書き込みの発生を防止する誤書き込み防止回路
を有し、前記誤書き込み防止回路は、入力端子に各列を構成するローカルブロックに対してデ
ータを読み書きするための補側の共通ビット線が接続さ
れ、第１の出力端子にローカルブロックを構成するメモ
リセルの正側の接続線が接続され、第２の出力端子に電
源が接続されている第１のトランジスタと、入力端子に各列を構成するローカルブロックに対してデ
ータを読み書きするための正側の共通ビット線が接続さ
れ、第１の出力端子にローカルブロックを構成するメモ
リセルの補側の接続線が接続され、第２の出力端子に電
源が接続されている第２のトランジスタと、を有する、ことを特徴とする半導体記憶装置。
【請求項１０】列方向のメモリセルが複数のローカル
ブロックに分割され、ローカルブロック単位でデータが
読み書きされる半導体記憶装置において、メモリセルへデータを書き込む際のタイミングを示す書
き込みイネーブル信号を生成する書き込みイネーブル信
号生成回路と、読み出しまたは書き込みの対象となるメモリセルを選択
するためのメモリセル選択信号を生成するメモリセル選
択信号生成回路と、を有し、前記メモリセル選択信号生成回路は、書き込み時におい
ては、読み出し時とは異なるタイミングでメモリセル選
択信号を生成することを特徴とする半導体記憶装置。