JP2012238377A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】行列に並べられたメモリセルを備えるメモリセルアレイと、センスアンプ回路26とを具備し、メモリセルのそれぞれは、データを記憶する少なくとも一の磁気抵抗素子を備え、メモリセルアレイには、n個(n≧2)のメモリセル毎に設けられ、磁気抵抗素子に電流が流されることによって生成される電位を増幅する複数の増幅回路30が配置され、複数の増幅回路のうち、入力されるアドレスに対応して選択されるメモリセルと接続される増幅回路が選択され、センスアンプ回路は、選択された増幅回路の出力に応答して、磁気抵抗素子に記憶された前記データを識別する。
【選択図】図23
Description
random access memory)に関する。
図3は、本発明の第1の実施形態のMRAMの構成を示す図であり、具体的には、第1の実施形態のMRAMのメモリセル10の等価回路図である。第1の実施形態のMRAMの一つの特徴は、メモリアレイの各メモリセル10に磁気抵抗素子J0、J1から得られる信号を増幅するためのインバータが内蔵されている点にある。以下、第1の実施形態のMRAMのメモリセル10を詳細に説明する。
セル節点N1の電位がNMOSトランジスタMN1とPMOSトランジスタMP1で構成されたインバータで増幅されてメモリセル10の外に出力される。読み出しが行われるメモリセルは、読み出しワード線RWLとNMOSトランジスタMN2で選択される。磁気トンネル接合の高抵抗と低抵抗の差は数10%程度であり、これがMRAMを速くできない原因であったが、メモリセル内部で信号を増幅することにより、読み出しの高速化が可能となる。
図20〜図23は、本発明の第2の実施形態のMRAMの構成を示す図である。各メモリセルに増幅手段としてインバータが集積化されている第1の実施形態とは異なり、第2の実施形態では、図23に示されているように、磁気抵抗素子J0、J1から得られる信号を増幅するサブセンスアンプ回路30が複数のメモリセル20ごとに一つ設けられている。図23には、4つのメモリセル20毎に一つのサブセンスアンプ回路30が設けられている構成が図示されている。サブセンスアンプ回路30は、メモリセル20が配置されているメモリアレイ内に行列に配置されている。
図24は、本発明の第3の実施形態のMRAMの構成を示すブロック図である。第3の実施形態のMRAMは、第2の実施形態とほぼ同様の構成を有している。同一列の複数のメモリセル20Aが一のサブセンスアンプ回路30Aに接続され、更に、同一列の複数のサブセンスアンプ回路30Aが、一のセンスアンプ回路26に接続されている。
11:電源端子
12、13:接地端子
21:書き込みビット線セレクタ
22:ビット線ドライバ回路
23:読み出しワード線デコーダ
24:書き込みワード線デコーダ
25:プルアップ線デコーダ
26:センスアンプ回路
27:データラッチ
28:アドレス一致検出回路
29:リードデータセレクタ
30、30A:サブセンスアンプ回路
MN1〜MN7、MN11、MN21、MN22:NMOSトランジスタ
MP1〜MP7、MP16、MP21:PMOSトランジスタ
MD1:Nチャネルディプレッショントランジスタ
J0、J1:磁気抵抗素子
Claims (3)
- 行列に並べられたメモリセルを備えるメモリセルアレイと、
センスアンプ回路
とを具備し、
前記メモリセルのそれぞれは、データを記憶する少なくとも一の磁気抵抗素子を備え、
前記メモリセルアレイには、n個(n≧2)の前記メモリセル毎に設けられ、前記磁気抵抗素子に電流が流されることによって生成される電位を増幅する複数の増幅回路が配置され、
前記複数の複数の増幅回路のうち、入力されるアドレスに対応して選択されるメモリセルと接続される増幅回路が選択され、
前記センスアンプ回路は、選択された前記増幅回路の出力に応答して、前記磁気抵抗素子に記憶された前記データを識別する
半導体記憶装置。 - 行列に並べられたメモリセルを備えるメモリセルアレイと、
センスアンプ回路
とを具備し、
前記メモリセルのそれぞれは、
データを記憶する少なくとも一の磁気抵抗素子と、
前記磁気抵抗素子に電流が流されることによって生成される電位が供給されるトランジスタ
とを備え、
前記メモリセルアレイは、n個(n≧2)の前記メモリセル毎に設けられた複数のサブセンスアンプ回路を備え、
前記複数のサブセンスアンプ回路のうち、入力されるアドレスに対応して選択されるメモリセルと接続されるサブセンス回路が選択され、
前記トランジスタと選択された前記サブセンスアンプ回路に含まれる素子により、増幅回路が構成され、
前記センスアンプ回路は、前記増幅回路の出力に応答して、前記磁気抵抗素子に記憶された前記データを識別する
半導体記憶装置。 - 請求項2に記載の半導体記憶装置であって、
前記トランジスタは、前記電位がゲートに供給され、ソースが接地され、ドレインが前記メモリセルと前記サブセンスアンプ回路とを接続するサブビット線に接続されているNMOSトランジスタであり、
前記素子は、前記サブビット線と電源端子の間に接続された、ダイオード接続されたトランジスタ又は抵抗素子である
半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012150643A JP5590510B2 (ja) | 2006-01-06 | 2012-07-04 | 半導体記憶装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006001794 | 2006-01-06 | ||
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JP2012150643A JP5590510B2 (ja) | 2006-01-06 | 2012-07-04 | 半導体記憶装置 |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006157574A Division JP5067650B2 (ja) | 2006-01-06 | 2006-06-06 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012238377A true JP2012238377A (ja) | 2012-12-06 |
JP5590510B2 JP5590510B2 (ja) | 2014-09-17 |
Family
ID=47461144
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2012150643A Active JP5590510B2 (ja) | 2006-01-06 | 2012-07-04 | 半導体記憶装置 |
Country Status (1)
Country | Link |
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JP (1) | JP5590510B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2018051352A1 (en) | 2016-09-15 | 2018-03-22 | Mobius Design Ltd. | Robotrike |
Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11204854A (ja) * | 1997-11-12 | 1999-07-30 | Toshiba Corp | 磁気装置および磁性体素子 |
JP2000057761A (ja) * | 1998-06-03 | 2000-02-25 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
JP2000207886A (ja) * | 1999-01-08 | 2000-07-28 | Seiko Epson Corp | 半導体記憶装置 |
JP2001273758A (ja) * | 2000-03-27 | 2001-10-05 | Sharp Corp | 磁気メモリ |
JP2002197852A (ja) * | 2000-12-25 | 2002-07-12 | Mitsubishi Electric Corp | 薄膜磁性体記憶装置 |
WO2002082460A1 (fr) * | 2001-04-02 | 2002-10-17 | Hitachi, Ltd. | Dispositif de stockage non volatile a semi-conducteurs |
JP2003036203A (ja) * | 2001-07-25 | 2003-02-07 | Matsushita Electric Ind Co Ltd | 半導体装置 |
JP2003151267A (ja) * | 2001-11-09 | 2003-05-23 | Fujitsu Ltd | 半導体記憶装置 |
WO2003082460A1 (en) * | 2002-03-29 | 2003-10-09 | Casio Computer Co., Ltd. | Chemical reaction apparatus and power supply system |
JP2004241451A (ja) * | 2003-02-04 | 2004-08-26 | Sony Corp | 半導体記憶装置 |
-
2012
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Patent Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11204854A (ja) * | 1997-11-12 | 1999-07-30 | Toshiba Corp | 磁気装置および磁性体素子 |
JP2000057761A (ja) * | 1998-06-03 | 2000-02-25 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
JP2000207886A (ja) * | 1999-01-08 | 2000-07-28 | Seiko Epson Corp | 半導体記憶装置 |
JP2001273758A (ja) * | 2000-03-27 | 2001-10-05 | Sharp Corp | 磁気メモリ |
JP2002197852A (ja) * | 2000-12-25 | 2002-07-12 | Mitsubishi Electric Corp | 薄膜磁性体記憶装置 |
WO2002082460A1 (fr) * | 2001-04-02 | 2002-10-17 | Hitachi, Ltd. | Dispositif de stockage non volatile a semi-conducteurs |
JP2003036203A (ja) * | 2001-07-25 | 2003-02-07 | Matsushita Electric Ind Co Ltd | 半導体装置 |
JP2003151267A (ja) * | 2001-11-09 | 2003-05-23 | Fujitsu Ltd | 半導体記憶装置 |
WO2003082460A1 (en) * | 2002-03-29 | 2003-10-09 | Casio Computer Co., Ltd. | Chemical reaction apparatus and power supply system |
JP2004241451A (ja) * | 2003-02-04 | 2004-08-26 | Sony Corp | 半導体記憶装置 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2018051352A1 (en) | 2016-09-15 | 2018-03-22 | Mobius Design Ltd. | Robotrike |
EP3564106A1 (en) | 2016-09-15 | 2019-11-06 | Mobius Design Ltd. | Robotrike |
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